Trabalho Prtico N 4

Alunos: Igor Rafael/Juannyson Carvalho

Subtrator Completo de 3 bits com Validador de resultado

1 Tabela verdade

A B C S Ts

0 0 0 0 0

0 0 1 1 1

0 1 0 1 1

0 1 1 0 1

1 0 0 1 0

1 0 1 0 0

1 1 0 0 0

1 1 1 1 1

2 Equaes detalhadas

S = e + e + e + e

Ts = e + e + e + e

3 Circuito

Ts = Transporte de Sada

Te = Transporte de Entrada

4 Cdigo VHDL

5 Modelagem Modelsim

Note que a verificao do

transporte de Sada (Ts) indica

erro na operao e o resultado

apresenta erro, conforme

apresentado no 3 e 5 teste(111

e 111).