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Latches e Flip Flops

Introdução

Diagrama de blocos de um sistema geral digital que reúne portas lógicas combinacionais com dispositivos de memória.

Prof a : Virgínia Baroncini 2

Latch x Flip Flop

• Um latch é um circuito sequencial que armazena o nível lógicocorrespondente ao um bit.

• O Flip-flop é sensível a borda, as transições de um sinal de clock.


Latch x Flip Flop

• O latch é um tipo de dispositivo de armazenamento temporário que temdois estados estáveis (biestável) e é normalmente colocado numacategoria separada dos flip flops.

• Os latches são similares aos flip flops porque eles são dispositivosbiestáveis que podem permanecer em um dos dois estados estáveisusando uma configuração de realimentação, na qual as saídas sãoconectadas de volta às entradas opostas.

• A principal diferença entre os latches e os flip flops é o método usado paraa mudança de estado deles


Latch com Portas NAND

• Entradas são ativas em nível BAIXO.

• Saídas mudarão quando as entradas forem pulsadas para BAIXO.

• O latch da porta NAND ou simplesmente latch é um FF básico.

Entradas são SET e CLEAR (RESET):

• (a) Quando o latch é setado: Q = 1 e Q = 0

• (b) Quando o latch é limpo ou resetado: Q = 0 e Q = 1



Pulsando a entrada SET para o estado 0:

(a) Q = 0 antes do pulso na entrada SET.

(b) Q = 1 antes do pulso na entrada SET.


Em ambos os casos, Q termina em nível ALTO.


Pulsando a entrada RESET para o estado 0:

(a) Q = 0 antes do pulso na entrada RESET.

(b) Q = 1 antes do pulso na entrada RESET.


Em ambos os casos, Q termina em nível BAIXO.

CI 74HC279


Latch com Portas NOR


Duas portas NOR retroalimentadas podem ser usadas como um latch

porta NOR - similar para o latch NAND, com saídas Q e Q invertidas.

As entradas SET e RESET são ativas em nível ALTO. A saída Q

vai mudar quando a entrada for um pulso nível ALTO.

Resumindo


Latch SR com entradas ATIVO ALTA

Latch SR com entradas ATIVO BAIXA


Representação equivalente de um latch NAND e diagrama de blocos simplificado.


Aplicações


Interrupção do feixe de luz

Chave Anti-ruido

Circuito Eliminado de Repique de contato


Estado Inicial dos LATCH´s e Flip Flop

• Quando a energia é aplicada, não é possível prever o estado inicial deuma saída flip-flop, se as entradas SET e RESET estão em seu estadoinativo.

• Para iniciar um latch ou Flip Flop em um determinado estado, esse deveser alcançada pela ativação da entrada SET ou RESET, no início daoperação, muitas vezes conseguida por meio da aplicação de um pulsona entrada apropriada.


Latch SR Controlado• Um latch controlado necessita de uma entrada de habilitação, EN.

• As entradas S e R controlam o estado para o qual o latch irá quando um nível ALTO é aplicado na entrada EN.

• O latch não mudará de estado até que EN seja nível ALTO; porém enquanto essa entrada permanecer em nível ALTO, a saída é determinada pelos estados das entradas S e R.

• Nesse circuito o estado inválido ocorre quando S e R forem simultaneamente nível ALTO


Latch D• Um outro tipo de latch controlado é denominado de latch D.

• Esse difere do latch S-R por ter apenas uma entrada além de EN.

• A entrada mencionada é denominada de entrada D (dado).

• Quando a entrada D for nível ALTO e a entrada EN for nível ALTO, o latch será setado.

• Quando a entrada D for nível BAIXO e a entrada EN for nível ALTO, o latch será resetado.

• Dito de uma outra forma, a saída Q segue a entrada D quando EN for nível ALTO


Pulsos DigitaisSinais que se alternam entre os estados ativo e inativo são chamados de pulsos de onda.


Em circuitos reais, leva tempo para uma onda de pulso mudar de um nível para outro.

A transição de BAIXO para ALTO em pulso positivo é chamada tempo de subida (tr).

A transição de ALTO para BAIXO em um pulso positivo é chamada tempo de descida (tf).

Um pulso também tem duração (largura) (tw).

Um pulso positivo tem um nível lógico ALTO.

Tempo de Setup

Tempo de setup (tS) é o intervalo de tempo mínimo antes da transição CLK ativa, durante o qual a entrada de controle deve ser mantida no nível adequado.


Tempo de Retenção

Tempo de retenção (tH) é o tempo após a transição ativa do CLK, durante o qual a entrada de controle deve mantida no nível adequado.


Atraso de Propagação


entrada entrada

saída saída

Duração do Pulso


Sinais de Clock e Flip-Flop com Clock

O sinal de clock é um trem de pulsos retangulares ou uma onda quadrada.

• Transição positiva (borda de subida): pulso do clock vai de 0 a 1.

• Transição negativa (borda de descida): pulso do clock vai de 1 a 0.


Transições também sãochamadas de bordas.

Detectores de Borda

Implementação dos circuitos detectores de borda usados nos flip flops disparados por borda:

(a) de subida (b) de descida


A duração dos pulsos CLK* geralmente é 2–5 ns.

Sinais de Clock e Flip Flops com Clock

FFs com clock mudam de estado em uma das transições do sinal de clock e têm entradas de clock denominadas CLK, CK, ou CP.


Um pequeno triângulo na entrada CLK indica que a entrada é ativada com um borda de subida.

Uma bolha e um triângulo indicam que a entrada CLK é ativada com um borda de descida.

Entradas de Controle

• Entradas de controle têm um efeito sobre a saída apenas na transiçãoativa do clock (borda de descida ou borda de subida), por isso sãochamadas entradas de controle síncronos.

• As entradas de controle preparam as saídas para mudar, mas a transiçãoativa da entrada CLK é que dispara a mudança de estado.


Sistemas Assíncronos x Síncronos

Os sistemas digitais podem operar tanto de forma assíncrona comosíncrona.

Sistema Assíncrono - as saídas podem alterar de estado a qualquermomento que a entrada mude.

Sistema Síncrono - as saídas podem alterar de estado apenas em ummomento específico no ciclo do clock.



Um flip-flop disparado por borda muda de estado na borda positiva (borda de subida) ou na

borda negativa (borda de descida) do pulso de clock e é sensível às entradas apenas nas

transições do clock.

O detalhe do símbolo lógico na identificação de um flip-flop disparado por borda é o pequeno triângulo dentro do

bloco na entrada de clock (C). Esse triângulo é denominado de indicador de entrada dinâmica.

Flip Flop SR

• As entradas S e R são de controle síncrono, as quais controlam o estado que o FF vai para quando o pulso do clock ocorre.

• A entrada CLK é o gatilho (disparo) que faz com que o FF altere de estado de acordo com os níveis lógicos nas entradas S e R.

• FF SET-RESET (ou SET-CLEAR) muda os estados nas bordas do clockde subida ou de descida.


Flip Flop SR com clock


Flip-Flop S-R com clock acionado pela borda de subida de um sinal do clock.

As entradas S e R controlam o estado do FF da mesma maneira descrita anteriormente para a latch da porta NOR, mas o FF não responde a estas entradas até a ocorrência da borda de subida do sinal do clock.



Ondas da operação de um Flip-Flop

SR com clock disparado pela borda de

subida do pulso de clock.



Tanto os FFs disparados por borda de subida quanto os

de descida são usados em sistemas digitais.

Flip-Flop S-R com clock acionado pela borda de subida de um sinal do clock.



Características de um circuito flip-flop S-R disparado por borda:

Um Latch de porta NAND básico formado por NAND-3 e NAND-4.

Um circuito direcionador de pulso formado por NAND-1 e NAND-2.

Um circuito detector de borda.

Flip Flop JK com Clock


Opera como o FF S-R.

J é SET, K é CLEAR.

Quando J e K são ambos ALTO, a saída é alternada para o

estado oposto.

O gatilho do clock pode ser positivo ou negativo.

Muito mais versátil do que o flip-flop SR, já que não tem

estados ambíguos.

Tem a capacidade de fazer tudo o que o FF SR faz, além

de operar em modo de alternância.



Flip-flop JK com clock que responde apenas à borda de subida do clock.


Flip-flop JK com clock que responde apenas à borda de descida do clock.


O circuito interno de um flip-flop J-K de borda contém as mesmos três seções que o S-R.

Flip Flop D com Clock

• A saída muda para o valor da entrada tanto no gatilho positivo quanto nonegativo do relógio.

• Pode ser implementado com um FF J-K ligando a entrada J à K, atravésde um INVERSOR.

• É útil para transferência de dados em paralelo.


Flip Flop D com ClockFlip-flop D acionado apenas em transições positivas.


74HC74 – dois Flip-Flops D


Flip Flop D com clock

• Implementação

• Um flip-flop D disparado por borda é implementado pela adição de um único INVERSOR flip-flop J-K disparado por borda.

• O mesmo pode ser feito para converter um flip-flop S-R para um flip-flop D.

• Flip-flop D disparado por borda implementado a partir de um flip-flop J-K.


Aplicação do Flip Flop D com clock


Transferência paralela de dados:

saídas X, Y, Z serão transferidos para FFs Q1 , Q2 e Q3 para armazenamento.

Utilizando D flip-lops, os atuais níveis de X,

Y e Z serão transferidos para Q1, Q2 e Q3,

mediante a aplicação de um pulso

TRANSFERÊNCIA às entradas CLK

comuns.

Esse é um exemplo de transferência

paralela de dados binários, os três

bits X, Y e Z são transferidos

simultaneamente.

Entradas Assíncronas

• Há muitas entradas que dependem do relógio (clock), elas sãochamadas entradas síncronas.

• A maioria dos FFs com clock tem entradas assíncronas que nãodependem do relógio.

• Os nomes PRESET e CLEAR são usadas para as entradas assíncronas.

• As entradas assíncronas ativas em nível BAIXO terão uma barra sobre osrótulos e bolhas de inversão.

• Se as entradas assíncronas não são usadas eles serão presos ao seuestado inativo.


Flip Flop JK com entradas assíncronas


Designações das Entradas Assíncronas

• Fabricantes de CIs não concordam sobre a nomenclatura para asentradas assíncronas.

As designações mais comuns são PRE (PRESET) e CLR (CLEAR).

• Distinguem-se claramente das entradas SET e RESET.

• Rótulos como SD (SET direto) e RD (RESET direto) também sãoutilizados.


Entradas Assíncronas

Flip-flop J-K que responde a uma borda de descida em sua entrada de clock e tem entradas assíncronas ativas em nível BAIXO.


74HC112 – dois flip-flops JK


Considerações sobre Temporização de Flip Flops

Principais parâmetros designados pelos fabricantes de CIs:

Atraso de propagação - tempo para um sinal na entrada ser exibido nasaída (tPLH e tPHL).

Frequência máxima do clock - mais alta frequência de clock que mantémum disparo confiável (fMÁX).

Pulso do clock nos níveis ALTO e BAIXO - tempo mínimo de duraçãoentre as mudanças ALTO e BAIXO (tW (L); tW (H)).

Largura ativa de pulso - largura mínima antes de cada transição

Tempo de transição do clock - o parâmetro geral fornecido é de menos de50 ns para dispositivos TTL ou de 200 ns para dispositivos CMOS.


Considerações sobre Temporização de Flip Flops


Valores Atuais de CIs

Valores de tempo para

FFs retirados dos

manuais do fabricante.

Todos os valores listados

são mínimos, exceto

atrasos de propagação,

que são valores

máximos.

Principais CI com Flip Flops


Aplicações com Flip Flops

• Exemplos de aplicações:

Contagem.

Armazenamento de dados binários.

Transferência de dados entre locais.

• Muitas aplicações FF são continuamente categorizadas.

As saídas seguem uma sequência predeterminada de estados.


Sincronização de Flip Flops

• A maioria dos sistemas são sistemas síncronos em operação, em que asmudanças dependem do clock.

• Operações síncronas e assíncronas muitas vezes são combinadas,frequentemente por meio de entradas realizadas pelos operadoreshumanos.

• A natureza aleatória das entradas assíncronas podem resultar emresultados imprevisíveis.


Sincronização de Flip Flops

O Flip-flop D de borda sincroniza a habilitação da porta AND com a bordade descidas do clock.


Detectando uma Sequência de Entrada

• Em muitas situações, as saídas se ativam somente quando as entradasse ativam em determinada sequência, o que pode requerer acaracterística de armazenamento de FFs.

• Flip-flop D com clock usado para responder a uma determinada sequênciade entradas.


Para funcionar corretamente, A deve ser ALTO, antes de B, pelo menos por uma quantidade de

tempo igual ao tempo de configuração de FF.

Operação de Transferência Síncrona


Operação de Transferência Paralela


Registrador de Deslocamento


Transferência Serial


Contador Assíncrono


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