flip flops parte 3
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FLIP FLOPS – Parte 3 CIRCUITOS DIGITAIS
CIÊNCIA DA COMPUTAÇÃO
UNIVERSIDADE DO SAGRADO CORAÇÃO
PULSOS DIGITAIS
• Em SISTEMAS DIGITAIS, há situações em que um SINAL passade um estado NORMAL inativo para o estado ATIVO (oposto),e isso faz com que algo aconteça ao circuito.
• Depois, o sinal volta a seu estado INATIVO, enquanto o efeitodo SINAL recentemente ATIVADO permanece no sistema.
• Esses sinais são chamados de PULSOS
• PULSO POSITIVO: é um pulso que executa a função planejadaquando o nível está ALTO
PULSOS DIGITAIS
• PULSO NEGATIVO: é um pulso que executa a função planejadaquando o nível está BAIXO.
• A mudança de um nível para outro leva um tempo
• TEMPO DE SUBIDA – TR – RISE TIME
• TEMPO DE DESCIDA – TF - FALL TIME
• TR e TF: são o tempo que a tensão leva para variar entre 10%e 90% do nível ALTO de tensão
PULSOS DIGITAIS
• BORDA DE SUBIDA: transição da tensão no início do pulso
• BORDA DE DESCIDA: transição da tensão no final do pulso
• DURAÇÃO DO PULSO – LARGURA – TW: é o tempo entre ospontos em que as bordas de subida e descida estão a 50% donível ALTO da tensão.
PULSOS DIGITAIS
SINAIS DE CLOCK
• Dois modos de operação dos sistemas digitais:
• Assíncrono: as saídas dos circuitos lógicos podem mudar deestado a qualquer momento em que uma ou mais entradastambém mudarem
• Síncrono: os momentos exatos em que uma saída qualquerpode mudar de estado são determinados por um sinaldenominado clock (geralmente um trem de pulsostriangulares ou uma onda quadrada)
SINAIS DE CLOCK
• SÍNCRONO:
• O sinal de clock é distribuído para todas as partes do sistema
• A maioria das saídas muda de estado apena quando ocorre atransição do sinal de clock
• Transições também podem ser chamadas de bordas
• TRANSIÇÃO POSITIVA: é quando o clock muda de 0 para 1
• TRANSIÇÃO NEGATIVA: é quando o clock muda de 1 para 0
SINAIS DE CLOCK
• A maioria dos sistemas digitais são SÍNCRONOS
• Facilidade no projeto e na análise de defeitos: as saídas doscircuitos só podem mudar de estado em instantes específicos
• Quase todos os eventos são sincronizados com as transiçõesdo sinal de clock
• FLIP-FLOPS COM CLOCK: são projetados para mudar de estadoem uma das transições do sinal de clock
• A VELOCIDADE com que um SITEMA DIGITAL funcionadepende da frequência em que ocorrem os ciclos de clock.
SINAIS DE CLOCK
SINAIS DE CLOCK
• CICLOS: são medidos de uma borda de subida até a próxima bordade subida, ou de uma borda de descida até a próxima borda dedescida
• PERÍODO: é o tempo necessário para completar um ciclo(segundos/ciclo).
• FREQUENCIA: número de ciclos de clock que ocorrem em umsegundo (ciclos/segundo)
• HERTZ = é a unidade padrão de frequência. Um hertz é igual a 1ciclo/segundo
• PORTANTO, a velocidade de um sistema digital é representada pelaFREQUENCIA
FFs COM CLOCK
• Características comuns aos FFs com Clock
• CLK, CK ou CP (Clock Pulse ou pulso de clock). É o pino deentrada do sinal de clock o qual é disparado por borda.
• SINAL DISPARADO POR BORDA: significa que essa entrada éativada pela transição do sinal de clock. É representadograficamente por um triangulo na entrada do sinal. Quando háuma bolinha junto com o triangulo, então significa que aentrada é ativada apenas quando ocorre uma borda dedescida.
• LATCHES são disparados por níveis, enquanto que FFs sãodisparados por CLOCKS.
FFs COM CLOCK
• Características comuns aos FFs com Clock
• Possuem uma outra mais entradas de controle que só temefeito nas saídas quando ocorrer uma transição ativa do clock
FFs COM CLOCK
• Características comuns aos FFs com Clock
• O efeito das entradas de controle está sincronizado com osinal aplicado na entrada do CLOCK – ENTRADAS DECONTROLE SÍNCRONAS
• As entradas de controle deixam as saídas do FF prontas paramudar de estado (O QUE OCORRERÁ COM AS SAÍDAS)
• A transição ATIVA da entrada do clock é que de fato dispara amudança de estado (QUANDO OCORRERÁ AS MUDANÇAS NASSAÍDAS)
FFs COM CLOCK
• SETUP E HOLD
• São parâmetros de temporização
• TEMPO DE SETUP – TS: é o intervalo de tempo que precedeimediatamente a transição ativa do sinal de clock, durante aqual a entrada de controle tem de ser mantida no níveladequado
• TEMPO DE SETUP MÍNIMO – TS(mín): costuma serespecificado pelo fabricante do circuito integrado
FFs com CLOCK
FFs COM CLOCK
• TEMPO DE HOLD – TH – é o intervalo de tempo que se segueimediatamente após a transição ativa do sinal de clcock,durante o qual a entrada de controle SÍNCRONO tem de sermantida no nível adequado.
• TEMPO DE HOLD MÍNIMO – tempo especificado pelosfabricantes
• Os parâmetros de tempo mínimo de setup e hold devem serconsiderados para o funcionamento correto e confiável docircuito
FFs COM CLOCK
• Para que um FF com clock tenha condições deresponder adequadamente quando ocorrer umatransição ATIVA, ele precisa que:
• As entradas de controle tem de estar estáveis – ouimutáveis – por um intervalo de tempo igual a TSMÍN antes da transição do clock
• As entradas de controle tem de estar estáveis – ouimutáveis – por um intervalo de tempo igual a THMÍN após a transição do clock
FFs COM CLOCK
• Os intervalos são necessários para permitir os atrasos depropagação das portas internas que controlam a operação dosdispositivos
• TEMPO DE SETUP = entre 5 a 50 ns
• TEMPO DE HOLD = entre 0 a 10 ns
• LEMBRANDO: Os tempos são medidos entre os instantes emque as transições estão em 50%
• IMPORTANCIA DOS PARAMETROS: Existem situações em queas entradas de controle SÍNCRONAS do FF mudam de estadoaproximadamente ao mesmo tempo que a entrada de clock
FF SR com CLOCK
• Este é um FF SR CLK disparado na borda de subida dosinal de clock
• O FF pode mudar de estado apenas quando o sinalaplicado na entrada de CLOCK transitar de 0 para 1
FF SR com CLOCK
• S e R controlam o estado do FF
• O FF não responde a estas entradas até que ocorrauma borda de subida no sinal de clock
• A seta para cima indica que uma borda de subida énecessária na entrada CLK
• Q0 = indica o nível na saída Q antes da borda de subidado clock
FF SR com CLOCK
• Formas de onda que ilustram a operação do FF SR comCLOCK
FF SR com CLOCK
• Analisando
• Todas as entradas estão em nível 0
• Q supostamente está em nível 0: Q0 = 0
• Observe o PONTO A da Figura:
• nesse momento ocorre a borda de subida do primeiropulso de clock
• As entradas S e R estão em nível 0
• A saída do FF não é afetada
• Q = 0 e Q0 = 0
FF SR com CLOCK
• Analisando
• Observe o ponto C:
• Ocorre a borda de subida do segundo pulso de clock
• A entrada S está em nível Alto
• A entrada R está em nível Baixo
• O FF é setado para o estado 1 no instante da borda desubida do pulso de clock
FF SR com CLOCK
• Analisando
• Observe o ponto E:
• Ocorre a borda de subida no terceiro pulso de clock
• A entrada S é igual a zero
• A entrada R é igual a um
• O FF é resetado para o estado 0
FF SR com CLOCK
• Analisando
• Observe o ponto G:
• Ocorre a borda de subida no quarto pulso de clock
• O FF é setado novamente
• Q vai para 1 pois S = 1 e R = 0 no instante em queocorre a borda de subida do clock
FF SR com CLOCK
• Analisando
• Observe o ponto I:
• Ocorre a borda de subida no quinto pulso de clock
• As entradas são as mesmas: S = 1 e R = 0
• A saída Q permanece em nível Alto
• S = R = 1 NÃO DEVE ser usada porque resulta emcondição AMBÍGUA
FF SR com CLOCK
• RESUMINDO
• S e R são entradas de CONTROLE SÍNCRONAS
• Elas controlam para qual estado lógico o FF irá quandoocorrer o pulso de clock na subida
• CLK e a entrada de disparo (trigger) que faz com que o FFmude de estado lógico de acordo com os níveis lógicosnas entradas S e R no instante em que ocorre a transiçãoativa do clock
FF SR com CLOCK
• FF SR CLOCK disparado quando CLK muda de 1 para 0
• Muda os estados na borda de descida
FF SR com CLOCK
Circuito lógico
• Um Latch de porta NAND básico formado por NAND-3 e NAND-4.
• Um circuito direcionador de pulso formado por NAND-1 e NAND-2.
• Um circuito detector de borda.
FF SR com CLOCK
• Implementação dos circuitos detectores de borda usados nos flip flopsdisparados por borda
• A) SUBIDA B) DESCIDA
FF SR com CLOCK
• O circuito detector de de borda produz um pulso estreito e positivo CLK*,que ocorre no instante da transição ativa do pulso na entrada CLK
• O circuito direcionador de pulso DIRECIONA esse pulso estreito para aentrada SET ou a RESET do LATCH, de acordo com os níveis lógicos presentesem S e R
• Se S = 1 e R = 0, CLK* é invertido na passagem pela NAND 1, e produz umpulso de nível BAIXO na entrada SET, que resulta em Q = 1
• Se S = 0 e R = 1, CLK* é invertido na passagem pela NAND 2, e produz umpulso de nível BAIXO na entrada RESET, que resulta em Q = 0
FF SR com CLOCK
• GERAÇÃO DO PULSO CLK*
• O inversor produz um atraso de alguns NS, de modo que a transição de CLKocorra um pouco depois da transição de CLK
• A porta AND produz um SPIKE – pulso estreito – na saída de nível ALTO porapenas alguns NS, no intervalo em que CLK E CLK estão ambos em nívelALTO
• O resultado é um pulso estreito em CLK*, que ocorre na borda de subida deCLK
• A saída Q é afetada pelos níveis lógicos em S e R apenas por um curtoperíodo de tempo, após a ocorrência da borda ativa do sinal CLK, já que osinal CLK* fica em nível ALTO por apenas alguns NS
EXERCÍCIOS
• Desenhar o circuito do FF SR CLOCK no circuit maker
• Suponha que as formas de onda do slide 21 sejam aplicadas nasentradas do FF no slide 28. o que acontecerá com a saída Q noponto b, ponto f e ponto h?
• Explique porque as entradas S e R afetam a saída Q apenas durantea transição ativa de CLK
• Quais são os dois tipos de entradas que um FF com clock possui?
• Qual é o significado do termo DISPARADO POR BORDA?
• A entrada CLK afeta a saída do FF apenas quando ocorre transiçãoativa na entrada de controle?
• Defina os parametros tempo de setup e tempo de hold, para um FFcom clock