apresentacao erad 2010

RoteiroHashing SHA-2

Arquitetura Hashing SHA-2 com alto throughputAvaliacao

Consideracoes Finais

Uma arquitetura de Hashing SHA-2 com altothroughput para sistema hıbrido reconfiguravel

Bruno Calegaro1 Andrea Charao1 Vitor Gomes1,2 Haroldo deCampos Velho2

1LSC - Laboratorio de Sistemas de ComputacaoUFSM - Universidade Federal de Santa Maria

2LAC - Laboratorio Associado de Computacao e Matematica AplicadaINPE - Instituto Nacional de Pesquisas Espaciais

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1 Hashing SHA-2

2 Arquitetura Hashing SHA-2 com alto throughput

3 Avaliacao

4 Consideracoes Finais

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Hashing SHA-2Algoritmo SHA-256

Hashing SHA-2Introducao

Processa uma mensagem e gera uma mensagem condensada(hash)

Algoritmo de mao unica (nao reversıvel)

Versoes: SHA-224, SHA-256, SHA-384, SHA-512

Usos: Integridade de dados, armazenamento de senhas e etc.

Alta afinidade com Hardware, principalmente pelo paralelismo deoperacoes logicas

Opera em duas etapas: Expansao e Compressao

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ExpansaoFuncionamento

Recebe um bloco de 16 palavras de 32bits e expande para 64palavras

Figura: Etapa de Expansao

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CompressaoFuncionamento

Recebe 64 palavras da etapade expansao e gera 8palavras

Profundidade do circuito

Figura: Etapa de Compressao5 / 20





CompressaoFuncionamento

Recebe 64 palavras da etapade expansao e gera 8palavras

Profundidade do circuito

Figura: Etapa de Compressao6 / 20




ObjetivoArquitetura Proposta

Objetivo

Objetivo

Desenvolver uma arquitetura de Hashing SHA-2 com alto throughput

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Arquitetura Proposta

Utiliza tecnicas de pipeline para reduzir a profundidade docircuito de computacao do SHA-2

Opera sobre multiplos fluxos de entradas

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Figura: Compressao Proposta

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Figura: Expansao Proposta

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AvaliacaoAmbiente de TestesImplementacaoThroughputResultados

Avaliacao

Implementacao das ArquiteturasCanonicaProposta

Calculo dos throughputs

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Cray XD1Ambiente de Testes

Sistema Hıbrido Reconfiguravel

6x blades2 AMD Opteron 64bits1 FPGA Xilinx Virtex II Pro

Figura: Cray XD1

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Arquitetura do Cray XD1Ambiente de Testes

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Implementacao

Arquiteturas Canonica e Proposta:Em VHDLUtiliza Template da Cray para XD1Sintetizadas usando Ise Foundation 10.1Obtidas as frequencias maximas de operacao

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ThroughputAvaliacao

Calculado Throughput usando a formula1:

Throughput =Freq. Max∗Tam. da entrada

#ciclos(1)

1R. P. McEvoy, F. M. Crowe, C. C. Murphy, and W. P. Marnane. Optimisation of the SHA-2 family of Hash functions on

FPGAs. In ISVLSI ’06: Proceedings of the IEEE Computer Society Annual Symposium on Emerging VLSI Technologies andArchitectures, page 317, Washington, DC, USA, 2006. IEEE Computer Society.

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Throughput - ResultadosAvaliacao

Arquitetura Ciclos Freq.(MHz) Throughput (Mbps)

Canonica 64 100,57 804,54SHA-256 128 178,84 715,35

Tabela: Throughput para 1 bloco

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Throughput - ResultadosAvaliacao

Arquitetura Ciclos Freq.(MHz) Throughput (Mbps)

Canonica 128 100,57 804,54SHA-256 129 178,84 1419,61

Tabela: Throughput para 2 blocos

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Conclusao e trabalhos futuros


O throughput da arquitetura proposta e 76% maior que a versaocanonica para a computacao de multiplos blocos, sendo 12%pior para um bloco.

O ganho em throughput deve-se ao aumento da frequenciamaxima dada pela reducao da profundidade implementada pelatecnica de pipeline.

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Pretende-se continuar a aperfeicoar esta operacao investigandoarquiteturas com mais estagios de pipeline

O trabalho segue em aperfeicoamento, apresentando emcomparacao de hardware e software ganhos significativos

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Uma arquitetura de Hashing SHA-2 com altothroughput para sistema hıbrido reconfiguravel

Bruno Crestani Calegaro Andrea Charao Vitor GomesHaroldo de Campos Velho

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