Tutorial Floorplanning - ISE 6.1

Curso BásicoUtilizando a MicroBlaze and Multimedia Demostration

Board

Abel G. S. F., Halmos F., Manoel E. L., Paulo S. B. N., Remy E. S.

1o Sem. 2004

Centro de Informática - UFPEGrupo de Engenharia da

Computação

Projeto com 2 módulos

Crie um novo projeto, como mostrado ao lado.

Acione Next até aparecer o botão Finish.

Adicionar arquivos fonte. Acionar o botão direito

do mouse sobre ícone com o nome do FPGA para acessar função de adicionar arquivos fonte.

Adicionar arquivos fonte. Adicione os arquivos

fonte: Top_Clk_div.vhd, Clk_div.vhd, Ctrl_div.vhd.

Confirmar VHDL Design File:

Novo Projeto Hierárquia de projeto após adição dos arquivos fonte:

Modificar Preferência

Selecionar o menu Edit->Preferences.... No ISE.

Escolher a guia Processes. “Setar” Process Settings

para Advanced .

Modificar propriedades da Síntese

Abrir a janela de propriedades da síntese.

Modificar propriedades da Síntese

Modificar Keep Hierarchy para Yes.:

Isto mantém a hierárquia dos módulos descritos no Top após a síntese.

Síntese com Hierarquia

Projeto Sintetizado!!!

Criação do Arquivo de Restrições

Selecionar o arquivo top do projeto.

Com o botão direito selecionar New Source.

Criação do Arquivo de Restrições

Selecionar Implementation Constraints file.

Nomear o arquivo de restrições com o mesmo nome do Top, mais com extensão ufc.

Next!!

Criação do Arquivo de Restrições

Vincule o arquivo ucf ao arquivo fonte Top

Next!!!

Edição do Arquivo de Restrições

Selecione o arquivo fonte Top

Acione o botão direito sobre o ícone Edit Constraint (Text) e Run para editar o arquivo ucf.

Edição do Arquivo de Restrições

Definir o posicionamento das

portas no FPGA

FloorplanningO floorplan pode ser aberto

em 3 pontos do fluxo de projeto

O FloorPlan Design e o FloorPlan Design Post-Map são similares pois ainda não foi definido o posicionamento!!! A nível de CLBs O FloorPlanner após place e router é similar aos outros mais já é possível ver um posicionamento a nível de CLBs!!!

Floorplanning

1

Selecionar área:1 – clicar no módulo.2 – Seleciona o Assign area constraint.3 – Selecionar com botão esquerdo do mouse a área para posicionar módulo.

2

3

Floorplanning

1

Posicionar o módulo DivisorSelecionar área:1 – clicar no módulo.2 – Seleciona o Assign area constraint.3 – Selecionar com botão esquerdo do mouse a área para posicionar módulo.

2

3

Arquivo UCF após o Floorplanning

Salvar o Floorplan. Fechar a Janela de

Floorplanner. Verificar as modificações

geradas pelo Floorplanning no arquivo ucf.

Floorplanning após place & route

Floorplan Post-Map é idêntico ao anterior pois o Map não posicionou as partes lógicas ainda no FPGA!!!!

Floorplanning após place & route

Floorplan Post-Place & Route As partes lógicas já posicionadas no FPGA!!!!

Floorplanning após place & route

Floorplanning após place & route

Esta janela mostra o posicionamento das

partes lógicas no FPGA

Floorplanning após place & route

Esta janela permite a edição do

floorplanning como já descrito.

FPGA place & route Editor

O FPGA Editor permite a visualização e modificação manual do placement e route.

Basta utilizar o mouse para arrastar componentes ao longo da planta baixa do FPGA!!!

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

FPGA place & route Editor

Fechar FPGA place & route Editor

Após Fechar o FPGA Editor , é possíve geraros arquivos de configuração

FIM