subsistema de e-s [02]

8/17/2019 Subsistema de E-S [02]

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JERARQUIA DE BUSES


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Camino eléctrico común entre varios dispositivos. Se pueden clasificar por su función. Se implementan interna y externamente al uP. Los buses son recursos compartidos.

Debe evitarse la contención del bus. Cada tipo de bus tiene sus propios requisitos y

propiedades. Las primeras PC tenían un solo bus. Las PC actuales tienen un bus de propósito especial entre

la CPU y la memoria y (por lo menos) un bus más paralos dispositivos de E/S.

Introducción


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Introducción


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Si se quiere que tarjetas diseñadas por terceros puedanconectarse al sistema, estas deberán conectarse a un busque pueda interpretar correctamente la información dediferentes fuentes.

Deben existir reglas (estándar) bien definidas que digancómo funciona el bus.

Requisitos eléctricos (niveles de tensión), mecánicos(conectores) y de protocolo (cómo se envía lainformación).

La estandarización de los buses permite que losdiseñadores de la CPU tengan libertad de usar el tipo debus que les plazca dentro del chip.

El estándar de bus genera flexibilidad y bajo costo.

Introducción


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Cuando los elementos del sistema (uP, Memorias y E/S)transfieren tal cantidad de información que supera lacapacidad de transferencia del bus se genera cuellos debotella.

La máxima velocidad se mide en su ancho de banda(Bps).

Algunos dispositivos que se conectan a un bus son activos(maestro) y pueden iniciar transferencias de bus, mientrasque otros son pasivos (esclavos) y esperan solicitudes.

Introducción


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Cuando la CPU ordena a un controlador de disco que lea oescriba un bloque, la CPU está actuando como amo y elcontrolador de disco está actuando como esclavo. Sinembargo, unos momentos después el controlador de discopodría actuar como amo al ordenar a la memoria queacepte las palabras que está leyendo de la unidad dedisco.

Introducción

Amo Esclavo Ejemplo

CPU Memoria Traer instrucciones y datos

CPU Dispositivo E/S Iniciar transferencia de datos

CPU Coprocesador Delegación de instrucciones de la CPU al coprocesador

E/S Memoria DMA (acceso directo a memoria)

Coprocesador CPU Obtención de operandos de la CPU por el coprocesador


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Nivel Físico

Primera propiedad en el estándar de bus. Hay buses que conectan dispositivos rápidos (uP y cache)

por lo que se usan líneas cortas formadas por pistas en elcircuito impreso.

En el caso de conexiones externas se usan cables conmúltiples hilos y de mayor longitud. En una zona intermedia se encuentran los buses de

expansión que permiten la conexión de las placas o “tarjetas” de interface (ranuras o slots).

Todos estos elementos adicionales (conectores, forma,

tamaño, etc.) deben estar estandarizados. La longitud de las líneas de un bus y el número de

dispositivos que se conectan a él están limitados.


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Para bajas frecuencias la longitud de las pistas no tieneimportancia, pero para altas frecuencias puede ser unfactor crítico.

Las diferencias de longitud de las pistas provocan

pequeñas diferencias temporales de propagación deseñales (skews) lo que provoca pérdida de sincronismoentre varios dispositivos.

Para casos críticos (señales de reloj) se usan driversespeciales que compensan estos retardos generando que

la señal llegue al mismo tiempo a todos los dispositivos.

Nivel Físico


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Las señales binarias que se producen en el sistema, amenudo no son lo bastante fuertes como para impulsar unbus, sobre todo si éste es relativamente largo y tieneconectados muchos dispositivos.

Por esta razón, se implementa un chip llamadocontrolador o driver de bus (amplificador digital).

Receptor de bus (solamente esclavos). Transceptor de bus (combinación maestro-esclavo). Es necesario especificar los niveles de tensión que acepta

el bus, y los tipos de salida de los drivers de bus paraevitar interferencias.

Nivel Físico


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Los tipos de salida que los drivers de bus generanpueden ser:

1. TOTEM-POLE

Tipo de salida siempre activa. Toma corriente cuando está a nivel bajo y suministra

corriente en el caso contrario. Se usan para señales que solo tienen conectado un

driver por línea (señales de interrupción).

Nivel Físico


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2. COLECTOR ABIERTO El driver toma corriente cuando está a nivel bajo, pero

no suministra cuando está a nivel alto. Para conseguir el estado alto debe incluirse en la línea

una resistencia (pull-up). Se usa para señales que pueden ser activadas por

varias líneas a la vez (petición de bus por DMA). Cuando dos o más dispositivos de una línea de

colector abierto habilitan la línea al mismo tiempo, el

resultado es un OR alambrado.

Nivel Físico


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3. TRIESTADO Estos chips de interfaz con el bus suelen ser

dispositivos de tres estados. Funcionan en forma similar a los anteriores pero

generando un estado de alta impedancia. Para ello tienen un transistor que habilita o

deshabilita la salida dependiendo de una línea decontrol.

Se usan para líneas que pueden ser activadas en

varios puntos diferentes del bus, pero nuncasimultáneamente.

Nivel Físico


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Al igual que el uP, un bus también tiene líneas dedirección, de datos, de control y alimentación.

Se necesita un chip decodificador entre el uP y el bus paracoordinar el tipo de información a transferir.

Los parámetros principales de un bus son: su anchura,temporización, operaciones y arbitraje. Cada una de estascuestiones tiene un impacto considerable sobre yrendimiento del bus.

Líneas


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El ancho de bus es el parámetro de diseño más obvio.Cuantas más líneas de dirección tenga un bus, másmemoria podrá direccionar la CPU directamente.

Si un bus tiene n líneas de dirección, una CPU podrá

usarlo para direccionar 2n localidades de memoriadistintas.

El problema es que los buses anchos necesitan másespacio físico (por ejemplo, en la tarjeta madre) y

necesitan conectores más grandes. Por tanto el bus seencarece.

Ancho de bus


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Ancho de bus


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El bus de dirección no es lo único que tiende a aumentarcon el tiempo; lo mismo sucede con el bus de datos.

Reducción del tiempo de ciclo de bus (más transferenciaspor segundo).

Incremento de la capacidad más bits por transferencia.

Es posible acelerar el bus, pero no es fácil porque lasseñales de las diferentes líneas viajan a velocidadesligeramente distintas, problema que se conoce como

sesgo de bus. Cuanto más rápido es el bus, másimportante es el efecto del sesgo de bus.

Multiplexación de señales.

Ancho de bus


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Un ciclo de bus define al tiempo en el que el uP realizauna transferencia de datos completa con el exterior.

Como mínimo se compone de dos estados T1 y T2. La frecuencia de funcionamiento del uP se denomina

ciclo de reloj interno (CLK). También en algunos procesadores existe el ciclo de reloj

externo (CLK2).

Temporización de bus


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TCPU, es el tiempo que dura un ciclo de trabajo. Un estado de bus (T) es el tiempo mínimo en el que la

CPU puede realizar una operación elemental y dura unperiodo de CLK, o lo que es lo mismo, 2 ciclos CLK2.

Por ejemplo en el Pentium existen diferentes tipos deciclos de bus. Ciclo de bus en modo Sencillo o Simple (No burst). Ciclo de bus en modo ráfaga (Burst Bus Cycle): Para

transferir grandes cantidades de datos, por ejemplo una

línea de la caché. Si la línea es de 256 bits (32 bytes) y elancho del bus es de 64 bits (8 bytes), en una transferencianormal se necesitan 4 ciclos de bus. En este modo, latransferencia se realiza en 5 ciclos de procesador.



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Ciclos especiales: Reconocimiento de interrupción,«shutdown», etc.

Por ejemplo, para que el Pentium realice operaciones de

lectura/escritura en memoria, en un ciclo de bus seproduce la activación de las señales necesarias. En este ciclo de bus queda definido, entre otras, las

señales de control del ciclo de bus: M/IO#, D/C# yW/R#.

En la Tabla siguiente se muestran los valores de lasseñales de control necesarias para determinar cada unode los tipos de ciclo de bus que se pueden definir.



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Cada vez que se activa ADS# comienza un nuevo ciclode bus y al mismo tiempo aparece una dirección válidapor las líneas A3-A31/BE0#-BE7#.



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Cuando se produce la combinación 101, correspondienteal tipo especial de la Tabla anterior, pueden ocurrirdiferentes alternativas que se recogen en la siguienteTabla.

Por ejemplo, el ciclo de bus tipo HALT se produce alejecutarse la instrucción HLT. Cuando sucede estasituación, A3-A31 = 0 y BE2# = 0.



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El ciclo SHUTDOWN se produce al generarse una violaciónde las reglas de protección. En este caso, A3-A31 = 0 yBE0# = 0.

Cuando el procesador no está realizando ninguno de los

ciclos de bus existentes, significa que está en estado dereposo (Ti) o en estado de reconocimiento de HOLD (Tn). El estado de reposo queda identificado porque desde el

último ciclo de bus no se ha activado la señal ADS# y no seha iniciado otro ciclo de bus. El estado de reconocimiento

de HOLD se produce cuando otro maestro pide los buses ala CPU y se los cede, dejándolos en triestado,reconociéndose este estado por la activación de la señalHLDA.



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Los buses se pueden dividir en dos categorías según sutemporización.

El bus sincrónico tiene una línea alimentada por unoscilador de cristal. Todas las actividades del bus tardan

un número entero de estos ciclos, llamados ciclos debus.

El bus asincrónico, no tiene un reloj maestro. Los ciclosde bus pueden tener la longitud que se requiera y notiene que ser la misma entre todos los pares de

dispositivos.



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Forma en que se realiza una transferencia, incluyendoprotocolo, secuenciamiento y temporización de lasseñales.

Dentro de los elementos conectados se diferencian los

maestros y esclavos. Los maestros son capaces de iniciaruna transferencia de datos en el bus mientras que elesclavo solo envia datos como respuesta a la petición deun maestro.

Modo de operación


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Por regla general cada uno de los dispositivosconectados a un bus tendrá una determinada velocidad.

Se agrupa en los diferentes tipos de buses, loscomponentes del computador con similar velocidad y

ancho de banda en la transmisión de información. Los dispositivos dentro de un grupo comparten un

mismo bus y el conjunto de todos los buses forman una jerarquía.

Con la separación de los buses se reducen los retrasosde señal y el riesgo de que el bus sea un cuello debotella.

Un esquema de la jerarquía de buses se muestra en elsiguiente diagrama.

Jerarquía de buses


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Niveles en la jerarquía de buses


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Los protocolos de bus pretenden definir políticas deseñalización y secuenciación que permitan la interaccióncoordinada y temporizada entre los dispositivos queestán tratando de comunicarse.

Dicho de otra manera, un protocolo de acceso al busdefine qué pasos deben dar los dispositivos que sequieren comunicar y en qué instantes se tienen que dardichos pasos para que la comunicación finalmente tengaéxito.

Es un acuerdo entre el maestro y el esclavo para realizar

una transferencia de datos. Las transferencias, atendiendo a la sincronización de los

eventos en el bus se pueden clasificar en síncrona,asíncrona, en bloque y read-modify-write.

Protocolos de bus


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En una transferencia síncrona se incluye una línea de relojen el conjunto formado por las líneas de control del bus yse sigue un protocolo estricto cuya ejecución irá marcadapor los ciclos o pulsos del reloj.

A través de la señal de reloj se transmite una secuencia

en la que alternan unos y ceros a intervalos regulares deigual duración. Es decir todos los eventos tienen lugar en un instante de

tiempo específico sincronizadas con una señal de reloj. Cualquier transferencia consta de un número fijo de ciclos

de reloj.

Transferencia síncrona


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Ventajas: Mecanismo de arbitraje sencillo. Interfaz lógica simple para una fácil interpretación. Puede alcanzar altas velocidades (bus que comunica el

procesador con la memoria). Desventajas:

Todos los dispositivos conectados deben funcionar a lamisma frecuencia de reloj del uP.

Puede aparecer un problema de sesgo de reloj debidoa los tiempos fijos. Esta diferencia surge porque la

señal de reloj puede que llegue a un dispositivo antesque a otro, produciéndose una desincronización internadel bus.



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Ejemplo de lectura de memoria

En el flanco de subida del primer ciclo se transmite ladirección.

En el flanco de bajada se supone que la dirección ya estáestable en el bus por lo que se activa la señal de lectura.

Luego se activa la línea de selección de memoria quesuministra el dato.

En el segundo flanco de subida el dato es capturado porel uP.



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No hay ninguna línea de reloj por cual la ocurrencia de unevento depende únicamente de la ocurrencia de un eventoanterior.

Consta de una serie de pasos, de forma que tanto emisor como

receptor sólo pasan al paso siguiente cuando ambos están deacuerdo.

Para ello el bus dispone de un conjunto de líneas adicionales. Enel caso de las lecturas, el protocolo de presentación requiere, almenos, de las siguientes líneas de control:

ReadReq : quien la activa, indica que quiere una lectura DataRdy : la activa el uP o la Memoria e indica que los datos

están estabilizados en el bus

Ack : reconocimiento de las señales anteriores

Transferencia asíncrona


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Ventajas:

Dispositivos conectados pueden trabajar a frecuenciasde reloj variables. Los buses de E/S suelen ser de estetipo.

El bus puede tener grandes longitudes físicas pues nohay retrasos.

Desventaja

Más lento que el síncrono.

Necesidad de líneas de control adicionales. Parada del sistema por error del protocolo. Para ello se

usan temporizadores de guardia que activan unainterrupción.



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Transferencia en Bloque

Se usa cuando es necesario aumentar el ancho de bandadel bus.

Realizan transferencias de más de una palabra (bloque).

Se especifica solo la dirección de comienzo ya que se

supone que las siguientes son consecutivas.

Hay buses en los que el número de ciclo que completauna transferencia es fijo y otro en los que puede servariable, interrumpiéndose la transferencia a petición del

maestro o del esclavo. Muy usado en los buses del uP para acceder a zonas de

memoria y almacenarlas en caché.

Existen versiones síncrona y asíncrona.


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Ejemplo de transferencia de bloques asíncrona

Utiliza las siguientes líneas de sincronización:

AS y DS: líneas de validación de dirección y datos yson activadas por el maestro.

AK y DK: líneas de reconocimiento de dirección y datos

y son activadas por el esclavo.

En cada activación de la pareja DS-DK activadas porflanco de subida o bajada se envía un nuevo dato sinenviar una nueva dirección.

El ciclo finaliza con la desactivación de AS y AK.


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Ejemplo de transferencia de bloques asíncrona


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Transferencia read-modify-write

Implementa una secuencia de eventos ininterrumpible.

Primero, el maestro lee un dato, lo modifica y luegoescribe el resultado en la misma posición.

Usado en sistemas multiprocesadores con memoriacompartida.

Mientras un uP accede a un dato para modificarlo losdemás no deben acceder a esa posición hasta que el datohaya sido actualizado.


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Ejemplo de transferencia read-modify-write asíncrona

Se produce una lectura sincronizada con DS y DK.

Se realiza una escritura sin dar una nueva dirección.

Durante toda la transferencia el bus permanece bloqueadohasta la desactivación de AS y AK.


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Arbitraje de bus

¿Qué sucede si dos o más dispositivos quieren convertirseen controlador del bus al mismo tiempo?. La respuesta esque se necesita algún mecanismo de arbitraje de bus paraevitar el caos y organizar la transferencia de datos.

La demanda para utilizar el bus en un computador puedeprovenir de diferentes unidades, no sólo del uP. Porsupuesto, si el sistema es multiprocesador los candidatosal uso del bus aumentan considerablemente.

Los protocolos de arbitraje organizan el uso compartidodel bus impidiendo que varios módulos usen el bus enforma simultánea (contención de bus). Esto garantiza queen todo momento sólo una unidad realizará transferencia.


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Arbitraje de bus

Establece prioridades cuando más de una unidad solicitala tenencia del bus.

La forma más simple consiste en que no haya arbitraje, osea un solo maestro (uP) controla el bus. Esto genera

pérdida de tiempo del uP en transferencias entreperiféricos y memoria. La alternativa es tener variosmaestros de bus con algún mecanismo de arbitraje quepermita organizarlos.

Características: Prioridad de peticiones: la prioridad más alta será el

próximo dueño del bus.


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Juego limpio (fairness): cualquier dispositivo tarde otemprano tendrá la tenencia de bus.

Reducción al máximo del tiempo de arbitraje: elproceso se solapa con las transferencias de datos.

Existen dos grupos de protocolos de arbitraje: Centralizado: cuando una sola unidad de arbitraje es la

encargada de gestionar de forma centralizada el usodel bus. El árbitro puede ser una unidad físicamente

independiente o estar integrado en otra unidad, porejemplo, la CPU.

Distribuido: cuando no existe ninguna unidad especialpara la gestión del bus. Esta se realiza de formadistribuida entre las unidades de acceso.


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Daisy Chain de dos señales

Daisy Chain de dos señales

Es el protocolo centralizado más sencillo ya queutiliza sólo dos señales encadenadas, una de peticióndel bus y otra de concesión.

El master que quiere acceder al bus activa la señal depetición (out) y los demás masters la propagan hastael árbitro.

El árbitro activa la señal de concesión que espropagada por los masters que no solicitaron elacceso al bus.

El master que recibe la señal de concesión y tieneuna petición pendiente toma el control del bus.


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Si un master recibe una señal de petición mientrasestá accediendo al bus, bloquea su propagación alárbitro hasta que finalice la utilización del bus.

Si no necesita el bus, propagará la activación al

siguiente módulo. La prioridad viene determinada por la proximidad al

árbitro

La línea de concesión va atravesando los dispositivosde mayor a menor prioridad.


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Daisy Chain de tres señales


Implementa una línea de ocupación.

La línea de petición no es encadenada sinocompartida por todos los masters a través de una

entrada al árbitro. Cuando un master toma el control del bus activa la

línea de ocupación.

El árbitro sólo activa la línea de concesión cuando

recibe una petición y la línea de ocupación estádesactivada.

Si un master recibe la concesión y no ha solicitado elbus, transmite la señal al siguiente master.


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Un master toma el control del bus si tiene unapetición local pendiente, la línea de ocupación estádesactivada y recibe el flanco de subida de la señalde concesión.


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Concesión de arbitraje por sondeo

Sustituye la línea encadenada de concesión del buspor un conjunto de líneas que permiten acceder deforma selectiva a la dirección asignada a cada master

sobre estas líneas.

Concesión de arbitraje por sondeo


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Arbitraje con señales independientes

También denominado en estrella, utiliza una línea deconcesión específica para cada línea de peticiónindependiente.

Esta alternativa tienen la ventaja que el árbitro puedeaplicar distintos algoritmos de decisión en caso depeticiones simultaneas.

Los retardos de propagación de las señales son

pequeños en comparación con las anterioresalternativas.

Tiene la desventaja del número elevado de líneas dearbitraje.



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Interrupciones

Sistema que permite que cualquier esclavo interrumpa almaestro (uP).

Dependiendo de la prioridad, el maestro detendrá su tareaun instante y atenderá al esclavo.

Si hay varias peticiones debe haber un sistema quedetermine cual es la más prioritaria y dejar las demás enespera.

Existen varios métodos: Mediante Líneas Individuales,Exploración Secuencial y Daisy–Chain.


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Mediante líneas individuales

Cada esclavo tiene una línea individual que llega almaestro.

Con la activación de cada línea, el maestro reconoce alesclavo.

Ventajas: Velocidad y flexibilidad en la priorización.

Sencillez.

Desventajas

Gran número de líneas. Posicíon del maestro: siempre en el mismo slot.


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Mediante líneas individuales


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Exploración secuencial

Todos los esclavos comparten una línea de petición deinterrupción.

El maestro sabe que hay una interrupción pero no sabequien la ha generado.

Mediante líneas dedicadas el maestro genera una serie decódigos que al ser reconocidos por el esclavo solicitante,responde.

Ventajas: Flexibilidad y no geográfico.

Desventajas: Lento.


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Exploración secuencial


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Daisy Chain

Hay una única línea de petición de interrupcióncompartida por todos los esclavos.

Existe una línea de identificación que recorre todos losdispositivos según su ubicación.

Cuando el maestro activa esta señal, todos los esclavos nosolicitantes la propagan.

Cuando la señal llega al esclavo solicitante detiene lapropagación y captura el bus.

Ventaja: Sencillez. Desventaja: Lento.


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Daisy Chain


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Control de errores

Transacciones a direcciones de memoria/periféricos noexistentes.

Bloqueos del sistema por errores en los protocolosasíncronos.

Accesos a zonas protegidas por el SO. Errores de naturaleza eléctrica en las señales

Ruidos externos EMI: solución: Apantallamientos(conexiónes a masa).

Ruido de la red eléctrica: solución: filtrado de la fuentede alimentación.


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Ruido cruzado (crosstalk), producido por corrientesinducidas que se generan entre dos líneas muy juntascuando las corrientes conmutan a muy alta frecuencia.Solución: trazar líneas de masa entre las líneas o uso

de métodos de enrutado de las líneas. Reflexión de señales (ringing), solución: empleo de

terminadores.

Variaciones de alimentación de los CI por cambiosbruscos de consumo. Solución: Condensadores dedesacoplo.

Control de errores

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