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  • 7/24/2019 SistemasDigitaisAula8FlipFlops_20151016124609 (1).pdf

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    Sistemas DigitaisProfessora Stphany Vergtz

    1Sistemas Digitais - Stphany Vergtz

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    Flip-Flops, Registradores e Contadores

    2Sistemas Digitais - Stphany Vergtz

    Nos circuitos lgicos combinacionais estudados at agora, assadas um um dado instante de tempo dependia apenas dasentradas naquele instante de tempo.

    Condies anteriores no tinham efeito sobre as sadas atuaisporque os circuitos lgicos combinacionais no possuemmemria.

    Os circuitos sequenciais, que sero estudados agora,apresentam as sadas dependentes das variveis de entrada

    e/ou de seus estados anteriores que permanecemarmazenados, operando sob o comando de uma sequencia depulsos denominados de CLOCK.

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    Flip-Flops

    3Sistemas Digitais - Stphany Vergtz

    um elemento de memria, implementado a partir de portaslgicas. Pode ser representado por um bloco com 2 sadas( e ), uma entrada de controle (CLOCK) e as variveis deentrada.

    Flip-Flop genrico:

    Possveis estados: e

    e

    QQ

    0Q

    1Q

    1Q

    0Q

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    Flip-Flop RS Bsico

    5Sistemas Digitais - Stphany Vergtz

    Bb

    A entrada S denominada SET, pois quando em nvel 1, fixa asada em 1 (seta o FF para o estado 1).

    A entrada R denominada RESET, pois quando em nvel 1, fixaa sada em 0 (reseta o FF para o estado 0).

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    Flip-Flop RS com CLOCK

    6Sistemas Digitais - Stphany Vergtz

    um sistema sncrono onde uma sada qualquer muda deestados somente em momentos exatos, determinados por umsinal chamado CLOCK.

    O CLOCK geralmente um trem de pulsos.

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    Flip-Flops

    7Sistemas Digitais - Stphany Vergtz

    Para o Flip-Flop assumir um dos estados de sada necessrioque haja uma combinao das variveis de entrada e umpulso de controle (CLOCK).

    Aps esse pulso do CLOCK, o Flip-Flop permanecer nesteestado at a chegada de um novo pulso, e ento, de acordocom a tabela da verdade, mudar ou no de estado.

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    Flip-Flop RS com CLOCK

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    As entradas determinam O QUE ocorrer com as sadas e aentrada de controle CLOCK determina QUANDO as sadassero alteradas em funo das entradas.

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    Flip-Flop RS com CLOCK

    9Sistemas Digitais - Stphany Vergtz

    Para que o Flip-Flop Bsico possa ser controlado por uma sequnciade pulsos de CLK, basta substituir os inversores por portas No E(NAND).

    Quando ocorre a borda de subida (ou de descida) o FF se comportacomo um RS Bsico.

    Enquanto no ocorre a borda de subida (ou de descida) o FFpermanece em seu estado original, mesmo que as entradas R e S

    variem.

    Circuito Interno Bloco Representativo

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    Flip-Flop RS com CLOCK

    10Sistemas Digitais - Stphany Vergtz

    FF RS com CLK

    S R CLK QF

    0 0 QA

    0 1 0

    1 0 11 1 -

    FF RS com CLK

    S R CLK QF

    0 0 QA

    0 1 0

    1 0 1

    1 1 -

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    Flip-Flop RS com CLOCK

    11Sistemas Digitais - Stphany Vergtz

    Ex: Considerando o FF a seguir e que seu estado atual Q = 0,escreva a sada normal (Q) para o seguinte diagramatemporal.

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    Flip-Flop RS com CLOCK

    12Sistemas Digitais - Stphany Vergtz

    Ex: Resposta

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    Flip-Flop JK

    13Sistemas Digitais - Stphany Vergtz

    O Flip-Flop JK utiliza flip-flop RS na concepo de seu circuitolgico.

    Circuito Interno Simplificado Circuito Interno Completo

    Bloco Representativo

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    Flip-Flop JK

    14Sistemas Digitais - Stphany Vergtz

    O Flip-Flop JK alm de setar e resetar (FF RS) ele opera omodo de comutao

    FF JK

    J K CLK QF

    0 0 QA

    0 1 01 0 1

    1 1 QA

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    Flip-Flop JK

    15Sistemas Digitais - Stphany Vergtz

    Ex: Considerando o FF a seguir e que seu estado atual Q = 0,escreva a sada normal (Q) para o seguinte diagrama temporal.temporal.

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    Flip-Flop JK

    16Sistemas Digitais - Stphany Vergtz

    Ex: Resposta

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    Flip-Flop JK com PRESET e CLEAR

    17Sistemas Digitais - Stphany Vergtz

    No Flip-Flop JK, as variaes nas entradas J e K s ocasionammudanas no estado de sada se existir um pulso do CLK.

    Com as entradas PRESET (PR) e CLEAR (CLR) possvel impor a

    qualquer momento Q = 1, fazendo PR = 0, e Q = 0, fazendoCLR = 0.

    Com PR = CLR = 1 o circuito funciona normalmente como umFF JK. PRESET e CLEAR no podem assumir 0simultaneamente, pois acarretaria em uma sada nopermitida.

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    Flip-Flop JK com PRESET e CLEAR

    18Sistemas Digitais - Stphany Vergtz

    Circuito Interno Bloco Representativo

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    Flip-Flop JK com PRESET e CLEAR

    19Sistemas Digitais - Stphany Vergtz

    Ex: Considerando o FF a seguir e que seu estado atual Q = 1,escreva a sada normal (Q) para o seguinte diagrama temporal.temporal.

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    Flip-Flop JK com PRESET e CLEAR

    20Sistemas Digitais - Stphany Vergtz

    Ex: Resposta

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    Flip-Flop JK Mestre-Escravo (Master-Slave)

    21Sistemas Digitais - Stphany Vergtz

    Um Flip-Flop JK Mestre-Escravo constitudo de 2 FF JK, ummestre e um escravo, que fazem com que o estado da sada sseja alterado na borda de descida dos pulsos do CLK.

    Pode ser analisado como um FF JK disparado por bordanegativa.FF JK Mestre/Escravo

    J K CLK QF

    0 0 QA

    0 1 01 0 1

    1 1 QA

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    Flip-Flop JK Mestre-Escravo com PRESET eCLEAR

    22Sistemas Digitais - Stphany Vergtz

    Pode ser analisado como um FF JK com PRESET e CLEARdisparado por borda negativa.

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    Flip-Flop tipo T

    23Sistemas Digitais - Stphany Vergtz

    obtido a partir de um JK mestre-escravo com as entradas J eK conectadas em curto (J = K).

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    Flip-Flop tipo D

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    obtido a partir de um JK mestre-escravo com a entrada Kinvertida em relao a J.

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    Referncias Bibliogrficas

    TOCCI, Ronald J. et al. Sistemas Digitais: princpios e aplicaes. 11.

    ed. So Paulo: Pearson Prentice Hall, 2011.

    Sistemas Digitais - Stphany Vergtz 25