PCI PCI –– Projeto de Circuitos IntegradosProjeto de Circuitos Integrados

Prof. Dr. João Antonio MartinoProf. Dr. João Antonio MartinoProf. Dr. Victor Prof. Dr. Victor SonnenbergSonnenberg

PROGRAMA:PROGRAMA:

1. Introdução à Microeletrônica, metodologias de projeto e Níveis de Projeto.2. Transistor MOS (comportamento como chave) e portas lógicas básicas CMOS.3.Projeto do inversor CMOS: comportamento estático e dinâmico.4.Processo de fabricação de transistores MOS com tecnologia CMOS. 5. Introdução ao simulador microwind.6. Introdução ao simulador microwind.7. Projeto e simulação do inversor CMOS (comportamento estático e dinâmico) com o microwind.8. Projeto e simulação do inversor CMOS (comportamento estático e dinâmico) com o microwind 9. Prova P1 (ou projeto).

PROGRAMA (cont.):PROGRAMA (cont.):

10. Estudo do comportamento estático e dinâmico de Portas lógicas NE (NAND) e NOU (NOR) 11. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR) (comportamento estático e dinâmico) com o microwind.12. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR) (comportamento estático e dinâmico) com o microwind.13. Estudo do comportamento dinâmico de outras funções lógicas e simplificação.14. Projeto e simulação de funções lógicas (comportamento dinâmico) com omicrowind.15. Projeto e simulação de funções lógicas (comportamento dinâmico) com omicrowind.16. Projeto e simulação de funções lógicas (comportamento dinâmico) com omicrowind.17. Prova P2 (ou projeto).18. Prova Substitutiva ou EXAME.

MÉDIA FINAL : M=(0,4P1 + 0,6P2) . K

0 < K < 1,2 = fator dos relatórios =MR .0,12MR = média dos relatórios.

Se M < 5,0 o aluno é reprovado com conceito CSe 5,0 < M < 7,0 o aluno é aprovado com conceito BSe 7,0 < M < 8,5 o aluno é aprovado com conceito ASe M > 8,5 o aluno é aprovado com conceito E

Observação: Será realizada uma prova substitutiva para uma, e só uma, das provas P1 ou P2. No caso de reprovação, com a realização das 2 provas, a prova substitutiva vale como um exame onde a média final é a média aritmética entre M e o exame.

BIBLIOGRAFIA:

Básica1. WESTE, N.; ESHRAGHIAN, K. Principles of CMOS VLSI Design. Ed.Addison Wesley, 19852. PIERRE, T.F. Robert. Field Effect Devices: Modular series on Solid State Devices. 2. ed. Califórnia: Addison - Wesley Publishing Company, 1990. 4 v.3. MARTINO, João Antonio; PAVANELLO, Marcelo A. e VERDONCK, Patrick B. Caracterização Elétrica de Tecnologia e Dispositivos MOS. São Paulo: Ed. Pioneira Thomson Learning, 2003. 193 p.

Complementar1. MARTINO, João Antonio. Um processo CMOS de Cavidade Dupla para Comprimento de Porta de 2µ. São Paulo, 1988. 147 f. Tese (Doutorado em Engenharia Elétrica) - Escola Politécnica da Universidade de São Paulo, São Paulo, 1988.2. SEDRA, A. S.; SMITH, K. C. Microeletrônica. 4. ed. São Paulo:Makron Books, 1998. 1270 p.3. STREETMAN, B. G. Solid State Electronic Devices. 4. ed. New Jersey : Prentice-Hall, 1995, 462 p.4. TSIVIDIS, Y.P. Operation and Modeling of the MOS Transistor.Mc Graw Hill, 1987.

MOTIVAÇÃO

•Explosão no uso da tecnologia da informação e na comunicação sem fio (wireless)

•Telefones celulares, cameras digitais, microcomputadores pessoais, sistemas de entretenimentos…

Tudo Graças aos Circuitos Integrados…

Evolução da Eletrônica

Válvula Transistor Circuitos Integrados1896 1947 1959

(Microeletrônica)

O que é um Circuito Integrado ?

•Jack St Clair Kilby(Universidade de Illinois, 1947)

•Texas Instruments em 1958

• U.S. Patent 3.138.743(Submetida em 1959) em“Miniaturized ElectronicCircuits”

•Projetou a primeira calculadoraeletrônica portátil (4 operações)

•Prêmio Nobel em 2000

Primeiro Circuito Integrado – 1959 (Ano 0)

•Jack St Clair Kilby

•Texas Instruments

• U.S. Patent 3.138.743(Submetida em 1959) em“Miniaturized ElectronicCircuits”

•Prémio Nobel em 2000

Primeiro Circuito Integrado – 1959 (Ano 0)

Oscilador de Deslocamento de Fase

MicroeletrônicaMicroeletrônica• Estuda Técnicas de projeto fabricação e testes de Circuitos

Integrados– Possibilidades para construção de um circuito eletrônico:

• Utilizando CI’s de prateleira(7400, 4000, 8086, Z80, 68000.....)

• C. I. de aplicação específica(Muito utilizado atualmente pelas empresas de médio e

grande porte em todo ou parte de determinados equipamentos eletrônicos de grande volume de produção)

• Vantagens em se utilizar um C. I. de aplicação específica:– Menor área ocupada– Menor custo– Maior facilidade de manutenção– Proteção contra propriedade industrial (não pode ser

copiado)

Tradicionalmente, o número de componentes em uma pastilha de Tradicionalmente, o número de componentes em uma pastilha de Si tem dobrado a cada 2 anos (Lei de Si tem dobrado a cada 2 anos (Lei de MooreMoore))

fonte Intel

Evolução do Custo Médio por Transistor Evolução do Custo Médio por Transistor em um Circuito Integradoem um Circuito Integrado

2004 : Preço menor que Grão de Arroz (SIA)

2005 : DRAM 1x10-9 US$/bit

Fonte : Intel

Menores dimensões Tecnológicas [μμm]m]

Fio de cabelo: 100 Fio de cabelo: 100 μμmm

Ameba: 15 Ameba: 15 μμmm

Glóbulo vermelho: 7 Glóbulo vermelho: 7 μμmm

Vírus da AIDS: 0,1 Vírus da AIDS: 0,1 μμmm

ExemplosExemplos

Fonte : Intel

Intel 8008 (1972)Intel 8008 (1972)200 KHz

3.300 transistores13 mm2

Intel Pentium 4 (2002)Intel Pentium 4 (2002)2,2 GHz

42.000.000 transistores146 mm2

30 anos

X 12.000

≈Dobra a cada 2 anos LEI DE MOORE

Um Exemplo da Revolução da Microeletrônica

1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb

Ano 1987 1990 1993 1996 1998 2001 2004L (μm) 1,0 0,7 0,5 0,35 0,25 0,18 0,13Máscaras 11 14 18 21 21 23 23Porta xox (nm) 20 15 12 10 7 5-4 5-4Etapas 200 300 400 500 550 600 600Junção xj (μm) 0,25 0,2 0,15 0,1 0,07 0,05 0,03lâmina (mm) 125 150 150 200 200/300 300 300

Evolução dos Parâmetros de Fabricação de Memórias DRAM

N+ N+

P

xox

xj

L

Metodologias de Projetos de Circuitos Integrados Digitais de Aplicação Específica

ASIC - Application Specific Integrated CircuitCircuitos Integrados de Aplicação Específica (Dedicados)

Circuitos Dedicados

Totalmente personalizados (Full Custom)

Semi personalizados

Células Padrão(Standard Cell)

Matriz de Portas(Gate Array)

Projeto de C. I. DedicadosTotalmente Personalizados (FULL CUSTOM)

Técnica “Top-Down”Hierarquicamente estruturado

VDD

Fabricação: Todos os passos (Completa)Vantagens: Comportamento estático e dinâmico

muito bomMínima área

Desvantagens: Custo ElevadoTempo de projeto elevado

Semi Personalizados

⇒ C. I. já difundido, só falta a camada de interconexão⇒ Pode ter uma ou duas camadas de interconexão⇒ Cada célula contém transistores isolados (CMOS)

Projeto Lógico

Ferramentas de C.A.D

Biblioteca de Células

Lay-out

Metodologia de Projeto com Arranjo de Portas (Gate Array)

CHIPVantagens: Menor número de máscaras

Baixo custoRealização rápida

Desvantagens: Muitas interconexõesBaixa utilização da superfícieOtimização impossível

Metodologia Usando Células Padrão (Standard Cell)• Biblioteca de subsistemas digitais• Projeto baseado em equações lógicas

Regist.

Contador

ULA

CHIPOs blocos Registrador, Contador e ULA tem suas características bastante conhecidas, bastando apenas interliga-los e projetar o que não existe na biblioteca

Vantagens: Projetista não necessita de muito conhecimento de C. I.Basta saber o projeto lógico

Desvantagens: Área total não otimizadaPotência e tempo de atraso não são bons

Comparação entre as metodologias de projeto de C. I. - VLSIComplexidade

Funcional

Células Padrão

TotalmentePersonalizado

Arranjo dePortas

STANDARD CELL

FULL CUSTOM

GATE ARRAY

RegularidadeCustoRelativo

Prateleira

Arranjo de PortasCélula Padrão

Tot. Personalizado

Volume de Produção

Custo(US$)

TempoProtótipo

% Pré-Processada

Totalmentepersonalizado(Full Custom)

50K-250K 6-18 meses 0

Célula Padrão(Standard Cell)

25K-80K 2-6 meses 0

Arranjo dePortas

(Gate Array)

5K-40K 2 semanas a3 meses

80 – 90 %

Níveis de Projeto• Nível Funcional:

– Divisão do circuito a ser projetado em “caixas pretas”, cada uma com uma função específica.Ex: Registrador, Somador, Contador....

• Nível Lógico:– Detalhamento de cada uma das “caixas pretas” em blocos lógicos (portas

lógicas).Ex: Portas NAND, NOR, Inversores....

• Nível de Transistores:– Interligação dos componentes (transistores) para a implementação das

portas lógicas, bem como definição das dimensões geométricas destes transistores.Ex: Transistores nMOS de W=10μm e L=5μm

• Nível de Layout:– Layout final do circuito de acordo com as regras de projeto fornecidas e

com as dimensões preestabelecidas pelo nível 3.Ex: Ver layout posteriormente

Dispositivos em Circuitos IntegradosDispositivos em Circuitos Integrados• Resistores

N

P

SiO2

L

WAl

X

Planta:

Perfil:

WXLR ρ=

Normalmente a relação

(Resistência de Folha - RF) da tecnologia é fornecida.

Xρ

Exemplo: Ωρ 30X

RF == , projetar R=90 Ω

90WL30R == L=3 W

Adotando W=20 μmL= 60 μm

Existe também o resistor P+ feito sobre substrato N (inverso)

Resistores (USP)

• Capacitores

P

Si-poli/metal

Al

Condutor

ox

ox

xA C ε

=

óxido

óxido

Capacitância (C) Constante: adotada quando se deseja fabricar um capacitor em CI

Onde: εox - Permissividade do dielétrico (normalmente SiO2)xox - Espessura do dielétrico (normalmente SiO2)A - área do capacitor

xox V

Capacitância (C) Variável com a tensão aplicada

Dois tiposCapacitância reversa de junção

Capacitor MOS

Capacitância Reversa de Junção

P

N

V Depleção 22/1

12 mpF/ 7,0V

N10x3Cj μ⎟⎠⎞

⎜⎝⎛

+≅ −

N - Dopagem do SubstratoV - Tensão Reversa

Capacitor MOS

P

SiO2

Al

xox

MetalOxidoSemicondutor

V

Largamente utilizado para a obtenção de características elétricas e físicas do processo de fabricação de circuitos integrados.

Capacitores (USP)

• Diodos

P

N

N

P

• Transistor Bipolar

• Transistor JFET

BB

EE

CC

SS

DD

GG

P

PN

BB EE CC

N+

P

N

SSG1G1

DDG2G2

P

• Transistor MOS - Canal N (nMOS)

Metal

N+ N+

P

PortaPorta((GGateate))

DrenoDreno((DDrainrain))

FonteFonte((SSourceource))

SubstratoSubstrato((BBulkulk))

Óxido

SS

DD

G BB

S

DD

GG

• Transistor MOS - Canal P (pMOS)

P+ P+

N

PortaPorta

DrenoDrenoFonteFonte

SubstratoSubstratoSS

DD

GG BB

S

DD

G

Desenhe o perfil do Circuito Integrado abaixo

Tecnologia de Fabricação de Circuitos Tecnologia de Fabricação de Circuitos IntegradosIntegrados

- TTL LS DECLÍNIOSCHOTTKY

• BIPOLAR - ECL MAIS VELOZ

- I2L LSI , VLSI

- PMOS: 1a TECNOLOGIA MOS, MEMÓRIAS, CALCULADORAS

• MOS - NMOS: LSI

- CMOS: SSI, MSI, VLSI

Densidade de Integração:Densidade de Integração:

Número de transistores:

SSI = pequena escala: N ≤ 100MSI = média escala: 100 < N ≤ 1.000LSI = grande escala: 1.000 < N ≤ 100.000VLSI = muito grande: 100.000 < N ≤ 1.000.000ULSI = altíssima: N> 1.000.000

Tecnologia CMOSTecnologia CMOS

• Composta pela associação de transistores nMOSpMOS

• Alta imunidade à ruído

• Baixa potência dissipada

•Mais importante tecnologia da atualidade, pois permite o projeto de Circuitos Integrados Digitais em escala muito ampla

VLSI

TRANSISTORES MOSTRANSISTORES MOS

• MOS canal N TIPO ENRIQUECIMENTO*TIPO DEPLEÇÃO

• MOS canal P TIPO ENRIQUECIMENTO*TIPO DEPLEÇÃO

1. TRANSISTOR MOS CANAL N ( nMOS ) TIPO ENRIQUECIMENTO

DRENOFONTE

SUBSTRATO

PORTA

N+ N+

P

PortaPorta((GateGate))

DrenoDreno((DrainDrain))

FonteFonte((SourceSource))

SubstratoSubstrato((BulkBulk))

• Normalmente o substrato é aterrado

• Funcionamento como uma chave:- Para G= 5V ( “1” ) ( CHAVE FECHADA )

- Para G= 0V ( “0” ) ( CHAVE ABERTA )

•Característica:

-Transmite bem o “0” :

-NÃO transmite bem o “1” :

S DG=1

SG=0

D

5V ≅4V

I

0V 0V

I

2. TRANSISTOR MOS CANAL P ( pMOS ) TIPO ENRIQUECIMENTO

DRENOFONTE

SUBSTRATO

PORTA

P+ P+

N

PortaPorta((GateGate))

DrenoDreno((DrainDrain))

FonteFonte((SourceSource))

SubstratoSubstrato((BulkBulk))

• Normalmente o substrato é ligado a “VDD”

• Funcionamento como uma chave:- Para G= 5V ( “1” ) ( CHAVE ABERTA )

- Para G= 0V ( “0” ) ( CHAVE FECHADA )

•Característica:

-Transmite bem o “1” :

-NÃO transmite bem o “0” :

S DG=1

SG=0

D

5V 5V

I0V ≅1V

I

CHAVE CMOS

INVERSOR CMOS

G

G

S D

I

I

5V ≅5V

≅0V

VDD VDD VDD

ES E S

E=0 E=1

S=0S=1

PORTAS LÓGICAS BÁSICAS

B

A

S

VDD

B

A

VDD

S

A B S00

0

01

1

1 1

A B S00

0

01

1

1 1

PORTA LÓGICA “AND”

PORTA LÓGICA “OR”

≅

≅

Exercícios:Exercícios:Preencha o Mapa de Karnaugh das funções abaixo:

VDD

A B

C

A

B C

F

A

A

B

B

C

C

D

D

VDD

G

AB

C00 1011

1

01

0

AB

CD00 1011

01

01

00

10

11

F=____________________ G=____________________

Transistor MOS Transistor MOS -- Comportamento ElétricoComportamento Elétrico• Transistor nMOS

N+ N+

P

PortaPorta

DrenoDrenoFonteFonte

SubstratoSubstrato

VDS=cteIDS

VGSVTn≅1 V

VDS

IDSRegiãoTriodo

Região deSaturação

VGS1

VGS2

VGS2>VGS1

(Tensão de Limiar)

S

DDG

VDS

VGS

IDS

N+ N+

Silício policristalino (condutor) Óxido de porta

(isolante)

LL

WW

Fonte Dreno

xoxPorta

VDS

VGS

P

Substrato

IDS

Equações de IEquações de IDSDS=f(V=f(VGSGS, V, VDSDS) de 1) de 1aa OrdemOrdem

• Região de Corte: VGS≤ VTn ou VGS-VTn ≤0IDS=0

• Região Triodo: 0< VDS ≤ VGS-VTn

( ) ⎥⎦

⎤⎢⎣

⎡−−=

2VVVVI

2DS

DSTnGSnDS β

• Região de Saturação: 0< VGS-VTn ≤ VDS

( )2VVI

2TnGS

nDS−

= β onde ⎟⎠⎞

⎜⎝⎛=

LW

xox

oxnn

εμβ

Fator de Ganho

⎟⎠⎞

⎜⎝⎛=

LW

xox

oxnn

εμβ

Fator de ganhoFator de ganho

Dependentesdo Processo porta de óxido do Espessura x

óxido do dadePermissivi elétrons dos Mobilidade

ox

ox

n

εμ

Dependentesda Geometria

(lay-out)

W Largura de canal

L Comprimento de canal

• Transistor pMOS

-VDS=cte-IDS

-VGSVTp≅-1 V

-VDS

-IDSRegiãoTriodo

Região deSaturação

-VGS1

-VGS2

(Tensão de Limiar)

P+ P+

N

PortaPorta

DrenoDrenoFonteFonte

SubstratoSubstrato

S

DDG

VDS

VGS

IDS

• Região de Corte: VGS≥ VTp ou VGS-VTp ≥ 0

IDS=0

• Região Triodo: VGS-VTp ≤ VDS < 0

( ) ⎥⎦

⎤⎢⎣

⎡−−−=

2VVVVI

2DS

DSTpGSpDS β

• Região de Saturação: VDS ≤VGS-VTp < 0

( )2VV

I2

TpGSpDS

−−= β

⎟⎠⎞

⎜⎝⎛=

LW

xox

oxpp

εμβ

Fator de ganhoFator de ganho

lacunas das Mobilidade pμ

2n

pμμ ≅

Tensão de Limiar do Transistor canal P

VVTpTp≅≅--1 V1 V Normalmente simétrico com relação a VTn|VTp| = VTn

Geometrias

n

n

p

p

LW

LW

>Normalmente para compensar o fato de μp< μn

e assim podemos ter βp= β n

Inversor CMOS Inversor CMOS -- Comportamento ElétricoComportamento Elétrico

GG

GG

SS

SS

DD

VDD

VEVS

IDS

ISD=-IDS

Transistor canal pTransistor canal p•VGS=VE-VDD•VDS=VS-VDD•IDS=-ISD

Transistor canal nTransistor canal n•VGS=VE•VDS=VS

IDSn=-IDSp

Curva Característica de TransferênciaCurva Característica de TransferênciaIDSn=-IDSpVS

VE

VDD

VTn VINV VDD-|VTp| VDD

AA

BB

CC

DDEE

0,7VDD

0,3VDD

VDD/2

VS

VE

VDD

VTn VINV VDD-|VTp| VDD

AA BB

CC

DDEE

0,7VDD

0,3VDD

VDD/2

11 2233

44

55

66 77 88

Regiões OperacionaisRegiões Operacionais

AA - nMOS cortepMOS triodo

BB - nMOS saturaçãopMOS triodo

CC - nMOS saturaçãopMOS saturação

DD - nMOS triodopMOS saturação

EE - nMOS triodopMOS corte

Influência da Relação Influência da Relação ββnn/ / ββpp na na Curva Característica Curva Característica de Transferênciade Transferência

p

n

p

nTnTpDD

INV

1

VVVV

ββ

ββ

+

++

=

VS

VE

VDD

VDD

1/16116

ββnn/ / ββpp

p

pp

n

nn

p

p

ox

oxp

n

n

ox

oxn

p

n

LWLW

LW

x

LW

x

μ

μ

εμ

εμ

ββ

==

VDD/22,5

3,41,6

Margens de RuídoMargens de Ruído

VS

VE

VDD

VINV VDD

MRMRHH

MRMRLL

VIL VIH

1dVdV

E

S −=

Margem de ruído em nível alto:Margem de ruído em nível alto:( )DDINVDDIHDDIHOHH V1,0VVVVVVMR +−≅−=−=

INVDDH VV9,0MR −≅

Margem de ruído em nível baixo:Margem de ruído em nível baixo:

DDINVILOLILL V1,0V0VVVMR −≅−=−=

DDINVL V1,0VMR −≅

A aproximação acima é válida para 2V≤VINV ≤3V (maioria das aplicações) e garante erro inferior a 10% nesta faixa

Exercício:Exercício:Projete um inversor CMOS que tenha VINV=3 V. Esboce a curva de transferência estática.Dados:VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; μn=600 cm2/Vs; μp=200 cm2/VsDimensão mínima= 5 μm

Determinar: Determinar: WWpp, L, Lpp, , WWnn, , LLnn, MR, MRLL e MRe MRHH..

Exemplo: POLISILÍCIO

L=100μm e W=5 μm

Comportamento DinâmicoComportamento Dinâmico1. Resistências

L

XW

WL.RR R

X :onde

W.XLR

FOLHAFOLHA=⇒=

ρ

ρ=

Material RFOLHA [ Ω ]Alumínio 0,05Silicetos 2

N+ 20P+ 50

Polisilício 30Ω== 600

5100.30R

POLI

L= 100μm

W= 5μm

2.Capacitâncias

D

BG

S

A.x

CC

CCCC

ox

oxóxidoG

GBGDGSG

ε=≅

++=

• CAPACITÂNCIA MOS

CGB

CGS

CGD CDB

CSB

onde:

CDB …… CJ Dreno

CSB …… CJ Fonte

• CAPACITÂNCIA DE JUNÇÃO (CJ)

N NP

N N

Perfil:

Planta:

CJP (periférico)CJA (área)

ab

CJ = CJA.( a.b ) + CJP.( 2a + 2b )

Capacitância totalCapacitância totalassociada à portaassociada à porta

CJ = CJA.( área ) + CJP.( perímetro )

Tempos de Atraso, Subida e Descida de um Tempos de Atraso, Subida e Descida de um Inversor CMOSInversor CMOS

VDD

VE VS

CL

VE

VS

t

t

VDD

VDD90%

10%

trtf

50%

tpHL tpLH

• tpLH ..tempo entre o sinal na entrada atingir 50% (descendente) e o sinal na saída também 50% no sentido ascendente.

•tpHL ..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinal na saída também 50% no sentido descendente.

• td … média dos tempos de propagação do sinal lógico;

• tr …. tempo do sinal na saída subir de 10% a 90% do seu total.

• tf ….tempo do sinal na saída descer de 90% a 10% do total.

Propagação de um sinal lógico

2ttp r

LH ≅ 2ttp f

HL ≅ 2tptpt HLLH

d+

=

4ttt fr

d+

=

TEMPO DE DESCIDA:TEMPO DE DESCIDA:

ttff= t= t11 + t+ t22VDD

CL

iC

VDS = VS

iC = IDS

IDS

0,9 VDDVDD-VTN

tt11tt22

0,1 VDD

( )

V

V.2019.Vln .)VV.(

Ct

V)VV(2

VVd

)V(V .C.2 t

)V(V .V1,0V.2.C dV

)V(V .C.2 t

:VV V para )VV(2dt

dVC

DD

TNDD

TNDDN

L2

VV

V1,0S

TNDD

2s

S

TNDDN

L2

2TNDDN

DDTNLV90,0

VVS2

TNDDN

L1

TNDDS2

TNDDNs

L

TNDD

DD

DD

TNDD

⎟⎟⎠

⎞⎜⎜⎝

⎛ −−

=

⎟⎟⎠

⎞⎜⎜⎝

⎛−

−−

=•

−−

=−

=•

−≥−=−

∫

∫

−

−

β

β

ββ

β

DDN

Lf

DDTN

DD

TNDD

TNDD

DDTN

TNDDN

Lf

V.C.4t

:então V2,0V :Dados

VV.2019.Vln.

21

VVV.1,0V(.

)VV.(C.2t

:Logo

β

β

≅

≅

⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛ −+

−−

−=

TEMPO DE SUBIDA:TEMPO DE SUBIDA: VDD

CL

I

DDP

Lr

DDTP

DD

TPDD

TPDD

DDTP

TPDDP

Lr

V.C4. t

0,2.V |V| :Dado

VV.20V.19

ln.21

|V|VV1,0|V|.

|)V|V.(C.2t

:amentelogAna

β

β

≅

≅

⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛ −+

−−

−=

EXEMPLO:EXEMPLO:

PNNprf

PN

PNPNr

f

PNPN

2. compensa W.2 W:pois tt

: Para

.2 2. :pois 2tt

:) L L e W W( dimensão mesma de res transistoPara

μμ

ββ

ββμμ

===

=

≅⇒==

==

a

a

1 1 -- Exercício:Exercício:Dado um inversor que alimenta 10 entradas de inversores, cuja dimensão dos transistores nMOS e pMOS são iguais a da figura abaixo.Pede-se:a. Calcular CLb. Determinar tr , tf e tdDados:CJA= 1x10-4 [pF/ μm2] ; CJP= 8x10-4 [pF/ μm] ; CPorta= 5x10-4 [pF/ μm2] ;βN= 400x10-6 [ A/V2] ; βP= 200x10-6 [ A/V2] ; VDD = 5V

CL

10

portas FONTE DRENO

L=5μma=10μm

W=20μm

Porta

a=10μm

2 2 -- Exercício:Exercício:Projete um circuito inversor que tenha VINV= 2,5V e tempo de atrasotd= 4ns.

Dados:VDD = 5V ;VTN = 1V ; VTP = -1V ; μN = 600 [ cm2/V.s] ; μP = 300 [ cm2/V.s] ; xox = 400Å ; εox= 40x10-14 [F/cm] ; LN = LP ;Dimensão mínima= 5 μm ; CL=1pF

Inversor Lógico Digital CMOS

V in

V out

V DD GND

V DD

V in

V DD

V out

PM OSFET

NM OSFET

280 μm

420 μm

Si - P Si - N

N+ N+ N+ P+ P+ P+

VoutVDD GND

Metal

SiO2 (Isolante)

Si-Poli

Vin

Processo de Fabricação de Circuitos Integrados

Principais Etapas de Processo:Principais Etapas de Processo:

⇒ Oxidação Térmica

⇒ Deposição de óxido de silício

⇒ Fotogravação

⇒ Corrosão Química

⇒ Difusão de Impurezas

⇒ Implantação Iônica

Sala Limpa (“Sala Limpa (“CleanroomCleanroom”)”)

Oxidação Térmica: Oxidação Térmica: Objetivo: Obtenção de óxido de silício (SiO2) sobre o silício

Si p

Oxidação Térmica

• Tempo

• Temperatura

• Ambiente

Si p

SiO2

2C900T

2 SiOOSio

⎯⎯⎯ →⎯+ >

Lâmina

Funções Principais

• Mascaramento contra impurezas

• Dielétrico de porta

Deposição de Óxido de Silício: (C.V.D.) Deposição de Óxido de Silício: (C.V.D.) Objetivo: Obtenção de óxido de silício (SiO2) sobre o silício

ou outra superfície qualquer

Si p

Deposição de SiO2

• Tempo

• Temperatura

• Fluxo de Gases

Si p

SiO2

↑+⎯⎯ →⎯+ 22C500

24 H2SiOOSiHo

Lâmina

Função Principal

• Mascaramento contra impurezas

Abertura de Janelas :Abertura de Janelas : FotogravaçãoFotogravação e Corrosão Química e Corrosão Química

Objetivo: processo pelo qual retiramos o óxido de silício, silício policristalino ou alumínio de certas regiões,

determinadas pela fotomáscara

Abertura de Janelas

• fotomáscara

Funções Principais

• No SiO2: posterior difusão localizada;

• No alumínio ou silício policristalino: definição das vias de interconexão.

Si p Si p

1 1 -- Obtenção daObtenção da FotomáscaraFotomáscara

Sucessivas reduções

Campo claro

Campo escuro

2 2 -- Aplicação deAplicação de FotorresisteFotorresiste na na lâminalâmina3 3 -- Exposição à luz ultravioletaExposição à luz ultravioleta4 4 -- RevelaçãoRevelação5 5 -- Corrosão químicaCorrosão química6 6 -- Remoção doRemoção do FotorresisteFotorresiste

Si p

Luz Ultravioleta

Fotomáscara

FotorresisteSiO2

Si p

SiO2

Si p

Si p

Difusão de Impurezas: Difusão de Impurezas: Objetivo: introduzir na rede cristalina do Si impurezas doadoras (fósforo, arsênio…) ou aceitadoras (boro…)

Difusão

• Tempo

• Temperatura

• Tipo de dopante

Função Principal

• criação de uma região com características doadora ou aceitadora

Si p

Si n

SiO2

Si p

Concentração

profundidade

Superfície da lâmina

Implantação Iônica: Implantação Iônica: Objetivo: introduzir na rede cristalina do Si impurezas

doadoras ou aceitadoras por impacto

Implantação Iônica

• Dose

• Energia

• Tipo de dopante

Função Principal

• criação de uma região com características doadora ou aceitadora

Si p

Si n

SiO2

Si p

Concentração

profundidade

Superfície da lâmina

Perfil de dopantes após o recozimento térmico

Processo de Fabricação de Circuitos Integrados CMOSTecnologia CMOS cavidade N de 1,2 μm (Foundry ES2)

Lâmina de silício tipo p <100>1 - Oxidação térmica

2 - Fotogravação e corrosão do SiO2

Máscara (NWELL) - Definição das regiões que serão cavidades tipo N

Si p

Si n

SiO2

1a máscara

I/I de Fósforo

3 - Implantação Iônica de Fósforo

7 - Oxidação térmica de porta

6 - Fotogravação e Corrosão do SiO2

Máscaras (N+Diffusion e P+Diffusion)- Definição das regiões de difusão tipo N e P

Si p

Si n

SiO2

Máscara NW

4 - Remoção total do SiO2

Máscara DN

Máscara DP

5 - Deposição de SiO2

8 - Deposição de silício policristalino dopado

9 - Fotogravação e Corrosão do Silício policristalino

Máscara (Polysilicon)- Definição do silício policristalino

Si p

Si n

SiO2

Máscara NW

Máscara DN

Máscara DP

Máscara PO

Si-poli

11 - Implantação Iônica de Boro

10 - Fotogravação do Fotorresiste

Máscara (P+Diffusion)- Definição das regiões P+

12 - Remoção do Fotorresiste

Si p

Si n

SiO2

Máscara NW

Máscara DN

Máscara DP

Máscara PO

Fotorresiste

Transistor pMOS e contato com substrato

P+P+P+

14 - Implantação Iônica de Fósforo

15 - Remoção do Fotorresiste

Si p

Si n

SiO2

Máscara NW

Máscara DN

Máscara DP

Máscara PO

13 - Fotogravação do Fotorresiste

Máscara (N+Diffusion)- Definição das regiões N+

N+ N+ N+ P+P+P+

Transistor nMOS e contato com cavidade

Fotorresiste

17 - Fotogravação e Corrosão do SiO2

Máscara (Contact) - Definição de contatos

18 - Deposição de Metal - Alumínio

16 - Deposição de SiO2

Si p

Si n

SiO2

Máscara NW

Máscara DN

Máscara DP

Máscara PO

N+ N+ N+ P+P+P+

Máscara CO

Si p

Si n

SiO2

Máscara NW

Máscara DN

Máscara DP

Máscara PO

N+ N+ N+ P+P+P+

19 - Fotogravação e Corrosão do Alumínio

Máscara (Metal ) - Definição do Alumínio

Máscara ME

Alumínio