portas lógicas concepção de circuitos integrados

Portas LógicasPortas Lógicas

Concepção de Circuitos IntegradosConcepção de Circuitos Integrados

2

Introdução – Lógica com ChavesIntrodução – Lógica com Chaves

Portas Lógicas nMOSPortas Lógicas nMOS

Portas Lógicas CMOSPortas Lógicas CMOS

Portas Lógicas com Chaves nMOSPortas Lógicas com Chaves nMOS

Portas Lógicas com Chaves nMOS: Portas Lógicas com Chaves nMOS: problemaproblema!!

Portas Lógicas com Chaves CMOSPortas Lógicas com Chaves CMOS

Portas Lógicas: Portas Lógicas: otimizaçãootimização

Portas Lógicas nMOS: Portas Lógicas nMOS: problemaproblema!!

Tópicos abordados neste capítulo:

3

Transistores podem ser vistos como uma chave controlada pelo sinal da Transistores podem ser vistos como uma chave controlada pelo sinal da gradegrade

Uma Uma chave NMOSchave NMOS fecha quando o sinal de controle for VCC ( fecha quando o sinal de controle for VCC (11 lógico) lógico)

EE FF

AA BB

F = E F = E sese AA ee BB

EE FF

AA

BB

F = E F = E sese AA ouou BB


OBSOBS: o transistor NMOS passa: o transistor NMOS passa um um 00 forte e um forte e um 11 fraco fraco

4

Uma Uma chave PMOSchave PMOS fecha quando o sinal de controle for VSS ( fecha quando o sinal de controle for VSS (00 lógico) lógico)

EE FF

AA BB

F = E F = E sese AA ee BB = = AA ouou BB = = AA ++ BB

EE FF

AA

BB

F = E F = E sese AA ouou B B == A A ee BB = = AA .. BB

OBSOBS: o transistor PMOS passa: o transistor PMOS passa um um 00 fraco e um fraco e um 11 forte forte


5

INVERSOR nMOSINVERSOR nMOS

• Equação:

S = E

E S

• Esquema Elétrico nMOS:

Transistor Nde depleção

Transistor N

TerraV

E

Vcc

S

01

10

• Esquema Lógico


0 11 0

EE saídasaída

6

0 0 10 1 11 0 11 1 0

Porta NAND nMOSPorta NAND nMOS

• Equação Lógica:

• Esquema Lógico :

• Esquema Elétrico nMOS:

S = A . B

A

BS

S

Vcc

Terra

A

B


A BA B saídasaída

7

Portas Lógicas nMOSPortas Lógicas nMOS Porta NOR nMOSPorta NOR nMOS

• Equação:

S = A + B

• Esquema Lógico:

A

B

S

• • Esquema Elétrico nMOS:Esquema Elétrico nMOS:

S

terra

A B

VCC

0 0 10 1 01 0 01 1 0

A BA B saídasaída

8

Portas Lógicas nMOS: Portas Lógicas nMOS: problemaproblema!!

- Consumo de corrente (portanto, potência) - Consumo de corrente (portanto, potência) elevado.elevado.

- Custo de produção mais elevado devido ao - Custo de produção mais elevado devido ao acréscimo de etapas adicionais no processo de acréscimo de etapas adicionais no processo de fabricação.fabricação.

9

Portas Lógicas CMOSPortas Lógicas CMOS Circuitos CMOS EstáticosCircuitos CMOS Estáticos

• • Exceto durante o período de transição, a saída de uma Exceto durante o período de transição, a saída de uma porta CMOS estáticaporta CMOS estáticaestá ligada a está ligada a VDDVDD ou ou VSS VSS (Massa) através de um caminho com baixa (Massa) através de um caminho com baixa resistividade.resistividade.OBS: Isto faz com que uma porta CMOS estática consuma muito menos OBS: Isto faz com que uma porta CMOS estática consuma muito menos que uma porta NMOS.que uma porta NMOS.

• • A saída de uma porta CMOS assume sempre o valor da função booleana A saída de uma porta CMOS assume sempre o valor da função booleana implementada pelo circuito (ignorando novamente os efeitos de transição implementada pelo circuito (ignorando novamente os efeitos de transição durante o período de chaveamento).durante o período de chaveamento).

• • O colocado acima difere da classe de circuitos O colocado acima difere da classe de circuitos dinâmicosdinâmicos, que baseia-se , que baseia-se no armazenamento temporário de valores de sinais em capacitâncias de no armazenamento temporário de valores de sinais em capacitâncias de nodos do circuito com alta impedância.nodos do circuito com alta impedância.

10

Portas Lógicas CMOSPortas Lógicas CMOS Circuitos CMOS EstáticosCircuitos CMOS Estáticos

E1E1E2E2E3E3

E1E1E2E2E3E3

VDD

VSSVSS

S = f (E1,E2,E3)S = f (E1,E2,E3)

Somente Somente PMOSPMOS

Somente Somente NMOSNMOS

pull uppull up

pull downpull down

As redes PUP (pull up) e PDN (pull down) são duais.As redes PUP (pull up) e PDN (pull down) são duais.

De Morgan: A De Morgan: A ++ B = A B = A .. B B

==

AND = NAND + INVAND = NAND + INV

11

INVERSOR CMOSINVERSOR CMOS

• Equação:

S = E

E S

• Esquema Elétrico CMOS:

Transistor P

Transistor N

Terra

V

V

E

Vcc

S

01

10

• Esquema Lógico


12

Porta NAND CMOSPorta NAND CMOS

• Equação Lógica:

A

B

• Esquema Lógico :

• Esquema Elétrico:

S

Vcc

Terra

A

B

S = A . B

S


13

Porta NOR CMOSPorta NOR CMOS

• Equação:

S = A + B

• Esquema Lógico:

A

B

S

• Esquema Elétrico CMOS:

S

terra

A

B

VCC


14

Porta NAND CMOSPorta NAND CMOS


SS

terra

B

VDD

A

D

B

A

C

C D

ABCD

SS

VDDVDD

terraterra

SS

A B C D

15

Portas CMOSPortas CMOS Complexas Complexas SCCGSCCG (Static CMOS Complex Gate)(Static CMOS Complex Gate)


S

terra

B

VCC

A

D

B

A

C

C

D

SS = = A A ++ ( B ( B ..(C(C++D))D))

A

B

CD

SS

Exemplo:Exemplo:

A lógica da porta é definida pelosA lógica da porta é definida pelostransistores de pull down.transistores de pull down.

16

Portas CMOSPortas CMOS Complexas Complexas SCCGSCCG (Static CMOS Complex Gate)(Static CMOS Complex Gate)


Exercícios:Exercícios:Apresente o esquemático ao nível de transistores para os circuitos abaixo.Apresente o esquemático ao nível de transistores para os circuitos abaixo.

Concepção de Circuitos Integrados - 4.17 Adapted from …

E1E1

FF

AA BB

E2E2

FFA’A’

B’B’

Portas Lógicas com Chaves nMOSPortas Lógicas com Chaves nMOS

Rede Rede dede

chaveschavesNMOSNMOS

E1E1

E2E2

A

B

C

D

- Transistores N- Transistores N- Sem consumo estático- Sem consumo estático- Vg alto varia em função da lógica- Vg alto varia em função da lógica- Buffer regenera o sinal- Buffer regenera o sinal

GG

GG


E=5vE=5v

C=5vC=5v

CCLL

FF E=5vE=5v

C=5vC=5v

CCLL

FFMnMn

MM11

MM22

- VF não consegue atingir 5V, mas - VF não consegue atingir 5V, mas 5V -VTn5V -VTn- VF - VF = 3,5 V devido ao = 3,5 V devido ao efeito de corpo (boddy effect)efeito de corpo (boddy effect)- Tensão na entrada do inversor não e’ suficiente para desligar o transistor PMOS- Tensão na entrada do inversor não e’ suficiente para desligar o transistor PMOS- “Perda de tensão” causa consumo estático de potência e diminui margem de ruído- “Perda de tensão” causa consumo estático de potência e diminui margem de ruído

~~

ii

Portas Lógicas com Chaves nMOS: Portas Lógicas com Chaves nMOS: problemaproblema!!


EEFF

C = 5 VC = 5 V

C = 0 VC = 0 V

CCLL

OBSOBS: o transistor PMOS passa um : o transistor PMOS passa um 00 fraco e um fraco e um 11 forte forte

o transistor NMOS passa um o transistor NMOS passa um 00 forte e um forte e um 11 fraco fraco

Desvantagem: temos que ter C e C Desvantagem: temos que ter C e C

CC

EE FF

Símbolos:Símbolos:

CC

CC

EE FF

RReqeq de uma chave CMOS: cerca de 10 KΩ de uma chave CMOS: cerca de 10 KΩ



AA

SS

SS

BB

VDDVDD

SS

MM11

MM22

Multiplexador de 2 entradas

AA BB

SSSS

SSSS

FF

FF

VDDVDD



XNOR e XORXNOR e XOR

AABB

Z

AA

BB

ZZBB

BB

BB

MM11

MM22

MM44

MM33 AA

XNOR realizado com portas lógicas

XOR realizado com transistores de passagem



Portas Lógicas: Portas Lógicas: otimizaçãootimização

Restruturação lógica para redução do fan-inRestruturação lógica para redução do fan-in

redução do atraso da portaredução do atraso da porta

portas lógicas concepção de circuitos integrados

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