microeletrônica - fermassa.com 16 vf 2018(1).pdf · descargas eletrostáticas não são um grande...
TRANSCRIPT
Microeletrônica
Aula 16
Prof. Fernando Massa Fernandes
(Prof. Germano Maioli Penello)
http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html
Sala 5017 E
https://www.fermassa.com/Microeletronica.php
Proteção de descarga eletrostática
Uma grande preocupação na tecnologia CMOS é a proteção dos finos óxidos de porta (GOX) de descargas eletrostáticas.
Descargas eletrostáticas não são um grande problema em regiões úmidas, mas são um enorme problema em regiões secas.
Se, ao segurar um circuito com as mãos, houver uma descarga eletrostática nos terminais, o GOX pode se danificar.
Revisão
Proteção de descarga eletrostática
Circuito de proteção
Se o sinal aplicado está entre VDD e 0V, nenhum dos dois diodos conduzem. Esta adição de componentes não altera o funcionamento normal do circuito.
Se o sinal for maior que VDD + 0.5V ou menor que Terra - 0.5V, os diodos conduzem e fornecem um curto para que a tensão no GOX não seja excessiva.
Revisão
Leiaute dos diodos de proteção
Diodo D1 é construído com a junção pn feita entre o substrato-p (anodo) e o n+ (catodo)D1
O substrato é conectado ao terra e a camada n+ é conectada ao bonding pad.
Conexão do substrato e o n+ devem estar o mais próximo possível para minimizar a resitência em série com o diodo
Maximizar o tamanho do diodo reduz a resistência do diodo e aumenta a capacidade de conduzir corrente, mas aumenta a capacitância de depleção.
v
Revisão
Leiaute dos diodos de proteção
Diodo D1 é construído com a junção pn feita entre o substrato-p (anodo) e o n+ (catodo)D1
O substrato é conectado ao terra e a camada n+ é conectada ao bonding pad.
Conexão do substrato e o n+ devem estar o mais próximo possível para minimizar a resitência em série do diodo
Maximizar o tamanho do diodo reduz a resistência do diodo e aumenta a capacidade de conduzir corrente, mas aumenta a capacitância de depleção.
Revisão
Leiaute dos diodos de proteção
Diodo D2 é construído com a junção pn feita entre o poço-n (catodo) e o p+ (anodo)
D2
A região p+ é conectada ao bonding pad e o poço-n é conectada ao VDD.
Conexão do poço-n e o p+ devem estar o mais próximo possível para minimizar a resitência em série.
Maximizar o tamanho do diodo reduz a resistência do diodo e aumenta a capacidade de conduzir corrente, mas aumenta a capacitância de depleção.
Revisão
Diodos de proteçãoMais realista
Conexões próximas para minimizar a resitência em série parasítica
As áreas dos diodos são grandes
Erro na figura! O pad sempre é feito do último metal! A figura desenhou o pad com metal1
É uma boa prática pegar os pads diretamente com o fabricante CMOS.Download no site da MOSIS
Revisão
Diodos de proteção
Conexões próximas para minimizar a resitência em série parasítica
Erro na figura! O pad sempre é feito do último metal! A figura desenhou o pad com metal1
É uma boa prática pegar os pads diretamente com o fabricante CMOS.
As áreas dos diodos são grandes
Revisão
Packaging - Encapsulamento
O encapsulamento é a etapa final que vai conectar o bonding pad e, consequentemente o circuito CMOS, ao mundo exterior.
Revisão
Resistores, capacitores e MOSFETs
11
Já vimos todas as camadas (máscaras) responsáveis pelo processamento de dispositivos.
Neste momento, veremos em mais detalhes os leiautes de resistores, capacitores e MOSFETs.
Cap. 5 Revisão
Resistores
12
Os valores dos resistores e capacitores em um processo CMOS são dependentes da temperatura e da tensão (~10-6/oC).
Coeficiente de temperatura
Coeficiente de temperatura de primeira ordem
TCR1 também varia com a temperatura!
R aumenta com a T
Revisão
Exercício
14
* Normalmente os testes e as caracterizações dos dispositivos são realizadas na temp de 27oC.
→ (ppm) – partes por milhão
Revisão
Resistores
15
A resistência também se altera com a aplicação de tensão. O coeficiente de tensão é dado por VCR:
V é a tensão média aplicada nos terminais do resistor.
Este fenômeno é observado principalmente por causa da largura da região de depleção entre o poço-n e o substrato que altera a resistência de folha.
Revisão
Exemplo
17
Divisor de tensão. Relacionar Vout e Vin
Em função da temperatura:
Independente da temperatura!
Em função da tensão:
Com
e
Dependente da tensão!
→ Tensão média no resistor.
Revisão
Resistores
18
Elemento unitário
Vantagens em utilizar uma série de elementos unitários:•Precisão sobre uma alta faixa de temperatura•Evitar erros devido aos cantos da serpentina•Variação da resistência nominal não afeta a tensão num divisor de tensão
Revisão
Resistores
19
Guard ring
Todo circuito de precisão está sujeito a ruídos e interferências do substrato (corrente em circuitos adjacentes influenciando os vizinhos)
O guard ring (implantação de p+ entre os circuitos) é um método simples de reduzir o ruído.
•Mantém o potencial de referência na região do circuito.•Protege o circuito da injeção de portadores indesejados vindos do substrato.
Guard ring num resistor
Revisão
Resistores
20
Leiaute interdigitated
O casamento de valores entre os resistores pode ser melhorado com o design abaixo
Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas.
Note que a orientação dos resistores é a mesma (vertical).
Os resistores tem essencialmente os mesmos efeitos parasíticos.
Revisão
Resistores
21
Leiaute common-centroid (centro comum)
O casamento de valores entre os resistores pode ser melhorado também com o design abaixo
Variações na atmosfera do processo em diferentes regiões do substrato são minimizadas.Note que a orientação dos resistores é a mesma (vertical).As variações na atmosfera do processo são distribuídas de modo a serem compensadas nos resistores A e B.
Revisão
Resistores
22
Leiaute common-centroid (centro comum) vs. interdigitated
Resistor A teria 16 e B teria 20
Resistor A teria 18 e B teria 18
Melhor casamento entre os resistores!
Revisão
Exercício
24
→ Valor nominal de um resistor (unitário) deve ser 5kΩ.
→ Da esq para dir varia de 5kΩ (posição 1) até 5,07kΩ (posição 8).
→ Qdo deslocado 7 posições varia 0,07kΩ. → Taxa de variação 0,01kΩ/posição.
Revisão
Resistores
26
Leiaute common-centroid (centro comum)
O Leiaute common-centroid melhora o casamento de MOSFETs e capacitores também!
Revisão
Resistores
27
Elementos dummy (falso, postiço)
Difusão desigual devido a variações de concentração de dopantes levaria a um descasamento entre elementos. O elemento dummy não tem função elétrica nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando.
Revisão
* BSIM3 models for AMI Semiconductor's C5 process** Don't forget the .options scale=300nm if using drawn lengths* and the MOSIS SUBM design rules** 2<Ldrawn<500 10<Wdrawn<10000 Vdd=5V* Note minimum L is 0.6 um while minimum W is 3 um* Change to level=49 when using HSPICE or SmartSpice
.MODEL NMOS NMOS ( LEVEL = 8+VERSION = 3.1 TNOM = 27 TOX = 1.39E-8+XJ = 1.5E-7 NCH = 1.7E17 VTH0 = 0.6696061+K1 = 0.8351612 K2 = -0.0839158 K3 = 23.1023856+K3B = -7.6841108 W0 = 1E-8 NLX = 1E-9+DVT0W = 0 DVT1W = 0 DVT2W = 0+DVT0 = 2.9047241 DVT1 = 0.4302695 DVT2 = -0.134857+U0 = 458.439679 UA = 1E-13 UB = 1.485499E-18+UC = 1.629939E-11 VSAT = 1.643993E5 A0 = 0.6103537+AGS = 0.1194608 B0 = 2.674756E-6 B1 = 5E-6+KETA = -2.640681E-3 A1 = 8.219585E-5 A2 = 0.3564792+RDSW = 1.387108E3 PRWG = 0.0299916 PRWB = 0.0363981+WR = 1 WINT = 2.472348E-7 LINT = 3.597605E-8+XL = 0 XW = 0 DWG = -1.287163E-8+DWB = 5.306586E-8 VOFF = 0 NFACTOR = 0.8365585+CIT = 0 CDSC = 2.4E-4 CDSCD = 0+CDSCB = 0 ETA0 = 0.0246738 ETAB = -1.406123E-3+DSUB = 0.2543458 PCLM = 2.5945188 PDIBLC1 = -0.4282336+PDIBLC2 = 2.311743E-3 PDIBLCB = -0.0272914 DROUT = 0.7283566+PSCBE1 = 5.598623E8 PSCBE2 = 5.461645E-5 PVAG = 0+DELTA = 0.01 RSH = 81.8 MOBMOD = 1+PRT = 8.621 UTE = -1 KT1 = -0.2501+KT1L = -2.58E-9 KT2 = 0 UA1 = 5.4E-10+UB1 = -4.8E-19 UC1 = -7.5E-11 AT = 1E5+WL = 0 WLN = 1 WW = 0+WWN = 1 WWL = 0 LL = 0+LLN = 1 LW = 0 LWN = 1+LWL = 0 CAPMOD = 2 XPART = 0.5+CGDO = 2E-10 CGSO = 2E-10 CGBO = 1E-9+CJ = 4.197772E-4 PB = 0.99 MJ = 0.4515044+CJSW = 3.242724E-10 PBSW = 0.1 MJSW = 0.1153991+CJSWG = 1.64E-10 PBSWG = 0.1 MJSWG = 0.1153991+CF = 0 PVTH0 = 0.0585501 PRDSW = 133.285505+PK2 = -0.0299638 WKETA = -0.0248758 LKETA = 1.173187E-3+AF = 1 KF = 0)
*
Conteúdo do arquivo C5_models.txt
Capacitores
30
Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.
Importante para:Capacitores poly-polyMOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)
Capacitores
31
Processos CMOS podem conter uma segunda camada de polisilício chamada poly2.
Importante para:Capacitores poly-polyMOSFETsDispositivos de portas flutuantes (EPROM, memória FLASH, por exemplo)
Muzaffer A. Siddiqi, Dynamic RAM technology advancements, CRC 2013
Capacitores
32
Espessura entre as camadas poly (tox) é a mesma do GOX.
Leiaute e seção reta
C´ox – capacitância específica (por área)
Capacitores
33
Espessura entre as camadas poly (tox) é a mesma do GOX.
Leiaute e seção reta
C´ox – capacitância por área
Capacitância mínima 100 fF (canal longo) e 10 fF (canal curto)
Capacitores
34
Parasíticos
A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate parasitic –parasítico da placa inferior). Pode chegar a 20% do valor de capacitância desejado entre poly1 e poly2.
Capacitores
35
Dependência com tensão e temperatura
Coeficiente de temperatura:
Coeficiente de tensão:
MOSFET
36
Já sabemos como criar um MOSFET, a partir de agora veremos os detalhes de como otimizar o leiaute de um MOSFET para reduzir os efeitos parasíticos.
MOSFET
38
A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral.Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada.
MOSFET
39
A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral.Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+ ou n+ é realizada.
Imagem mais realística da difusão
MOSFET
40
Oxide encroachment (invasão do óxido)
Durante o crescimento do óxido, o FOX invade a região ativa e reduz a área do transistor. Para compensar, o leiaute pode ser aumentado antes de fazer a máscara que define a região ativa.
MOSFET
41
Capacitância parasítica de depleção de fonte (S) e dreno (D)
Modelo SPICE:
Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!
MOSFET
42
Resistência parasítica de fonte e dreno
O comprimento da região ativa aumenta a resistência parasítica em série com o MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD)
NRS = comprimento da fonte / largura da fonte
Resistência de folha incluída no modelo SPICE como rsh (confira o valor no processo C5)
MOSFET
43
Long-length (Comprimento longo)
O comprimento é obtido pela interseção entre o poly e a região ativa (acompanhando o sentido da corrente).
Veremos adiante no curso que o MOSFET de comprimento longo tem uma resistência efetiva de chaveamento mais elevada
O que está faltando neste leiaute para construir um MOSFET real?
MOSFET
44
Large-Width (Largura grande)
O que está faltando neste leiaute para construir um MOSFET real?
A largura é obtida pela interseção entre o poly e a região ativa. (perpendicular ao sentido da corrente)
Largura total é a soma das larguras
Conexão em paralelo
MOSFET
45
A mesma abordagem pode ser feita para aumentar o comprimento do MOSFET
Conexão em série
Nomenclatura
larguracomprimento
10/2
MOSFET
46
Capacitância parasítica
As capacitância parasíticas de depleção dependem da área da região ativa. Neste desenho, a área do S é maior que a do D.
MOSFET
47
Capacitância parasítica
Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)
Maior capacitância
NMOS. Área S maior que D
PMOS.Área S maior que D
Menor capacitância
MOSFET
48
Capacitância parasítica
Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)
Verifique qual é a maior resistência no caminho de descarga dos capacitores da figura à direita considerando o MOSFET como chave.
Maior capacitância
NMOS. Área S maior que D
PMOS.Área S maior que D
Menor capacitância
MOSFET
49
Capacitância parasítica
Para obter boa resposta a altas frequências, é desejado que a capacitância maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)
A menor capacitância descarrega pelos dois capacitores (maior resistência no caminho de descarga) enquanto a maior capacitância não carrega nem descarrega (conectada ao terra).
Maior capacitância
NMOS. Área S maior que D
PMOS.Área S maior que D
Menor capacitância
MOSFET
50
Capacitância parasítica
Dispositivo operando na região de depleção. Não há canal entre o dreno e fonte.
Capacitância de porta depende da extensão da difusão lateral» Sobreposição entre a área do canal e a difusão lateral
Os parâmetros CGDO (gate-drain overlap capacitance) e CGSO são estipulados no modelo SPICE. Confira os valores no modelo do processo C5.
MOSFET
51
Capacitância parasítica
Dispositivo operando na região de inversão forte (strong inversion region)
Capacitância de porta não depende da extensão da difusão lateral» Depende da área do canal
Canal formado entre o dreno e a fonte
MOSFET
52
Capacitância parasítica de depleção de fonte (S) e dreno (D)
Modelo SPICE:
Não confundir capacitância de depleção (polarização reversa) com capacitância de difusão (polarização direta)!
MOSFET
53
Capacitância parasítica
→ Operando na região de depleção a capacitância de porta depende da extensão da difusão lateral
Capacitância parasítica de depleção de fonte (S) e dreno (D) em relação ao corpo (substrato) → Cj,sd
Capacitância parasítica entre terminais
Entre porta (G) e fonte (S) → CgsEntre porta (G) e dreno (D) → Cgd
→ Operando na região de inversão forte a capacitância de porta não depende da extensão da difusão lateral