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Microeletrônica

Aula 20

Prof. Fernando Massa Fernandes

(Prof. Germano Maioli Penello)

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Sala 5017 E

[email protected]

https://www.fermassa.com/Microeletronica.php

http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html

Modelo de MOSFET digitalResistência de chaveamento efetiva

2

Modelo inicial para um MOSFET chaveando

Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.

Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.

Revisão


Como estimar uma resistência para este resultado?

3

NMOS de canal Longo

Revisão


4

O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados:

NMOS de canal longo (fator de escala de 1 m e VDD = 5V)

PMOS de canal longo (fator de escala de 1 m e VDD = 5V)

mobilidade do elétron é maior que a do buraco

Revisão


5

MOSFETs de canal curto não seguem a lei quadrática para a corrente!

NMOS de canal curto (fator de escala de 50 nm e VDD =1V)

PMOS de canal curto (fator de escala de 50 nm e VDD =1V)

Usamos a corrente Ion para estimar a resistência

(10/1)

(10/1)

Revisão


6

NMOS de canal curto (fator de escala de 50 nm e VDD =1V)

PMOS de canal curto (fator de escala de 50 nm e VDD =1V)

NMOS de canal longo (fator de escala de 1 m e VDD = 5V)

PMOS de canal longo (fator de escala de 1 m e VDD = 5V)

mobilidade elétron é maior que a do buraco

Revisão

Modelo de MOSFET digitalAnálise da tecnologia C5

Modelo de MOSFET digitalAnálise da tecnologia C5 – Resistência efetiva de chaveamento

Rn=VDDI D,n

=

Rp=VDDI D,p

=

Modelo de MOSFET digital

Rn=VDDI D,n

=5,0V(1,14 mA )

=4,4 kΩ Rp=VDDI D,p

=5,0V(1,45mA )

=3,4 kΩ

Análise da tecnologia C5 – Resistência efetiva de chaveamento


Rn=VDDI D,n

=5,0V(1,14 mA )

=4,4 kΩ Rp=VDDI D,p

=5,0V(1,45mA )

=3,4 kΩ

R(n / p )=VDDID, (n / p )

=R (n/ p )' .

LW

(n/ p )

Exemplo:NMOS (10/2) →

Análise da tecnologia C5 – Resistência efetiva de chaveamento

Modelo de MOSFET digitalEfeitos Capacitivos

11

Adicionando efeitos das capacitâncias no modelo

Modelo melhorado


Resumo

12

Análise da tecnologia C5 – Modelo de capacitância

Do arquivo de parâmetros do modelo SPICE para tecnologia C5: TOX = 1.39E-8


Resumo

13


Cox' =

ϵSiO2.ϵ0

tox=

3,9 .ϵ0

14nm=2,5 fF /μm2



Resumo

14


NMOS (10/2) →

PMOS (20/2) →

Cox' =

ϵSiO2.ϵ0

tox=2,5 fF / μm2 Cox,n=Cox

' .0,6 μm . 3 μm=4,44 fF

Cox,p=Cox' .0,6 μm . 6 μm=8,88 fF


Modelo de MOSFET digitalConstante de tempo

15

Qual é a velocidade de chaveamento do MOSFET?

Constante de tempo (n/p) = R(n/p)Cox

Canal longo:

Canal curto:

Revisão


Resumo

16

NMOS - Canal longo (10/1):

NMOS - Canal curto (10/1):

Análise da tecnologia C5 – Constante de tempo

PMOS - Canal longo (10/1):

PMOS - Canal curto (10/1):


17


Rn =4,4 kΩ

NMOS (10/2)

Cox,n=Cox' . 0,6 μm . 3 μm=4,44 fF τ n=RnCox,n = 20 ps






18


Rn =4,4 kΩ

NMOS (10/2)

Cox,n=Cox' . 0,6 μm . 3 μm=4,44 fF τ n=RnCox,n = 20 ps

PMOS (20/2) Rp =3,4 kΩ Cox,p=Cox

' . 0,6 μm . 6 μm=8,88 fF τ p=RpCox,p = 30 ps





MOSFET pass gate

19

NMOS é bom para passar sinal lógico 0

NMOS não é bom para passar sinal lógico 1

Revisão

MOSFET pass gate

20

NMOS é bom para passar sinal lógico 0,

mas não é bom para passar sinal lógico 1

Revisão

MOSFET pass gate

21

PMOS não é bom para passar sinal lógico 0

PMOS é bom para passar sinal lógico 1

Em uma análise complementar, observamos que

“Lembre-se que o corpo do PMOS esta em VDD”

Revisão

Atraso num pass gate

22

→ Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por R

n carregando ou descarregando os

capacitores Cox

/2 e CL na saída.

Revisão


23

Capacitância na saídaCapacitância na entrada

Podemos estimar o atraso pela capacitância de saída:

Revisão


24

Exemplo:

Revisão


25

Valor calculado diferente do medido (simulado)!

Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!

Revisão

Exemplo:


26

Análise da tecnologia C5 – Atraso num pass gate

Rn =4,4 kΩ

NMOS (10/2)

C tot,n=50 fF+2,22 fF=52,22 fF τ delay≈ 0,7 .RnC tot,n = 161 ps

PMOS (20/2) Rp =3,4 kΩ C tot,p=50 fF+4,44 fF=54,44 fF τ delay≈ 0,7 .R pC tot,p = 130 ps

Transmission gate

27

Acoplar um NMOS e um PMOS

Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle

Revisão

Transmission gate

28

Acoplar um NMOS e um PMOS

Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle

RevisãoRevisão

Medidas

29

Comentário sobre medidas com osciloscópios

Por que usar a ponta de prova em vez de um fio simples?

Impedância do osciloscópio

Cabo coaxial

Ponta de prova

O cabo coaxial introduz uma capacitância significativa no circuito de medida.

O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF.

Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio

Revisão

Medidas

30



Impedância do osciloscópioCabo coaxialPonta de prova

Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse.

Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas

Revisão

Medidas

31



Impedância do osciloscópioCabo coaxialPonta de prova

Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada).

Pontas ativas (Femtoprobes) → Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer.

Revisão

Medidas

32

Probe Station – Estação de medidas

→ Hastes com pontas de tungstênio (diam. ~3µm)

→ Lupa (microscópio)

→ Microposicionadores com fixação magnética.

→ Conectores e cabos padrão RF

Revisão

Medidas

33

Probe Station – Estação de medidas – Analisador de parâmetros semicondutores

http://www.nims.go.jp/nfs/2dnano/3_systems/35_prober.html

Revisão

Medidas

34

Probe Station – Estação de medidas – Câmara escura e blindagem eletromagnética

https://sunum.sabanciuniv.edu/en/cascade-pm5-port-probe-station

Revisão

Medidas

35

Probe Station – Estação de medidas – Aterramento do laboratório

http://earthingsystem.org

→Barra de cobre

→Terra enriquecida com carbono (grafite)

→ Adição de solução eletrolítica

Revisão

Inversor CMOS

36

Bloco de construção fundamental para a circuitos digitais

Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.

Inversor CMOS

* Simbolo lógico

Revisão

Inversor CMOS

37



Porta NAND

Inversor CMOS

Revisão

Inversor CMOS

38



Inversor CMOS

Porta transmissora (com sinal de controle)

Revisão

Inversor CMOS

39


A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs

Revisão

Inversor CMOS

40

Características DC

Característica de transferência de tensão

OH – Output HighOL – Output Low

IL – Input LowIH – Input High

Revisão

Inversor CMOS

41

Características DC

Característica de transferência de tensão

Pontos A e B definidos pela inclinação da reta igual a -1

Ventrada < VIL estado lógico 0 na entrada

Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido

Situação ideal VIH - VIL = 0 (transição abrupta)

Revisão

Inversor CMOS

42

Características DC VTC - Característica de transferência de tensão

Revisão

Inversor CMOS

43

Características DC VTC - Característica de transferência de tensão

Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)

O mesmo fenômeno é significativo se o transistor chaveia lentamente.

Revisão

Inversor CMOS

44

Ruído

Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.

Se

Caso ideal:

Caso ideal:

NM – Noise margins

Revisão

Inversor CMOS

45

Limite de ruído e VTC ideais

Limites de ruídos iguais garante melhor performance

Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante

VTC → Voltage Transfer Curves

Revisão

Inversor CMOS

46

Ponto de chaveamento do inversor (VSP)

Os dois transistores estão na região de saturação e a mesma corrente passa por eles

Vsp → Vg

Revisão

Exemplos

47

Se n/p = 1, temos VSP = VDD/2

Desenhando MOSFETs com mesmo L

Para obtermos

Num MOSFET de canal longo

=>

Revisão

Exemplos

48

Revisão

Características de chaveamento

49

Utilizando o modelo digital que havíamos criado na última aula(slide 11)

ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!

Vamos examinar as capacitâncias e resistências parasíticas do inversorRevisão

Características de chaveamento

50

Vamos examinar as capacitâncias e resistências parasíticas do inversor

Tempos de atraso

Se o inversor estiver conectado a uma carga capacitiva:

Revisão

Exemplo

51

Revisão

Exemplo

52

A simulação não dá exatamente o mesmo resultado!(~20ps)

Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!

Revisão

Exemplo

53

Revisão

Exemplo

54

Simulação

Revisão

Exemplo

55

Análise da tecnologia C5 – Atraso no inversor

(20/2)

(10/2)

Tempos de atraso

Rn =4,4 kΩ

Rp =3,4 kΩ

Cox,n=Cox' . 0,6 μm . 3 μm=4,44 fF

Cox,p=Cox' . 0,6 μm . 6 μm=8,88 fF

* Atraso somente do inversor (sem carga)

Exemplo

56

Análise da tecnologia C5 – Atraso no inversor

(20/2)

(10/2)

Tempos de atraso

Rn =4,4 kΩ

Rp =3,4 kΩ

Cox,n=Cox' . 0,6 μm . 3 μm=4,44 fF

Cox,p=Cox' . 0,6 μm . 6 μm=8,88 fF

Cout=13,32 fF

tPHL≈0,7 . 4400.13,32 f=41 ps

tPLH≈0,7 .3400. 13,32 f=32 ps

* Atraso somente do inversor (sem carga)

Inversor CMOS

57

1 - Ponto de chaveamento do inversor (VSP)

2 - Curva característica de transferência de tensãoEstados lógicos → Definição dos pontos A e BLimites de ruido

3 - Potência dissipada

4 – Atraso na propagação

Revisão

Trabalho 3 – Inversor CMOS

58

Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).

Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)

Parte 1 – Simulação c.c. (sch) → Gráficos (Vout

x Vin) e (I

vdd x V

in)

Parte 2 – Simulação c.a. (lay) → Gráficos (Vout

e Vin) x tempo (ps)

Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:

1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) – sch e lay3. Síntese em arquivo pdf, contendo o esquemático e o layout do inversor e os gráficos [V

out x V

in e I

vdd x V

in] e [(V

out e V

in) x tempo]

Nome do arquivo: Exemplo

FernandoMF_Trab3_2018(1)_Microeletronica.zip

Data de entrega: 24/07 (ter)

mailto:[email protected]

Comentários sobre a correção do Trab 2

1. Deveria ser individual!

2. Critérios:

Comentários sobre a correção do Trab 2

1. Deveria ser individual!

2. Critérios:1: Leiaute

→ Config da Tecnologia→ Canal dos MOSFETs (20 e 10)→ DRC, ERC, NCC→ Eficiência geral do leiaute

2: Arquivo spice (.spi) → Consistência com o leiaute→ Modelo spice nível 3 (min.)

3: Síntese (Relatório técnico)→ Introdução e descrição do resultado esperado (dif. de mobilidade).→ Gráficos, Leiaute, esquemático.→ Análise da simulação e comentários sobre a razão entre a largura dos

mosfets.→ Figuras, legendas e referências adequadas.

Ring oscillator

62

Vimos que existe um atraso na propagação de sinal em uma porta inversora.

O que acontece se ligarmos um número impar de portas inversoras em sequência e alimentarmos a saída da última na entrada da primeira?

Ring oscillator

63



Frequência de oscilação

Onde n é o número impar de inversoras.

Cada inversor chaveia duas vezes durante um período de oscilação. Tempo de chaveamento de um inversor = tPHL + tPLH

Ring oscillator

64



Se ligarmos um número par de inversores em sequência na saída de uma porta temos um buffer de atraso.

Ring oscillator

65



O ring oscillator é normalmente utilizado para indicar a velocidade de um processo

Ring oscillator

66


MOSIS PARAMETRIC TEST RESULTS RUN: N99Y VENDOR: TSMC TECHNOLOGY: SCN025 FEATURE SIZE: 0.25 microns

CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 1.05 Volts Vinv 1.5 1.13 Volts Vol (100 uA) 2.0 0.22 Volts Voh (100 uA) 2.0 2.07 Volts Vinv 2.0 1.19 Volts Gain 2.0 -16.66 Ring Oscillator Freq. DIV1024_T (31-stage,2.5) 168.69 MHz DIV1024 (31-stage,2.5) 299.76 MHz Ring Oscillator Power DIV1024_T (31-stage,2.5) 0.06 uW/MHz/g DIV1024 (31-stage,2.5) 0.06 uW/MHz/g

COMMENTS: DEEP_SUBMICRON

MOSIS WAFER ACCEPTANCE TESTS RUN: T92Y (MM_NON-EPI_THK-MTL) VENDOR: TSMCTECHNOLOGY: SCN018 FEATURE SIZE: 0.18 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 0.74 volts Vinv 1.5 0.79 volts Vol (100 uA) 2.0 0.08 volts Voh (100 uA) 2.0 1.62 volts Vinv 2.0 0.83 volts Gain 2.0 -24.67 Ring Oscillator Freq. D1024_THK (31-stg,3.3V) 302.91 MHz DIV1024 (31-stg,1.8V) 377.13 MHz Ring Oscillator Power D1024_THK (31-stg,3.3V) 0.07 uW/MHz/gate DIV1024 (31-stg,1.8V) 0.02 uW/MHz/gate COMMENTS: DEEP_SUBMICRON

Ring oscillator

67

Qual a capacitância total de inversores idênticos acoplados?

Ring oscillator

68


Ring oscillator

69


Com:

Desta maneira:

f osc=1

n . 0,7 .(Rn+Rp).C tot

Ring oscillator

70

Aplicações

Gerador de números aleatórios por hardware

https://en.wikipedia.org/wiki/Hardware_random_number_generator

Oscilador controlado por tensão

https://en.wikipedia.org/wiki/Voltage-controlled_oscillator

Inversor

71

Dissipação de potência dinâmica

Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.

Aplicando um pulso quadrado de período T e frequência fclk na entrada, a corrente média que o inversor tem que puxar da fonte VDD é

Inversor

72


Cada vez que o inversor muda de estado, os capacitores (de carga somado com as capacitâncias intrínsecas) devem ser carregados ou descarregados.


Lembrando que a corrente só é fornecida quando o PMOS está ligado

Inversor

73



A potência total é

Inversor

74


A potência total é

A potência dissipada depende das capacitâncias, da fonte e da frequência do clock.

Muito esforço é feito para reduzir esta dissipação! Uma das maiores vantagens do CMOS é a baixa dissipação de potência.

Inversor

75


Para caracterizar a eficiência (velocidade x potência) de determinado processo CMOS, o power delay product (PDP) é utilizado:

Um processo rápido pode dissipar mais potência e esse produto quantifica as duas características simultaneamente.GaAs tem um atraso de propagação menor mas dissipa mais potência e pode ser comparado com a tecnologia CMOS de 50 nm.

Ring oscillator

76


MOSIS PARAMETRIC TEST RESULTS RUN: N99Y VENDOR: TSMC TECHNOLOGY: SCN025 FEATURE SIZE: 0.25 microns

CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 1.05 Volts Vinv 1.5 1.13 Volts Vol (100 uA) 2.0 0.22 Volts Voh (100 uA) 2.0 2.07 Volts Vinv 2.0 1.19 Volts Gain 2.0 -16.66 Ring Oscillator Freq. DIV1024_T (31-stage,2.5) 168.69 MHz DIV1024 (31-stage,2.5) 299.76 MHz Ring Oscillator Power DIV1024_T (31-stage,2.5) 0.06 uW/MHz/g DIV1024 (31-stage,2.5) 0.06 uW/MHz/g

COMMENTS: DEEP_SUBMICRON

MOSIS WAFER ACCEPTANCE TESTS RUN: T92Y (MM_NON-EPI_THK-MTL) VENDOR: TSMCTECHNOLOGY: SCN018 FEATURE SIZE: 0.18 microns CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 0.74 volts Vinv 1.5 0.79 volts Vol (100 uA) 2.0 0.08 volts Voh (100 uA) 2.0 1.62 volts Vinv 2.0 0.83 volts Gain 2.0 -24.67 Ring Oscillator Freq. D1024_THK (31-stg,3.3V) 302.91 MHz DIV1024 (31-stg,1.8V) 377.13 MHz Ring Oscillator Power D1024_THK (31-stg,3.3V) 0.07 uW/MHz/gate DIV1024 (31-stg,1.8V) 0.02 uW/MHz/gate COMMENTS: DEEP_SUBMICRON

PDP

Exemplo

77

Exemplo

78

Exemplo

79

Simulação f ~1.25 GHz

Exemplo

80

Simulação

f ~1.25 GHz Pavg = 19.6W (apenas 1 inversor) PDP = 431x10-18 J

Processo de 50nm

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