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ELT601 – Eletrônica Digital IIGraduação em Engenharia Eletrônica

Universidade Federal de Itajubá IESTI

Prof. Rodrigo de Paula Rodrigues

Verilog HDLInferência de elementos de memória

Inferência de elementos de memória

Verilog | Elementos de memória

D Q

QJ Q

QK

Forma direta

Forma indireta

ELT601 – Eletrônica Digital II

QK

Descrição direta


Latch D

D Q

QE

QDE

Q


Q

Descrição direta


// Latch D com habilitação

QDE

Q

s

nd


module latchD( D, E, Q, Qb );

input D, E; // entradasoutput Q, Qb; // saídaswire nd, r, s; // sinais internos

not n1 ( nd, D );

and a1 ( s, E, D );

Qb

E

D


Qr

and a1 ( s, E, D );and a2 ( r, E, nd );

nor no1( Qb, s, Q );nor no2( Q, r, Qb );

endmoduleSimulação no Quartus II

QE

Descrição indireta


ou Sensibilidadeao nível

ouSensibilidade à borda

Comando 1

Comando 2Comando 3

always @( ... )

Comando N

...


atribuição

Condição não coberta

Sensibilidade ao nível


Nível alto

always @( a )begin

if ( a == 1’b1 )begin

Nível baixo

always @( b )begin

if ( b == 1’b0 )begin


begin

// atribuição

end

end

begin

// atribuição

end

end

Sensibilidade à borda


Borda de subida Borda de descida

always @( posedge a )begin

always @( negedge b )begin


begin

// atribuição

end

begin

// atribuição

end

Sensibilidade por nível


// Exemplo de sensibilidade por nível

module nivel ( A, B, C, E );input A, B, E; // entradasoutput C; // saídasreg C; // registros

always @( E )begin

if ( E == 1’b1 )

A

B C‘0’10

E


if ( E == 1’b1 )C = A | B;

elseC = 1’b0;

end

endmodule

Descrição no Quartus II | Mapeamento na tecnologia

E

‘0’

Sensibilidade por nível


// Exemplo de sensibilidade por nível

module nivel ( A, B, C, E );

input A, B, E; // entradasoutput C; // saídasreg C; // registros

always @( E )begin

A

B

E

C C

Latch D

D Q

ENA


if ( E == 1’b1 )C = A | B;

end

endmodule

Descrição no Quartus II

ENA

Latch D com habilitação


Latch D

D Q

E


module latchD( D, E, Q );

input D, E; // entradasoutput Q; // saídasreg Q; // registros

always @( D or E )begin


Eif ( E == 1’b1 )

Q = D;end

endmodule


Latch D com habilitação e clear



Latch D

D Q

QE


module latchD( D, E, CLR, Q, Qb );input D, E, CLR; // entradasoutput Q, Qb; // saídasreg Q; // registros

always @( D or E or CLR )begin

if ( CLR == 1’b0 )Q = 1’b0;


QE Q = 1’b0;else if ( E == 1’b1 )

Q = D;end

assign Qb = ~Q;

endmoduleDescrição no Quartus II

clr

Sensibilidade à borda


// Exemplo de sensibilidade à borda

module borda( A, B, C, E );input A, B, E; // entradasoutput C; // saídasreg C; // registros

always @( posedge E )begin

C = A | B;

A

B

E

C C

FF D

D Q


C = A | B;

end

endmodule


Flip-flop D


// FF D

module ffd( CLK, D, Q);input CLK, D; // entradasoutput Q; // saídasreg Q; // registros

always @( posedge CLK )begin

Q = D;

FF D

D Q


Q = D;

end

endmodule


Flip-flop D com RESET assíncrono


// FF D com RESET assíncrono

module ffdr( CLK, D, RST, Q);input CLK, D, RST; // entradasoutput Q; // saídasreg Q; // registros

always @( negedge CLK or negedge RST )begin

if ( !RST ) Q = 1’b0;

FF D

D Q


if ( !RST ) Q = 1’b0; else Q = D;

end

endmodule


RST

Flip-flop D com RESET síncrono


// FF D com RESET síncrono

module ffdrs( CLK, D, RST, Q);input CLK, D, RST; // entradasoutput Q; // saídasreg Q; // registros

always @( posedge CLK)begin

if ( !RST ) Q = 1’b0; FF D

D Q

RST

‘0’10

D

RST


if ( !RST ) Q = 1’b0; else Q = D;

end

endmodule


RST

CLK

Aplicação: Registrador paralelo de 4 bits


S[3]

Latch D

D Q

ENA

S[2]

Latch D

D Q

ENA

S[1]

Latch D

D Q

ENA

S[0]

Latch D

D Q

ENA

Hreg4bits


E[3] E[2] E[1] E[0]

Hreg4bits

Aplicação: Registrador paralelo de 4 bits


reg4bits

E S

H

4 4

// Registrador paralelo de 4 bits com habilitação

module reg4bits( E, H, S );

input [3:0] E; // entradasinput H; // entradasoutput [3:0] S; // saídasreg [3:0] S; // registros

always @( H or E )begin



Hbegin

if ( H )S = E;

end

endmodule

Aplicação: Registrador síncrono paralelo de 4 bits


Q[3]

FF D

D Q

Q[2]

FF D

D Q

Q[1]

FF D

D Q

Q[0]

FF D

D Q

Hreg4sCLK

ENA ENA ENA ENA


D[3] D[2] D[1] D[0]

reg4sCLK

Aplicação: Registrador síncrono paralelo de 4 bits


reg4s

D Q

H

4 4

// Registrador síncrono paralelo de 4 bits

module reg4s ( CLK, H, D, Q );

input [3:0] D; // entradasinput CLK, H; // entradasoutput [3:0] Q; // saídasreg [3:0] Q; // registros

always @( posedge CLK )beginCLK



begin

if ( H )Q = D;

end

endmodule

CLK

Parâmetros


parameter [a:b] nome = ;

nome único para o parâmetro

palavra

valor

valor numéricolimites

[ ]


palavrareservada

valor numéricopara o parâmetro

[ … ] parâmetro opcional

limites

Instância de módulos parametrizados


regNbits

E S

H

N N

// Registrador paralelo de “N” bits com habilitação

module regNbits( E, H, S );

parameter N = 2;

input [N-1:0] E; // entradasinput H; // entradasoutput [N-1:0] S; // saídasreg [N-1:0] S; // registros



Halways @( H or E )begin

if ( H )S = E;

end

endmodule

Aplicação


regNbits

E S

H

N N

// Registrador paralelo de “6” bits com habilitação

module teste_reg( E1, E2, H, S1, S2 );

input [2:0] E1; // entradasoutput [2:0] S1; // saídasinput H; // entradasinput [5:0] E2; // entradasoutput [5:0] S2; // saídas

// Instância parametrizada



H // Instância parametrizada

regNbits #(3) reg3bits( E1, H, S1);regNbits #(6) reg6bits( E2, H, S2);

endmodule

Operador de concatenação


{ , , …, }v1 v2 vn

delimitação dos vetores a concatenar

Vetores (sinal ou registro) a serem concatenados


vetores a concatenar

Operador de concatenação


wire [ 2: 0 ] a, b;reg [0:4] c;

a = 3b’101; b = 6; c = 5’01010;

{ }

{ 3’b111, 2b’00 } 5‘b11100


{ a, 2b’11 } 5‘b10111

{ b, c } 8‘b11001010

{ a[0], b[2], c[2:3] } 4‘b1101

Aplicação: Registrador de deslocamento


Q[3]23

FF D

D Q

FF D

D Q

FF D

D Q

FF D

D QE S

Q[2]22

Q[1]21

Q[0]20


regserialCLK

Aplicação: Registrador de deslocamento


regserial

E Q4

CLK

S

// Registrador serial de 4 bits

module regserial ( CLK, E, Q, S );

input CLK, E, // entradasoutput S; // saídasoutput [3:0] Q; // saídasreg [3:0] Q; // registros

always @( posedge CLK )begin


CLK beginQ = { E, Q[3:1] };

end

assign S = Q[0];

endmodule

Exercícios


1 Altere o registrador de deslocamento de forma a incluir um sinal de seleção para a direção do deslocamento

2 Implemente um registrador paralelo para serial com sinal de carregamento síncrono



Obrigado


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