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MINISTÉRIO DA EDUCAÇÃOCEFET/SC - Unidade de São José Curso técnico em telecomunicações

CIRCUITOS

FLIP FLOPs

São José - SC, 2006-1

SUMÁRIO

4. FLIP FLOPS ........................................................................................................ 1

4.1 I4.1 INTRODUÇÃONTRODUÇÃO........................................................................................................................................................................................................11

4.2 F4.2 FLIPLIP-F-FLOPLOP R-S (R R-S (RESETESET–S–SETET))......................................................................................................................................................22

4.3 F4.3 FLIPLIP-F-FLOPSLOPS COMCOM CLOCKCLOCK........................................................................................................................................................................44

4.4 F4.4 FLIPLIP-F-FLOPLOP R-S R-S COMCOM CLOCKCLOCK............................................................................................................................................................55

4.5 F4.5 FLIPLIP-F-FLOPLOP J-K J-K................................................................................................................................................................................................66

4.6 F4.6 FLIPLIP-F-FLOPLOP T ("T T ("TOGGLEOGGLE")")..............................................................................................................................................................66

4.7 F4.7 FLIPLIP-F-FLOPLOP D D......................................................................................................................................................................................................77

4.8 L4.8 LATCHATCH D D................................................................................................................................................................................................................77

4.9 E4.9 ENTRADASNTRADAS ASSÍNCRONASASSÍNCRONAS........................................................................................................................................................................88

4.10 T4.10 TEMPORIZAÇÕESEMPORIZAÇÕES DOSDOS F FLIPLIP-F-FLOPSLOPS..........................................................................................................................................99TEMPO DE AJUSTE (SETUP) E CONSERVAÇÃO (HOLD)..........................................................9ATRASOS DE PROPAGAÇÃO ......................................................................................10FREQÜÊNCIA MÁXIMA DE CLOCK (FMAX) ..................................................................10TEMPOS DE DURAÇÃO DO CLOCK EM ALTO E BAIXO ................................................11LARGURA DOS PULSOS ASSÍNCRONOS ..........................................................................11TEMPOS DE TRANSIÇÃO DO CLOCK ..............................................................................11CIRCUITOS COMERCIAIS............................................................................................11

4.11 C4.11 CIRCUITOSIRCUITOS C COMERCIAISOMERCIAIS S SÉRIEÉRIE SN74XX SN74XX................................................................................................................1313

4.12 E4.12 EXERCÍCIOSXERCÍCIOS..................................................................................................................................................................................................1616

4.13 R4.13 REFERÊNCIASEFERÊNCIAS B BIBLIOGRÁFICASIBLIOGRÁFICAS..............................................................................................................................................2828

CURSO DE ELETRÔNICA DIGITAL CEFET/SC

4 .4 . FLIP FLOPS

4 . 14 . 1 Introdução

Os circuitos digitais podem ser classificados como circuitos combinacio-

nais ou seqüenciais. Os circuitos combinacionais são aqueles onde as sa-

ídas dependem apenas dos níveis lógicos colocados nas entradas. A

mesma combinação de entrada sempre produzirá o mesmo resultado na

saída, porque circuitos combinacionais não possuem memória.

Por outro lado, entende-se por circuitos seqüenciais àqueles cuja saída

em um determinado instante de tempo não depende apenas das entra-

das naquele instante de tempo, mas também das entradas anteriores e

da seqüência como elas foram aplicadas. A maioria dos sistemas digitais

é composta tanto por circuitos combinacionais como de elementos de

memória. Os circuitos de memória mais utilizados em circuitos seqüen-

ciais tratam-se dos Flip-Flops e os circuitos "LATCH" são dispositivo bies-

tável (possuem dois estados estáveis (0,1)). Eles permanecem em um

destes dois estados até ocorra algum evento que o faça assumir o outro

estado estável. O fato do flip-flop manter uma informação ao longo do

tempo o caracteriza como um dispositivo de memória.

Fig. 4.1 Circuito Combinacional

V.2002 Pág.1


Fig. 4.2 Circuito Seqüencial

4 . 24 . 2 Flip-Flop R-S (Reset–Set)

O circuito básico do flip-flop R-S é mostrado na Fig. 4.3:

Fig. 4.3 Circuito lógico do flip-flop R-S com portas NAND

Neste circuito o estado futuro das saídas Q e seu complemento Q de-

pendem das entradas R e S e do estado atual das saídas, conforme é

mostrado na Tabela 4-1. Nas tabelas verdade dos Flip-Flops, Q refere-se

ao estado atual da saída, e Q0 refere-se ao estado anterior da saída Q.

Na ocorrência de um estado no qual as saídas Q e Q não forem comple-

mentares, será indicado através de um asterisco (*) que o estado é proi-

bido.

V.2004-2 2

S

R Q

Q


Tabela 4-1 Tabela verdade de um Flip-Flop R-S

Caso 0Q

0Q S R Q Q

1 0 1 0 0 0 11 0 0 0 1 0

2 0 1 0 1 0 1

1 0 0 1 0 1

3 0 1 1 0 1 0

1 0 1 0 1 0

4 0 1 1 1 1* 1*

1 0 1 1 1* 1*

No caso 1, com S = 0 e R = 0, as saídas Q e Q permaneceram com o es-

tado anterior ( 0Q ), isto é, o valor anterior da saída permanece memori-

zado. No caso 2, com S = 0 e R = 1, independente do estado anterior a

saída Q vai para 0 e Q vai para 1. No caso 3, com S = 1 e R = 0, a saí-

da Q vai para 1 e Q vai para 0. No caso 4, com S = 1 e R = 1, as saídas

Q e Q vão para 1, entrando em um estado proibido.

Uma tabela verdade simplificada e o símbolo do flip-flop R-S são:

S R Q Q0 0 0Q

0Q1 0 1 0

0 1 0 1

1 1 * *

Fig. 4.4 Simbologia do flip-flop R-S e tabela verdade

O circuito do flip-flop R-S também pode ser implementado usando portas

NOR.

V.2004-2 3


4 . 34 . 3 Flip-Flops com clock

Circuitos que utilizam clock são chamados de circuitos síncronos. Muitos

flip-flops utilizam um sinal de clock para determinar o momento em que

suas saídas mudarão de estado. O sinal de clock é comum para todas as

partes do circuito. Normalmente, o sinal de clock é uma onda quadrada.

Quando o circuito do Flip-Flop utiliza diretamente o nível alto ou baixo

para determinar a mudança das saídas, denominamos este circuito de

LATCH, e o sinal de disparo é denominado de ENABLE. Nos Flip-Flops a

saída pode mudar de estado durante uma transição positiva (nível 0

para nível 1) ou transição negativa (nível 1 para nível 0). A representa-

ção gráfica do tipo de clock é:

Fig. 4.5 Simbologia de flip-flops com clock na transição de subida e descida

O detector de transição é um circuito que habilitará, por alguns instan-

tes, as entradas, durante a transição de CLOCK. O circuito típico de um

detector de transição é mostrado na Fig. 4.6:

Fig. 4.6 Circuitos detectores de transição positiva e negativa

Os tempos dos pulsos de CLK* correspondem aos tempos de atraso da

porta INVERSORA, em torno de 5 ns.

V.2004-2 4


4 . 44 . 4 Flip-Flop R-S com clock

O circuito interno é mostrado na Fig. 4.7:

Fig. 4.7 Circuito lógico interno do flip-flop R-S com clock

O símbolo do flip-flop R-S com clock e a tabela verdade são:

S R Clk Q QX X 0 0Q

0Q0 0 ↑ 0Q

0Q1 0 ↑ 1 0

0 1 ↑ 0 1

1 1 ↑ * *

S R Clk Q QX X 0 0Q

0Q0 0 ↓ 0Q

0Q1 0 ↓ 1 0

0 1 ↓ 0 1

1 1 ↓ * *

Fig. 4.8 Flip-flop R-S com clock

V.2004-2 5


4 . 54 . 5 Flip-Flop J-K

O símbolo do flip-flop J-K e a tabela verdade são:

J K Clk Q QX X 0 0Q

0Q0 0 ↑ 0Q

0Q1 0 ↑ 1 0

0 1 ↑ 0 1

1 1 ↑0Q 0Q

Fig. 4.9 Flip-flop J-K

O funcionamento do flip-flop J-K é semelhante ao do R-S. A diferença é

que o flip-flop J-K não possui a condição proibida. Na situação em que

J = K = 1 a saída é complementada.

4 . 64 . 6 Flip-Flop T ("Toggle")

É um flip-flop com uma única entrada, onde J e K são conectados em um

único ponto denominado de entrada T. O símbolo e a tabela verdade

deste flip-flop são mostrados na Fig. 4.10. Se a entrada T for levada a 1

este flip-flop opera como um divisor de freqüência.

T CLK Q QX 0,1 0Q

0Q0 ↑ 0Q

0Q1 ↑

0Q 0Q

Fig. 4.10 Flip-flop T – simbologia e tabela verdade

V.2004-2 6

T


4 . 74 . 7 Flip-Flop D

É um flip-flop com uma única entrada, onde J e K (ou R e S) são conecta-

dos através de um INVERSOR em um único ponto denominado de entra-

da T. Na presença do clock, o valor digital da entrada D é copiado para a

saída e armazenado até a ocorrência do próximo clock. O circuito inter-

no do flip-flop D é mostrado na Fig. 4.12:

Fig. 4.11 Circuito lógico interno do flip-flop D

O símbolo do flip-flop D e a tabela verdade são:

D Clk Q QX 0 0Q

0Q0 ↑ 0 1

1 ↑ 1 0

Fig. 4.12 Flip-flop D– simbologia e tabela verdade

4 . 84 . 8 Latch D

O símbolo lógico do latch D é mostrado na Fig. 4.14. Diferentemente do

flip-flop D, o latch D possui uma entrada EN , que é sensível ao nível e

não a borda. Quando esta entrada estiver habilitada, a saída Q é a cópia

da entrada D. Se ela estiver desabilitada, a saída manterá o estado an-

terior. O circuito interno é mostrado na Fig. 4.13:

V.2004-2 7

S (J)

R (K)


Fig. 4.13 Circuito interno do latch D

EN D Q Q0 X 0Q

0Q1 0 0 1

1 1 1 0

Fig. 4.14 Latch D – simbologia e tabela verdade

4 . 94 . 9 Entradas assíncronas

Todas as entradas dos flip-flops até agora vistos dependem do sinal de

clock. Estas entradas são chamadas entradas síncronas. Em muitos flip-

flops existem outras entradas que não dependem do sinal de clock para

atuarem, e por isso são chamadas de entradas assíncronas. Essas entra-

das são usadas para alterar a qualquer instante, o estado do flip-flop

para “0” ou “1”. A Tabela 4-2 mostra a tabela verdade das entradas as-

síncronas PRESET (PRE ) e CLEAR(CLR ). Estas entradas são normal-

mente ativas pelo nível baixo, porque na tecnologia TTL a corrente de

entrada em nível alto é muito menor que no nível baixo, resultando as-

sim um menor consumo de potência no CI.

V.2004-2 8


Tabela 4-2

PRE CLR Q Q1 1 operação normal0 1 1 0

1 0 0 1

0 0 * *

Para a operação normal do flip-flop, as entradas PRESET e CLEAR devem

estar em “1”. A qualquer momento pode-se mudar a saída Q para “0” ou

“1” utilizando estas entradas. A última combinação não pode ser usada.

A Fig. 4.15 mostra as entradas assíncronas de um flip-flop J-K e sua tabe-

la verdade:

PRE CLR J K Clk Q Q0 1 X X X 1 01 0 X X X 0 11 1 X X 0 0Q

0Q1 1 0 0 ↑ 0Q

0Q1 1 1 0 ↑ 1 01 1 0 1 ↑ 0 11 1 1 1 ↑

0Q 0Q

Fig. 4.15 flip-flop J-K com entradas assíncronas - simbologia e tabela verdade

4 . 1 04 . 1 0 Temporizações dos Flip-Flops

As seguintes características de tempo devem ser respeitadas para o fun-

cionamento correto dos flip-flops.

Tempo de ajuste (setup) e conservação (hold)

Os tempos de setup ( )st e hold ( )ht são parâmetros que devem ser ob-

servados para que o flip-flop possa trabalhar de modo confiável. O tem-

V.2004-2 9


po de setup corresponde ao intervalo mínimo de tempo no qual as en-

tradas devem permanecer estáveis antes da transição do clock. O tem-

po de hold corresponde ao intervalo mínimo no qual as entradas devem

permanecer estáveis depois da transição do clock.

Fig. 4.16 Tempos de setup e hold

Atrasos de Propagação

O atraso de propagação é intervalo de tempo entre a aplicação de um

sinal na entrada e o momento que a saída muda. Este atraso pode va-

riar quando ocorre uma mudança de 1 para 0 (transição de descida) e 0

para 1 (transição de subida).

Fig. 4.17 Atrasos de propagação

Freqüência máxima de clock (fMAX)

É a freqüência mais alta que pode ser aplicada na qual o flip-flop funcio-

na de modo confiável.

V.2004-2 10


Tempos de duração do clock em ALTO e BAIXO

O tempo de duração mínima do clock em nível ALTO ( wHt ) e em nível BAI-

XO, ( wLt ).

Fig. 4.18 Tempos de duração de clock em ALTO e BAIXO

Largura dos pulsos assíncronos

As entradas assíncronas PRESET e CLEAR possuem larguras mínimas

(tw(L)) de pulsos para uma operação correta.

Fig. 4.19 Larguras mínimas de pulsos assíncronos

Tempos de transição do clock

Para garantir o funcionamento correto do flip-flop, o tempo transição do

clock deve ser o menor possível. Para dispositivos TTL esse tempo é

≤ 50 ns e para dispositivos CMOS, ≤ 200 ns.

Circuitos comerciais

Os principais parâmetros de tempo desses integrados são mostrados na

Tabela 4-3. As temporizações variam conforme a tecnologia utilizada

(CMOS, TTL, ECL), família (40XX, 54XX, 74XX), também série (padrão,

LS, ALS, F, HC, HCT, etc).

V.2004-2 11


Tabela 4-3 Temporizações de Flip-Flops

ParâmetroSéries da família 74/54

UnitStandard LS C HC

ts 20 20 60 25 ns

th 5 0 0 0 ns

tpHL (de CLK para Q) 40 24 200 31 ns

tpLH (de CLK para Q) 25 16 200 31 ns

tpHL (de CLR ou PRE para Q) 40 24 225 41 ns

tpLH (de CLR ou PRE para Q) 25 16 225 41 ns

twH (CLK) 37 15 100 25 ns

twL (CLK) 30 20 100 25 ns

fMAX 15 30 5 20 MHz

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4 . 1 14 . 1 1 Circuitos Comerciais Série SN74XX

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V.2004-2 14


V.2004-2 15


4 . 1 24 . 1 2 Exercícios

a) Dado o conjunto de entradas J e K mostradas indicar o comportamento da saída Q

para os Flip-Flops JK disparado pela borda positiva (↑) e JK disparado pela borda ne-

gativa (↓).

2) Completar o diagrama para o LATCH RS sem sincronismo.

3) Complete o diagrama de tempo considerando o LATCH RS sincronizado no nível alto.

4) Complete o diagrama de tempo considerando o LATCH tipo D sincronizado no nível

alto.

V.2004-2 16


5) Complete o seguinte diagrama de tempo dos Flip-Flop JK sincronizados na borda de

descida e subida:

V.2004-2 17


6) Para os FF´s JK mostrados abaixo, responda as questões:

a. Quais são as entradas e as saídas?b. Quais são entradas síncronas e quais assíncronas?c. Qual o nível lógico de operação (alto ou baixo) de todas as entradas?d. Faça o diagrama de tempo para a saída Q de cada casos.

FFa

Q

Q

K

J

clk

A Pr

Clr B FFb

Q

Q

K

J

clk

A Pr

Clr B

FFc

Q

Q

K

J

clk

A Pr

Clr B

FFd

Q

Q

clk

A Pr

Clr B K

J

FFe

Q

Q

clk

A Pr

Clr B K

J

FFf

Q

Q

clk

A Pr

Clr B K

J

Clk

A

B

Pr

Clr

FFa

FFd

FFc

FFd

FFe

FFf

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7) Dado o FF SR abaixo, complete o diagrama de tempo para a saída Q.

Q

Q

R

S

Clk

A

B CLR

Clk

B

A

Clr

8) Dado o LATCH JK abaixo, complete o diagrama de tempo para a saída Q . Considere a

saída inicialmente em 0 (zero) .

Q

Q

K

J

En

A

B

Clk

A

B

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9) Dado o FF JK abaixo, complete o diagrama de tempo para a saída Q.

Q

Q

K

J

Clk

DADO

CLR

PR

Clk

PR

DADO

Clr

10) Dado o FF D abaixo, complete o diagrama de tempo para a saída Q.

Q

Q D

Clk

DADO

CLR

PR

Clk

PR

DADO

Clr

V.2004-2 20


11) Faça o diagrama de tempo do circuito abaixo, para as saídas Q1, Q2, e entrada D

Q1Q1

Q1 Clk

K1

J1

Q2Q1

Q2

K2

J2 DADO

C lk

V.2004-2 21


12) Para cada Flip-Flop ou LATCH tipo SR, faça o diagrama de tempo para as saídas indi-

cadas.

a)

Q

Q

R

S A

B Considere inicialmente Q = 0.

A

B

Q

Q

b)

Q

Q

R

S

C

A

B

En

Considere inicialmente Q = 1.

A

B

C

Q

c)

Q

Q

R

S

C

A

B

En


A

B

C

Q

V.2004-2 22


d)

Q

Q

R

S

C

A

B

Clk


A

B

C

Q

e)

Q

Q

R

S

C

A

B

Clk


A

B

C

Q

13) Para cada Flip-Flop ou LATCH tipo D, faça o diagrama de tempo para as saídas.

a)

Q

Q D

C

A

En


A

C

Q

Q

V.2004-2 23


b)

Q

Q D

C

A

En


A

C

Q

c)

Q

Q D

C

A

Clk


A

C

Q

d)

Q

Q D

C

A

Clk


A

C

Q

Q

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14) Para cada FF tipo JK, faça o diagrama de tempo para as saídas Q e Q .

a)

Q

Q

K

J

C

A

B

Clk


A

B

C

Q

b)

Q

Q

K

J

C

A

B

Clk


A

B

C

Q

15) Para cada FF tipo T, faça o diagrama de tempo para as saídas solicitadas

a)

Q

Q T

C

A

Clk


A

C

Q

V.2004-2 25


b)

Q

Q T

C

A

Clk


A

C

Q

Q

c)

Q

Q

K

J

C

A

B

Clk

Pr

Clr


A

B

C

D

Q

Q

E

V.2004-2 26


16) Dado o FF JK do CI 74LS107 abaixo, complete o diagrama de tempo para a saída 1Q.

Clk

CLR

DADO

17) Dado o FF JK do CI 74LS109 abaixo, complete o diagrama de tempo para a saída 1Q.

Clk

CLR

DADO

PR

V.2004-2 27

0V

DA

DO

+5V

CLR

CLK

PR

DA

DO

0V

+5V

CLK

CLR


4 . 1 34 . 1 3 Referências Bibliográficas

1. Baú, N. Apostila de Eletrônica Digital – Flip-Flops, CEFET/SC, 1999.

2. Muller Neto, F. O. Apostila de Instrumentação – Famílias Lógicas,

CEFET/SC, 2004.

3. Montebeller, S.J. Apostila de Eletrônica II, FACENS.

4. Digital Logic: Pocket Data Book, Texas Instruments, 2003.

V.2004-2 28

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