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Circuitos Integrados Digitais, 2006/2007 Projecto 2 1

Universidade do Algarve

Faculdade de Ciencias e Tecnologia

Engenharia de Sistemas e Informatica

Circuitos Integrados Digitais

Projecto 2:

Projeccao, Simulacao e Layout de um Gerador de

Sequencia usando Portas Dinamicas

Aluno:

Manuel Rocha, Numero 11497

Docente: Prof. Dr. Jose Bastos

Data: Terca-Feira, 19 de Dezembro de 2006


Conteudo

1 Objectivos 7

2 Fundamentos Teoricos 8

3 Desenvolvimento 10

3.1 Sequencia a Gerar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3.2 Tabela de Estados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3.3 Mapas de Karnaugh e Expressoes Minimizadas . . . . . . . . . . . . . . . . . . . . . . 11

3.3.1 Tabela Resumo Expressoes das Entradas A, B, C e D dos Flip-Flop tipo D . 12

3.4 Obtencao das Expressoes a Conceber em Logica Universal . . . . . . . . . . . . . . . 13

4 Esquematicos Implementados em SPICE 14

4.0.1 Elementos Basicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

4.0.2 Concretizacao das Equacoes em Logica Universal . . . . . . . . . . . . . . . . 18

4.0.3 Buffers Utilizados . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

5 Resultados Obtidos 23

5.0.4 Tensoes de Saıda em Qa, Qb, Qc e Qd . . . . . . . . . . . . . . . . . . . . . . . 23

5.0.5 Tensoes das Saıdas Qa, Qb, Qc e Qd Registadas no Bondpad . . . . . . . . . . 23

5.0.6 Tempo de Propagacao de um Inversor no Oscilador . . . . . . . . . . . . . . . 24

5.0.7 Periodo do Oscilador de 11 Inversores . . . . . . . . . . . . . . . . . . . . . . . 25

5.0.8 Tempo de Propagacao do Primeiro Andar do Pipeline . . . . . . . . . . . . . . 26

5.0.9 Tempo de Propagacao do Segundo Andar do Pipeline . . . . . . . . . . . . . . 26

5.0.10 Tempo de Propagacao do Buffer de Dois Andares do Oscilador ao Circuito . . 27

5.0.11 Tempo de Propagacao do Buffer de Dois Andares Circuito para o Bondpad . . 27

5.0.12 Resumo dos Resultados Obtidos na Simulacao . . . . . . . . . . . . . . . . . . 28

6 Calculos 29

6.0.13 Capacidade do Bondpad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

6.0.14 Determinar Numero de Andares para o Buffer para Bondpad . . . . . . . . . . 30

6.0.15 Determinar Numero de Andares para o Buffer para Relogio . . . . . . . . . . . 31

6.0.16 Determinar Numero de Andares para o Buffer para Relogio Negado (Nao CK) 32

6.0.17 Numero de Andares para o Buffer para Relogio e para Relogio Negado (Nao CK) 33

6.0.18 Determinacao do Tempo de Propagacao do Primeiro Andar pipeline . . . . . . 33

Circuitos Integrados Digitais, 2006/2007 Projecto 2 36.0.19 Determinacao do Tempo de Propagacao do Segundo Andar pipeline . . . . . . 35

6.0.20 Determinacao do Tempo de Propagacao de um Inversor no Oscilador . . . . . 36

6.0.21 Determinacao do Numero de Inversores no Oscilador . . . . . . . . . . . . . . 36

6.0.22 Determinacao do Tempo de Propagacao Buffer de 2 Andares do Oscilador ao

Circuito . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

6.0.23 Determinacao do Tempo de Propagacao Buffer de 2 Andares que se Liga ao

Bondpad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

6.0.24 Determinacao do Periodo do Oscilador . . . . . . . . . . . . . . . . . . . . . . 40

6.0.25 Determinacao da Frequencia de Operacao do Circuito . . . . . . . . . . . . . . 40

6.0.26 Resumo dos Calculos Teoricos . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

6.0.27 Tabela com os Valores dos Erros Associados as Medias Realizadas . . . . . . . 41

7 Layouts 42

8 Discussao dos Resultados 47

9 Bibliografia 48


Lista de Figuras

1 Diagrama de estados da sequencia que deve ser gerada (entre parentesis estao apre-

sentados os numeros da sequencia em binario natural) . . . . . . . . . . . . . . . . . . 10

2 Sımbolo utilizado para a porta NAND 2 Pull Down Network . . . . . . . . . . . . . 14

3 Esquematico da porta NAND 2 Pull Down Network . . . . . . . . . . . . . . . . . . 14

4 Sımbolo utilizado para a porta NAND 3 Pull Down Network . . . . . . . . . . . . . 15

5 Esquematico da porta NAND 3 Pull Down Network . . . . . . . . . . . . . . . . . . 15

6 Sımbolo utilizado para a porta NAND 3 Pull Up Network . . . . . . . . . . . . . . . 15

7 Esquematico da porta NAND 3 Pull Up Network . . . . . . . . . . . . . . . . . . . . 15

8 Sımbolo utilizado para a porta NAND 4 Pull Up Network . . . . . . . . . . . . . . . 16

9 Esquematico da porta NAND 4 Pull Up Network . . . . . . . . . . . . . . . . . . . . 16

10 Sımbolo utilizado para o inversor de dimensoes mınimas . . . . . . . . . . . . . . . . . 16

11 Esquematico do inversor de dimensoes mınimas . . . . . . . . . . . . . . . . . . . . . 16

12 Sımbolo utilizado para o inversor de dimensoes WPMOS = 49µm WNMOS = 16µm . . 17

13 Esquematico do inversor de dimensoes WPMOS = 49µm WNMOS = 16µm . . . . . . . 17

14 Sımbolo utilizado para o Flip-Flop tipo D . . . . . . . . . . . . . . . . . . . . . . . . 17

15 Esquematico do Flip-Flop tipo D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

16 Sımbolo utilizado para o oscilador utilizado . . . . . . . . . . . . . . . . . . . . . . . . 18

17 Esquematico do oscilador utilizado . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

18 Esquematico para gerar a equacao da entrada Da . . . . . . . . . . . . . . . . . . . . 18

19 Esquematico para gerar a equacao da entrada Db . . . . . . . . . . . . . . . . . . . . 19

20 Esquematico para gerar a equacao da entrada Dc . . . . . . . . . . . . . . . . . . . . 19

21 Esquematico para gerar a equacao da entrada Dd . . . . . . . . . . . . . . . . . . . . 20

22 Esquematico para gerar a sequencia pretendida . . . . . . . . . . . . . . . . . . . . . 20

23 Buffer de dois andares utilizado para ajuste da capacitancia de saıda do oscilador . . 21

24 Buffer de dois andares utilizado para ajuste da capacitancia das saıdas Q dos Flip-Flop

tipo D (Nota: o condensador de 0.27 pF representa a capacidade do Bondpad) . . . . 21

25 Buffer de dois andares utilizado para ajuste da capacitancia das saıdas Q (representa-

das nos esquematicos por Nao Q) dos Flip-Flop tipo D (Nota: o condensador de 0.27

pF representa a capacidade do Bondpad) . . . . . . . . . . . . . . . . . . . . . . . . . 22

26 Sequencia obtida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

27 Tensoes das saıdas Qa, Qb, Qc e Qd registadas no bondpad (simulado pelo condensador

de valor 0.27 pF), quando se usou um buffer de 2 andares para se fazer o acoplamento

de capacitancia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Circuitos Integrados Digitais, 2006/2007 Projecto 2 528 Tensoes das saıdas Qa, Qb, Qc e Qd registadas no bondpad (simulado pelo condensador

de valor 0.27 pF), quando se usou um buffer de 3 andares para se fazer o acoplamento

de capacitancia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

29 Determinacao tempo de propagacao HIGH - LOW de um inversor no oscilador . . . . 24

30 Determinacao tempo de propagacao LOW - HIGH de um inversor no oscilador . . . . 25

31 Determinacao do periodo do oscilador . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

32 Determinacao do tempo de propagacao do primeiro andar do pipeline . . . . . . . . . 26

33 Determinacao do tempo de propagacao do segundo andar do pipeline . . . . . . . . . 26

34 Determinacao do tempo de propagacao do buffer de dois andares do oscilador ao circuito 27

35 Determinacao do tempo de propagacao do buffer de dois andares do circuito ao bondpad 27

36 layout do inversor de dimensoes (WPMOS = 18µm WNMOS = 6µm) . . . . . . . . . . 42

37 layout do inversor de dimensoes (WPMOS = 49µm WNMOS = 18µm) . . . . . . . . . 42

38 layout de uma NAND 2 Pull Down Network . . . . . . . . . . . . . . . . . . . . . . 42

39 layout de uma NAND 3 Pull Down Network . . . . . . . . . . . . . . . . . . . . . . 42

40 layout de uma NAND 3 Pull Up Network . . . . . . . . . . . . . . . . . . . . . . . . 43

41 layout de uma NAND 4 Pull Up Network . . . . . . . . . . . . . . . . . . . . . . . . 43

42 layout do buffer de dois andares . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

43 layout do Flip-Flop tipo D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

44 layout do oscilador constituido por 11 inversores . . . . . . . . . . . . . . . . . . . . . 44

45 layout mostrando a ligacao do oscilador ao buffer de dois andares . . . . . . . . . . . 44

46 layout mostrando a ligacao das portas NAND com os Flip-Flop tipo D . . . . . . . . 45

47 layout total do circuito . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46


Lista de Tabelas

1 Tabela de estados dos Flip-Flop tipo D a utilizar no gerador de sequencia . . . . . . 10

2 Mapa de Karnaugh para a entrada Da . . . . . . . . . . . . . . . . . . . . . . . . . . 11

3 Expressao Minimizada para a entrada Da . . . . . . . . . . . . . . . . . . . . . . . . . 11

4 Mapa de Karnaugh para a entrada Db . . . . . . . . . . . . . . . . . . . . . . . . . . 11

5 Expressao Minimizada para a entrada Db . . . . . . . . . . . . . . . . . . . . . . . . . 11

6 Mapa de Karnaugh para a entrada Dc . . . . . . . . . . . . . . . . . . . . . . . . . . 12

7 Expressao Minimizada para a entrada Dc . . . . . . . . . . . . . . . . . . . . . . . . . 12

8 Mapa de Karnaugh para a entrada Dd . . . . . . . . . . . . . . . . . . . . . . . . . . 12

9 Expressao Minimizada para a entrada Dd . . . . . . . . . . . . . . . . . . . . . . . . . 12

10 Tabela com o resumo das expressoes para as entradas A, B, C e D dos Flip-Flop tipo

D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

11 Tabela com o resumo das expressoes para as entradas dos A, B, C e D Flip-Flop tipo

D , usando logica universal implementada com NAND ’s . . . . . . . . . . . . . . . . 13

12 Tabelas com o resumo dos valores obtidos por simulacao . . . . . . . . . . . . . . . . 28

13 Tabela com os valores das constantes a utilizar nos calculos . . . . . . . . . . . . . . . 29

14 Tabelas com o resumo dos valores teoricos . . . . . . . . . . . . . . . . . . . . . . . . 40

15 Tabelas com o valor do erros associado a cada medida . . . . . . . . . . . . . . . . . . 41


1 Objectivos

Este trabalho tem como objectivos:

• Desenhar um gerador de sequencias com portas dinamicas, por forma a que este funcione a

maior frequencia possıvel;

• Minimizar a area do layout.

A tecnologia a utilizar e a tecnologia CN20.

O circuito tem uma tensao de alimentacao de 5 V, e apresenta na sua constituicao um oscilador

em anel para gerar os impulsos de relogio que irao permitir sincronismo dos elementos no gerador de

sequencias.


2 Fundamentos Teoricos

Tendo a parte da tematica relacionada com a estrutura fısica relevante para esta disciplina ter sido

tratada em [4], neste trabalho sera apenas trabalhada a teoria necessaria para se proceder a construcao

do circuito, mediante o uso de portas dinamicas, Flip-Flop tipo D como elemento de meoria buffers

para se realizarem ajustes de capacitancia entre elementos/andares no circuito e ainda a presenca

de um oscilador em anel que ira gerar os sinais de relogio (CK) e de relogio negado (neste relatorio

designado por Nao CK).

Se assumirmos que um MOSFET pode ser modelado por uma resistencia cujo valor e determinado

pela expressao:

R =1

Kp · WL· (VDD − |Vt|)

(1)

onde Vt representa a tensao de Threshold para um PMOS ou para um NMOS consoante o caso,e

que Kp = Kpn (Kpp) e onde W = WNMOS (WPMOS) quando estamos perante um NMOS (PMOS )

, pode demonstrar-se que o tempo de propagacao e obtido atraves da relacao

tp = 0.7 · R · Ctotal (2)

onde R e obtido atraves da expressao (1) e Ctotal representa a capacitancia total vista no ponto

em causa no circuito, dada por

Ctotal =∑

j

capacidades saidaj +∑

k

capacidades entradak (3)

onde cada capacidade de saida de um elemento e dada por

∑

No NMOS

CjnWNMOSLDE +∑

No PMOS

CjpWPMOSLDE (4)

e a capacidade de entrada de cada elemento e dada por

2

3Cox ·

(

∑

No NMOS

WNMOSLNMOS +∑

No PMOS

WPMOSLLPMOS

)

(5)


Para efectuar o ajuste de capacitancias entre duas seccoes do circuito de modo manter os nıveis de

tensao num circuito e por vezes necessario recorrer a um buffer formado por uma cascata de inversores.

Quanto maior a capacidade de carga Cload a atacar, maior o numero de inversores no buffer sendo

cada um A vezes maior que o anterior para que a capacidade Cload observe uma capacidade de valor

proximo ou se possivel igual. [2]

O factor A referido e determinado atraves da relacao 6 (consultar [2])

A =

(

Cload

Cin

)1

N

(6)

onde Cin e a capacidade vista a entrada do buffer. O parametro N e o numero de inversores a

utilizar no buffer. Este parametro e determinado pela seguinte expressao [2]

N = ln

(

Cload

Cin

)

(7)

As equacoes (6) e (7) sao utilizadas para conceber uma cascata de inversores por forma a fazer

ajuste de capacitancias entre duas seccoes do circuito, em que a capacitancia de saıda de uma

seccao/elemento e muito inferior a capacitancia de entrada da seccao/elemento seguinte.

Para se gerar um relogio interno no circuito, recorremos a um oscilador em anel, formado por um

numero ımpar de inversores ligados em malha fechada com realimentacao positiva [2]. Se assumirmos

que os n inversores utilizados sao iguais, o periodo do oscilador sera dado pela seguinte relacao

Toscilador = 2 · n · tpinversor (8)

Por forma a nao extender desnecessariamente a apresentacao dos fundamentos teoricos apresen-

tados neste trabalho, salienta-se que para informacoes relativas a tabela de excitacao do Flip-Flop

tipo D , funcionamento de portas dinamicas e caracterizacao quando estas estao em fase de avaliacao

ou de pre-carga recomenda-se a consulta das obras [1] e [2].


3 Desenvolvimento

3.1 Sequencia a Gerar

Neste trabalho a sequencia a gerar e a apresentada na figura 1 que traduz o diagrama de estados do

gerador de sequencia

Figura 1: Diagrama de estados da sequencia que deve ser gerada (entre parentesis estao apresentados

os numeros da sequencia em binario natural)

3.2 Tabela de Estados

A tabela de estados que permitira a concepcao do circuito sequencial a conceber esta apresentada na

tabela 1.

Estado actual Estado seguinte Entradas

Qa Qb Qc Qd Qa Qb Qc Qd Da Db Dc Dd

0 0 0 0 1 0 1 1 1 0 1 1

1 0 1 1 1 1 0 1 1 1 0 1

1 1 0 1 1 1 1 1 1 1 1 1

1 1 1 1 0 0 1 0 0 0 1 0

0 0 1 0 0 1 0 0 0 1 0 0

0 1 0 0 0 1 1 0 0 1 1 0

0 1 1 0 1 0 0 0 1 0 0 0

1 0 0 0 0 0 0 0 0 0 0 0

Tabela 1: Tabela de estados dos Flip-Flop tipo D a utilizar no gerador de sequencia


3.3 Mapas de Karnaugh e Expressoes Minimizadas

Antes de se iniciar com a elaboracao do esquema do circuito sequencial capaz de gerar a sequencia

apresentada ha que obter as expressoes mınimas associadas a cada entrada (Da, Db, Dc e Dd). Para

tal recorre-se aos Mapas de Karnaugh que permitem obter a minimizacao das expressoes associadas

a cada entrada. O desenvolvimento dos Mapas de Karnaugh sera realizada obtendo-se o resultado

sob a forma SOP Sum Of Products.

Qc Qd

Qa Qb 00 01 11 10

00 1 x x 0

01 0 x x 1

11 x 1 0 x

10 0 x 1 x

Tabela 2: Mapa de Karnaugh

para a entrada Da

.Da = Qc · Qd + Qb · Qd + Qb · Qc · Qd + Qa · Qb · Qc

Tabela 3: Expressao Minimizada para a entrada Da

Qc Qd

Qa Qb 00 01 11 10

00 0 x x 1

01 1 x x 0

11 x 1 0 x

10 0 x 1 x


para a entrada Db

.Db = Qb · Qc + Qb · Qc + Qc · Qd

Tabela 5: Expressao Minimizada para a entrada Db


Qc Qd

Qa Qb 00 01 11 10

00 1 x x 0

01 1 x x 0

11 x 1 1 x

10 0 x 0 x


para a entrada Dc

.Dc = Qa · Qc + Qa · Qb

Tabela 7: Expressao Minimizada para a entrada Dc

Qc Qd

Qa Qb 00 01 11 10

00 1 x x 0

01 0 x x 0

11 x 1 0 x

10 0 x 1 x


para a entrada Dd

.Dd = Qc · Qd + Qb · Qd + Qa · Qb · Qc

Tabela 9: Expressao Minimizada para a entrada Dd

3.3.1 Tabela Resumo Expressoes das Entradas A, B, C e D dos Flip-Flop tipo D

Entrada Expressao Logica

Da Qc · Qd + Qb · Qd + Qb · Qc · Qd + Qa · Qb · Qc

Dd Qb · Qc + Qb · Qc + Qc · Qd

Dc Qa · Qc + Qa · Qb

Dd Qc · Qd + Qb · Qd + Qa · Qb · Qc

Tabela 10: Tabela com o resumo das expressoes para as entradas A, B, C e D dos Flip-Flop tipo D


3.4 Obtencao das Expressoes a Conceber em Logica Universal

Antes de se poder implementar o circuito que permitir a obtencao da sequencia desejada, ha que rear-

ranjar as expressoes obtidas anteriormente (tabela 10), por forma a serem expressas como associacoes

de portas NAND , implementando-se assim o circuito numa logica universal.

Entrada Expressao Logica

Da (Qc · Qd) · (Qb · Qd) · (Qb · Qc · Qd) · (Qa · Qb · Qc)

Dd (Qb · Qc) · (Qb · Qc) · (Qc · Qd)

Dc (Qa · Qc) · (Qa · Qb)

Dd (Qc · Qd) · (Qb · Qd) · (Qa · Qb · Qc)

Tabela 11: Tabela com o resumo das expressoes para as entradas dos A, B, C e D Flip-Flop tipo D

, usando logica universal implementada com NAND ’s


4 Esquematicos Implementados em SPICE

Seguidamente irao ser apresentados os esquematicos dos varios elementos que irao permitir estruturar

o gerador de sequencias pretendido. Nesta seccao comeca-se com a apresentacao dos elementos

fundamentais utilizados e porteriormente apresentam-se as combinacao destes elementos por forma

a gerarem-se as equacoes logicas expostas na tabela 11.

4.0.1 Elementos Basicos

NAND 2 Pull Down Network

Figura 2: Sımbolo utilizado para

a porta NAND 2 Pull Down

Network

.

Figura 3: Esquematico da porta NAND 2 Pull Down Network


NAND 3 Pull Down Network


a porta NAND 3 Pull Down

Network

.

Figura 5: Esquematico da porta NAND 3 Pull Down Network

NAND 3 Pull Up Network

Figura 6: Sımbolo utilizado

para a porta NAND 3 Pull Up

Network

.

Figura 7: Esquematico da porta NAND 3 Pull Up Network


NAND 4 Pull Up Network


para a porta NAND 4 Pull Up

Network

.

Figura 9: Esquematico da porta NAND 4 Pull Up Network

Inversor (WPMOS = 18µm WNMOS = 6µm)


o inversor de dimensoes mınimas

.

Figura 11: Esquematico do inversor de dimensoes mınimas


Inversor (WPMOS = 49µm WNMOS = 16µm)


para o inversor de dimensoes

WPMOS = 49µm WNMOS =

16µm

.

Figura 13: Esquematico do inversor de dimensoes WPMOS =

49µm WNMOS = 16µm

Flip-Flop tipo D


o Flip-Flop tipo D

.

Figura 15: Esquematico do Flip-Flop tipo D


Oscilador


o oscilador utilizado

.

Figura 17: Esquematico do oscilador utilizado

4.0.2 Concretizacao das Equacoes em Logica Universal

Entrada Da Flip-Flop tipo D

Figura 18: Esquematico para gerar a equacao da entrada Da


Entrada Db Flip-Flop tipo D

Figura 19: Esquematico para gerar a equacao da entrada Db

Entrada Dc Flip-Flop tipo D

Figura 20: Esquematico para gerar a equacao da entrada Dc


Entrada Dd Flip-Flop tipo D

Figura 21: Esquematico para gerar a equacao da entrada Dd

Flip-Flop tipo D Utilizados

Figura 22: Esquematico para gerar a sequencia pretendida


4.0.3 Buffers Utilizados

Figura 23: Buffer de dois andares utilizado para ajuste da capacitancia de saıda do oscilador

Figura 24: Buffer de dois andares utilizado para ajuste da capacitancia das saıdas Q dos Flip-Flop

tipo D (Nota: o condensador de 0.27 pF representa a capacidade do Bondpad)


Figura 25: Buffer de dois andares utilizado para ajuste da capacitancia das saıdas Q (representadas

nos esquematicos por Nao Q) dos Flip-Flop tipo D (Nota: o condensador de 0.27 pF representa a

capacidade do Bondpad)


5 Resultados Obtidos

5.0.4 Tensoes de Saıda em Qa, Qb, Qc e Qd

Figura 26: Sequencia obtida

5.0.5 Tensoes das Saıdas Qa, Qb, Qc e Qd Registadas no Bondpad

Figura 27: Tensoes das saıdas Qa, Qb, Qc e Qd registadas no bondpad (simulado pelo condensador de

valor 0.27 pF), quando se usou um buffer de 2 andares para se fazer o acoplamento de capacitancia


Figura 28: Tensoes das saıdas Qa, Qb, Qc e Qd registadas no bondpad (simulado pelo condensador de

valor 0.27 pF), quando se usou um buffer de 3 andares para se fazer o acoplamento de capacitancia

5.0.6 Tempo de Propagacao de um Inversor no Oscilador

Figura 29: Determinacao tempo de propagacao HIGH - LOW de um inversor no oscilador


Figura 30: Determinacao tempo de propagacao LOW - HIGH de um inversor no oscilador

5.0.7 Periodo do Oscilador de 11 Inversores

Figura 31: Determinacao do periodo do oscilador


5.0.8 Tempo de Propagacao do Primeiro Andar do Pipeline

Figura 32: Determinacao do tempo de propagacao do primeiro andar do pipeline

5.0.9 Tempo de Propagacao do Segundo Andar do Pipeline

Figura 33: Determinacao do tempo de propagacao do segundo andar do pipeline


5.0.10 Tempo de Propagacao do Buffer de Dois Andares do Oscilador ao Circuito

Figura 34: Determinacao do tempo de propagacao do buffer de dois andares do oscilador ao circuito

5.0.11 Tempo de Propagacao do Buffer de Dois Andares Circuito para o Bondpad

Figura 35: Determinacao do tempo de propagacao do buffer de dois andares do circuito ao bondpad


5.0.12 Resumo dos Resultados Obtidos na Simulacao

tpHL de um Inversor 0.70 ns

tpLH de um Inversor 0.94 ns

tpinversor = tpLH+tpHL

20.82 ns

Toscilador 10 ns

tpandar 1 pipeline 2.8 ns


tpbuffer osc→circuito 1.4 ns

tpbuffer circuito→bondpad 2.2 ns

Tabela 12: Tabelas com o resumo dos valores obtidos por simulacao


6 Calculos

Para os calculos que seguidamente serao realizados serao utilizados os seguintes valores para a cons-

tantes apresentadas:

Cox 1.9 × 10−15 Fµm2

Cjn 1.0 × 10−16 Fµm2

Cjp 3.2 × 10−16 Fµm2

Kpp 15 × 10−6 µA

V 2

Kpn 45 × 10−6 µA

V 2

V tPMOS | − 0.90| V

V tNMOS 0.87 V

VDD 5.0 V

LDE 7 µm

L 2 µm

Lbondpad 100 µm

WPMOS 6 µm

WNMOS 6 µm

WPMOSESTATICO 3 × WPMOS

WNMOSESTATICO 1 × WNMOS

Tabela 13: Tabela com os valores das constantes a utilizar nos calculos

6.0.13 Capacidade do Bondpad

Cbondpad = Lbondpad × Lbondpad ×CM1 difusao × Cnwell substrato

CM1 difusao + Cnwell substrato

= 100µm× 100µm×38 × 10−18 F

µm2 × 100 × 10−18 Fµm2

38 × 10−18 Fµm2 + 100 × 10−18 F

µm2

= 0.27 × 10−12 F


6.0.14 Determinar Numero de Andares para o Buffer para Bondpad

Primeiro ha que determinar o valor da capacidade de entrada que o buffer ira ver. Para fazer esta

determinacao vai considerar-se o Worst Case Scenario em que a capacidade de entrada Centrada e a

menor, por forma a maximizar o numero de andares deste buffer 1.

Determinar a capacidade de entrada para o buffer Centrada

No meu caso, a capacidade de entrada que ira ter o valor mınimo sera formada pela saıda de um

Flip-Flop tipo D e a capacidade de entrada vista pela saıda Qc, pois se considerasse outras saıdas

como a Qd (que ve quatro entradas nas NAND ) estaria a maximizar o valor de Centrada e a minimizar

o valor de Nandares buffer para bondpad.

Centrada = Cjn × WNMOS × LDE + Cjp × WPMOS × LDE +2

3× Cox × L × WNMOS

= 1.0 × 10−16F

µm2× 6 µm × 7 µm

+ 3.2 × 10−16F

µm2× 6 µm × 7 µm +

2

3× 1.9 × 10−15

F

µm2× 2 µm × 6 µm

= 3.3 × 10−14 F

Determinar Numero de Andares para o Buffer para Bondpad

Nandares buffer para bondpad = ln

(

Cbondpad

Centrada

)

= ln

(

0.27 × 10−12 F

3.3 × 10−14 F

)

= 2

1Salienta-se que todas as ligacoes para o bondpad terao um buffer desta dimensao (e nao um buffer variavel

consoante a capacidade de entrada por Flip-Flop tipo D ) por forma a garantir que a saıda do chip as saıdas dos sinais

estao sincronizadas


6.0.15 Determinar Numero de Andares para o Buffer para Relogio


Centrada = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+2

3× Cox × L × (WNMOS ESTATICO + WPMOS ESTATICO)

= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 18µm)

= 1.0 × 10−13 F

Determinar a capacidade de saıda do buffer Csaida

O relogio vai ter duas entradas para cada um dos seguintes elementos do circuto: Flip-Flop tipo

D e NAND Pull Down Network . No circuito temos 4 Flip-Flop tipo D e temos 12 NAND Pull Down

Network .

Csaida = 2 × (NFF + NNAND PDN) ×2

3× Cox × L × WNMOS

= 2 × (4 + 12) ×2

3× 1.9 × 10−15

F

µm2× 2 µm × 6 µm

= 4.9 × 10−13 F

Determinar Numero de Andares para o Buffer para Relogio

Nandares buffer CK para circuito = ln

(

Csaida

Centrada

)

= ln

(

4.9 × 10−13 F

1.0 × 10−13 F

)

= 1.6 −→ 2


6.0.16 Determinar Numero de Andares para o Buffer para Relogio Negado (Nao CK)


Centrada = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 18µm)

= 1.0 × 10−13 F

Determinar a capacidade de saıda do buffer Csaida

O relogio negado (Nao CK) vai ter duas entradas para cada um dos seguintes elementos do

circuto: Flip-Flop tipo D e NAND Pull Up Network . No circuito temos 4 Flip-Flop tipo D e temos

4 NAND Pull Up Network .

Csaida = 2 × (NFF + NNAND PUN) ×2

3× Cox × L × WPMOS

= 2 × (4 + 4) ×2

3× 1.9 × 10−15

F

µm2× 2 µm × 6 µm

= 2.4 × 10−13 F

Determinar Numero de Andares para o Buffer para Relogio Negado (Nao CK)

Nandares buffer Nao CK para circuito = ln

(

Csaida

Centrada

)

= ln

(

2.4 × 10−13 F

1.0 × 10−13 F

)

= 0.8 −→ 1


6.0.17 Numero de Andares para o Buffer para Relogio e para Relogio Negado (Nao CK)

Com base nos resultados anteriores e considerando que e crucial haver sincronismo entre o Relogio e

o Relogio Negado, coloca-se em ambos os casos um buffer de dois andares.

6.0.18 Determinacao do Tempo de Propagacao do Primeiro Andar pipeline

Determinar Tempo de Propagacao do Andar de NAND Pull Down Network

Para o Worst Case Scenario vou assumir que quando mais entradas tiver uma NAND Pull Down

Network maior o seu tempo de propagacao. Desta forma, no andar de NAND Pull Down Network

como existe uma NAND de 3 entradas, sera esta o elemento limitativo de propagacao do sinal. Assim:

CNAND3 PDN = Cjn × WNMOS × LDE + Cjp × WPMOS × LDE

+2

3× Cox × L × (WNMOS + WPMOS)

= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 6 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 6µm)

= 3.3 × 10−14 F

Quando calcular a resistencia para esta porta no Worst Case Scenario vou ter que considerar o

Leff quando os 4 NMOS conectados em serie estao activos. Logo

RNAND3 PDN =1

kpn × WNMOS

Leff× (VDD − V tNMOS)

=1

45 × 10−6 µA

V 2 × 6µm

4∗2µm(5 − 0.87)V

= 7.2 kΩ

tpNAND3 PDN = 0.7 × CNAND3 PDN × RNAND3 PDN

= 0.7 × 3.3 × 10−14 F × 7.2 × 103 Ω

= 0.16 ns


Determinar Tempo de Propagacao do Andar de NAND Pull Up Network

Para o Worst Case Scenario vou assumir que quando mais entradas tiver uma NAND Pull Up

Network maior o seu tempo de propagacao. Desta forma, no andar de NAND Pull Up Network como

existe uma NAND de 4 entradas, sera esta o elemento limitativo de propagacao do sinal. Assim:

CNAND4 PUN = Cjn × WNMOS × LDE + 4 × Cjp × WPMOS × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 4 × 3.2 × 10−16

F

µm2× 6 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 6µm)

= 8.8 × 10−14 F

Quando calcular a resistencia para esta porta no Worst Case Scenario vou ter que considerar o

Leff quando os 2 PMOS conectados em serie estao activos. Logo

RNAND4 PUN =1

kpp ×WPMOS

Leff× (VDD − V tPMOS)

=1

15 × 10−6 µA

V 2 × 6µm

2∗2µm(5 − 0.9)V

= 11 kΩ

tpNAND4 PUN = 0.7 × CNAND4 PUN × RNAND4 PUN

= 0.7 × 8.8 × 10−14 F × 11 × 103 Ω

= 0.67 ns

Determinar Tempo de Propagacao do Andar Master do Flip-Flop tipo D

CFF MASTER = Cjn × WNMOS × LDE + Cjp × WPMOS × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 6 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 6µm)

= 4.8 × 10−14 F


Quando calcular a resistencia no Worst Case Scenario vou assumir a situacao em que sao os

PMOS do Flip-Flop tipo D MASTER que estao em funcionamento, pois apresenta uma resistencia

maior.

RFF MASTER =1

kpp ×WPMOS


=1

15 × 10−6 µA

V 2 × 6µm

2∗2µm(5 − 0.9)V

= 11 kΩ

tpFF MASTER = 0.7 × CFF MASTER × RFF MASTER

= 0.7 × 4.8 × 10−14 F × 11 × 103 Ω

= 0.36 ns

Determinacao do Tempo de Propagacao do Primeiro Andar pipeline

tpandar 1 pipeline = tpNAND3 PDN + tpNAND4 PUN + tpFF MASTER

= (0.16 + 0.67 + 0.36) ns

= 1.2 ns

6.0.19 Determinacao do Tempo de Propagacao do Segundo Andar pipeline

O segundo andar do pipeline e formado apenas pelo Slave do Flip-Flop tipo D . Aqui o Worst Case

Scenario e aquele em que a saıda do Flip-Flop tipo D entra em mais portas NAND , aumentando

assim a capacidade de saıda. Neste caso, a saıda Qd e aquela que mais vezes entra nas portas NAND

(entra 4 vezes). Desta forma:

Determinar Tempo de Propagacao do Andar Slave do Flip-Flop tipo D

CFF SLAV E = Cjn × WNMOS × LDE + Cjp × WPMOS × LDE

+2


+ 4 × frac23 × Cox × L × (WNMOS + WPMOS)

+2


= 2.0 × 10−13 F


Quando calcular a resistencia no Worst Case Scenario vou assumir a situacao em que sao os

PMOS do Flip-Flop tipo D SLAVE que estao em funcionamento, pois apresenta uma resistencia

maior.

RFF SLAV E =1

kpp ×WPMOS


= 11 kΩ

tpFF SLAV E = tpandar 2 pipeline = 0.7 × CFF SLAV E × RFF SLAV E

= 1.5 ns

6.0.20 Determinacao do Tempo de Propagacao de um Inversor no Oscilador

Cinversor no osc = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 18µm)

= 1.0 × 10−13 F

Rinversor no osc =1

kpp ×WPMOS ESTATICO

L× (VDD − V tPMOS)

=1

15 × 10−6 µA

V 2 × 18µm

2µm(5 − 0.9)V

= 1.8 kΩ

tpinversor no osc = 0.7 × Cinversor × Rinversor

= 0.7 × 1.0 × 10−13 F × 1.8 × 103 Ω

= 0.13 ns

6.0.21 Determinacao do Numero de Inversores no Oscilador

Ninversores no oscilador =maxtpandar 1 pipeline, tpandar 2 pipeline

tpinversor no osc

= 11


6.0.22 Determinacao do Tempo de Propagacao Buffer de 2 Andares do Oscilador ao

Circuito

Determinar Tempo de Propagacao entre o Inversor1 e o Inversor2

Cinversor1→2 = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 18µm)

= 1.0 × 10−13 F

Rinversor1→2 =1



=1

15 × 10−6 µA

V 2 × 18µm

2µm(5 − 0.9)V

= 1.8 kΩ

tpinversor1→2 = 0.7 × Cinversor1→2 × Rinversor1→2

= 0.7 × 1.0 × 10−13 F × 1.8 × 103 Ω

= 0.13 ns

Determinar Tempo de Propagacao entre o Inversor2 e o Saıda do Buffer

Cinversor2→saida = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+ 2 × (NFF + NNAND PDN) × frac23 × Cox × L × (WNMOS + WPMOS)

= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+ 2 × (4 + 12) ×2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 6µm)

= 1.0 × 10−12 F


Rinversor2→saida =1



=1

15 × 10−6 µA

V 2 × 18µm

2µm(5 − 0.9)V

= 1.8 kΩ

tpinversor2→saida = 0.7 × Cinversor2→saida × Rinversor2→saida

= 1.3 ns

Determinacao do Tempo de Propagacao Buffer de 2 Andares que se Liga ao Circuito

tpbuffer osc→circuito = tpinversor1→2 + tpinversor2→saida

= 1.4 ns

6.0.23 Determinacao do Tempo de Propagacao Buffer de 2 Andares que se Liga ao

Bondpad

Determinar Tempo de Propagacao entre o Inversor1 e o Inversor2

Cinversor1→2 = Cjn × WNMOS ESTATICO × LDE + Cjp × WPMOS ESTATICO × LDE

+2


= 1.0 × 10−16F

µm2× 6 µm × 7 µm + 3.2 × 10−16

F

µm2× 18 µm × 7 µm

+2

3× 1.9 × 10−15

F

µm2× 2 µm × (6 µm + 18µm)

= 1.0 × 10−13 F


Rinversor1→2 =1



=1

15 × 10−6 µA

V 2 × 18µm

2µm(5 − 0.9)V

= 1.8 kΩ

tpinversor1→2 = 0.7 × Cinversor1→2 × Rinversor1→2

= 0.7 × 1.0 × 10−13 F × 1.8 × 103 s

= 0.13 ns

Determinar Tempo de Propagacao entre o Inversor2 e o Bondpad

Cinversor2→bondpad = Cjn × WNMOS ESTATICO(18µm) × LDE + Cjp × WPMOS ESTATICO(49µm) × LDE

+ Cbondpad

= 0.4 × 10−12 F

Rinversor2→bondpad =1



= 1.8 kΩ

tpinversor2→bondpad = 0.7 × Cinversor2→bondpad × Rinversor2→bondpad

= 0.5 ns

Determinacao do Tempo de Propagacao Buffer de 2 Andares que se Liga ao Bond-

pad

tpbuffer circuito→bondpad = tpinversor1→2 + tpinversor2→bondpad

= 0.6 ns


6.0.24 Determinacao do Periodo do Oscilador

Toscilador = 2 × Numinversores no osc × tpinversor no osc

= 2 × 11 × 0.13ns = 2.8ns

6.0.25 Determinacao da Frequencia de Operacao do Circuito

fcircuito =1

Toscilador

=1

2.8 × 10−9 s= 357 MHz

6.0.26 Resumo dos Calculos Teoricos

Cbondpad 0.27 fF

Nandares buffer para bondpad 2

Nandares buffer CK para circuito 2

Nandares buffer Nao CK para circuito 1 (mas usam-se 2 para sincronizacao com CK)



tpinversor no osc 0.13 ns

Ninversores no oscilador 11

tpbuffer osc→circuito 1.4 ns

tpbuffer circuito→bondpad 0.6 ns

Toscilador 2.8 ns

fcircuito 357 MHz

Tabela 14: Tabelas com o resumo dos valores teoricos


6.0.27 Tabela com os Valores dos Erros Associados as Medias Realizadas

Medida Valor Simulado Valor Teorico Erro Relativo

=|valorsimulado−valorteorico|

|valorteorico|· 100%

tpandar 1 pipeline 2.8 ns 1.2 ns 133

tpandar 2 pipeline 1.4 ns 1.5 ns 7

tpinversor no osc 0.82 ns 0.13 ns 500

tpbuffer osc→circuito 1.4 ns 1.4 ns 0

tpbuffer circuito→bondpad 2.2 0.6 ns 267

Toscilador 10 ns 2.8 ns 257

Tabela 15: Tabelas com o valor do erros associado a cada medida


7 Layouts

Figura 36: layout do inversor de dimensoes

(WPMOS = 18µm WNMOS = 6µm)

.

Figura 37: layout do inversor de dimensoes

(WPMOS = 49µm WNMOS = 18µm)

Figura 38: layout de uma NAND 2 Pull Down

Network

.

Figura 39: layout de uma NAND 3 Pull Down

Network


Figura 40: layout de uma NAND 3 Pull Up

Network

.

Figura 41: layout de uma NAND 4 Pull Up

Network

Figura 42: layout do buffer de dois andares

.

Figura 43: layout do Flip-Flop tipo D


Figura 44: layout do oscilador constituido por 11 inversores

Figura 45: layout mostrando a ligacao do oscilador ao buffer de dois andares

Circu

itosIn

tegrados

Digitais,

2006/2007P

rojecto

245

Figura 46: layout mostrando a ligacao das portas NAND com os Flip-Flop tipo D


Fig

ura

47:

layo

ut

tota

ldo

circ

uit

o


8 Discussao dos Resultados

Se compararmos a tabela 1 com a imagem 26 (ou com a figura 27 onde os pulsos sao muito mais defi-

nidos),verificamos que o circuito apresentado neste trabalho cumpre o objectivo de gerar a sequencia

apresentada na figura 1. Alem do mais, pelo facto de se trabalhar com as medidas mınimas quando

se realizou a simulacao em SPICE e consequentemente em LASI, minimizou-se a area do circuito

projectado. Apenas a incorporacao do Pad Frame veio a aumentar a area necessaria a concepcao do

circuito 2

Por curiosidade e apresentado na figura 28 o resultado das saıdas Q dos Flip-Flop tipo D com um

buffer de 3 andares. Podemos verificar que a presenca de mais um andar neste buffer vem a destruir

o sinal (alem de o inverter, dado ao facto de termos um numero mınimo de inversores).

Se procedermos agora a uma comparacao entre os valores obtidos na simulacao (tabela 12), os

valores teroricos calculados (tabela 14) e os erros associados a cada medida efectuada (15), pode-

mos verificar que com excepcao das medidas para o tpandar 2 pipeline e para o tpbufferosc→circuito que

apresentam erros relativo baixos, os restantes valores apresentam erros relativos elevados.

Estes resultados permitem-nos mais uma vez reflectir sobre o modelo simplista usado nos calculos

teoricos face ao modelo utilizado pelo simulador SPICE 3.

2Poder-se-ia ter minimizado a area deste Pad Frame, se este tivesse sido feito de raız.3O nıvel utilizado para os MOSFET foi o nıvel 2


9 Bibliografia

Referencias

[1] Sedra, Adel, S. ; Smith, Kenneth C. ; Microelectronic Circuits; 5a edicao; Oxford University

Press; 2004; ISBN 0-19-514252-7

[2] Baker, R. Jacob; Boyce, David E.; Li, Harry W.; CMOS Circuit Design, Layout and Simulation;

IEEE Press Series on Microelectronic Systems; John Wiley and Sons; 1998; ISBN 0-7803-3416-7

[3] Floyd, Thomas L.; Digital Fundamentals - International Edition; 8a edicao; 2003; Prentice Hall;

ISBN 0-13-046411-2

[4] Rocha, Manuel Mateus e Silva; Projecto 1: Projeccao, Simulacao e Layout de um Circuito Logico

usando Logica Complementar ; 27 de Novembro de 2006;

universidade do algarve -...

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