sinal de relógio básculas actualizadas no flanco 12... · no circuito do próximo slide e no...

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Mário Serafim Nunes Guilherme Silva Arroz

Básculas – Flip-flops


  Sinal de relógio   Básculas actualizadas no flanco   Flip-flops master-Slave   Flip-flops edge-triggered   Flip-flops SR, D, JK e T   Entradas directas   Características temporais

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Sistemas Digitais - Taguspark

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  Um circuito combinatório pode exibir nas suas saídas picos não previstos no projecto em virtude dos tempos de atraso das portas poderem gerar situações de transição que os ocasionem.

  Um pico é uma ocorrência com duração muito curta de um nível oposto ao nível constante do sinal num determinado intervalo de tempo.

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  No circuito do próximo slide e no diagrama temporal feito mostrando o efeito dos atrasos das portas, pode ver-se que quando B passa de 1 para 0, a porta de cima passa de 1 para 0 antes da porta de baixo passar de 0 para 1.

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Exemplo

Pico

Diagrama temporal mostrando os atrasos


  Esta situação em que em circuitos combinatórios podem surgir picos indesejados nas saídas é preocupante quando esses circuitos estão integrados com circuitos sequenciais porque pode haver memorização de valores não desejados.

  Como se verá, a solução é ignorar, para efeitos de memorização, os valores nas saídas dos circuitos combinatórios nos períodos em que os picos podem ocorrer.

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  Os circuitos sequenciais podem assumir dois tipos:   Circuitos sequenciais assíncronos em que os diversos

elementos de memória não estão sincronizados entre si, reagindo logo que uma mudança ocorre em qualquer entrada.

  Circuitos sequenciais síncronos em que existe um sinal de relógio comum a todos os elementos de memória que define o tempo em que eles são sensíveis às entradas e podem alterar o seu estado e as suas saídas.

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  O sinal de relógio define fases no funcionamento do circuito sequencial.   uma fase de cálculo dos sinais de entrada para

actualizar os diferentes elementos de memória,   Uma outra fase em que estes são actualizados.   Deste modo, os picos que surgem na lógica de

geração dos sinais de entrada serão ignorados pelos elementos de memória.

  O sinal de relógio sincroniza a mudança de estado de todos os elementos de memória permitindo assim definir um estado global.

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  O relógio é um “sinal limpo”, isto é, sem picos.

  O sinal de relógio ilustrado tem um período T que é o tempo que passa entre dois flancos iguais sucessivos.

  A fase em que o relógio está a 1 pode ou não ser igual à fase em que está a zero.

  Chama-se duty cycle à relação que mede a fracção do período com o sinal a 1.

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Flanco ascendente

Flanco descendente


  As básculas que se estudaram até agora, actualizam as suas saídas quando as entradas mudam, durante todo o tempo em que a linha de enable está activa. A esta característica chama-se transparência.

  São básculas sensíveis ao nível do sinal de enable ou das entradas SR e D.

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  Para construir circuitos síncronos é necessário ter básculas que reagem a um flanco do sinal de relógio e não ao seu nível.

  Este tipo de básculas designam-se habitualmente por flip-flops.

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  Isso permite também que os circuitos combinatórios ligados às básculas tenham de estar estáveis (sem picos) apenas numa parte reduzida do período do sinal de relógio.

  Analisam-se dois tipos de básculas que, reagindo ambas num flanco do relógio, são diferentes no que diz respeito à “leitura” das entradas.

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  A figura ilustra uma báscula que reage num flanco da linha de relógio:

  O circuito é constituído por dois latches SR.   Esta arquitectura denomina-se de

Mestre-escravo ou Master-slave.

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  Como se vê o circuito é construído com dois latches SR em que as linhas de activação são activas em valores opostos.

  Neste circuito, quando o relógio (linha CLK) está a 0, o primeiro latch está bloqueado e o segundo está transparente. Mas as entradas não se alteram porque são as saídas do primeiro, que está bloqueado.

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  Quando CLK passa para 1, o segundo latch fica bloqueado e as saídas não se alteram. O primeiro está agora sensível às entradas podendo mudar de estado.

  Quando CLK volta a 0, o primeiro latch bloqueia e o segundo altera as suas saídas. Reage no flanco descendente do relógio, portanto.

  O Mestre toma as decisões e o Escravo implementa-as no momento adequado.

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  Exemplo de diagrama temporal

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Porque usamos latches SR voltamos a este problema

Não é possível prever

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  Símbolos

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Indicação do carácter Master-Slave

O número 1 serve para assinalar a dependência de S e R em relação a C, isto é, serve para dizer que as entradas só têm consequências quando houver o flanco activo da linha de relógio.


  Tabela

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Master-slave

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  Repare-se que, no flip-flop Master-slave, apesar da reacção se dar no flanco descendente do relógio, o circuito está sensível à influência das entradas durante todo o tempo em que a linha de relógio está a 1.

  Isso, por vezes é inconveniente e desenvolveu-se um outro tipo de flip-flop em que as entradas são amostradas no mesmo flanco em que se dá a reacção. Este tipo de flip-flop designa-se por edge-triggered.

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  A concepção de um flip-flop edge-triggered é uma tarefa que exige ferramentas teóricas não estudadas nesta unidade curricular.

  Por isso apresenta-se, sem justificação, apenas para ilustração, o circuito de um flip-flop deste tipo.

  Escolheu-se o circuito do flip-flop D edge-triggered.

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O circuito:


  Símbolos do flip-flop D edge-triggered como descrito

  Símbolo do D edge-triggered que reage no flanco descendente do relógio

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Indicação do carácter Edge-triggered

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  E a tabela é a seguinte

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Edge-triggered


  Um diagrama temporal exemplificativo

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Acabaram as indefinições!

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  Os dois tipos de flip-flop, master-slave e edge-triggered coexistem no mercado e têm ambos aplicação. Em algumas circunstâncias um dos tipos é preferível, mas em muitas situações pode ser usado um deles indiferentemente.

  O comportamento quanto à linha de relógio e quanto às entradas é independente. Podemos ter flip-flops SR e D, quer na versão master-slave, quer na edge-triggered.

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  Os flip-flops SR têm o inconveniente de ter, com S = R = 1, uma transição imprevisível.

  Mas têm a vantagem de ter duas entradas e, por exemplo, de terem a possibilidade de manter o estado, coisa que os D não têm.

  Por isso se desenvolveu um flip-flop derivado do SR, sem o seu inconveniente, que é o flip-flop JK.

  A situação em que J = K = 1 provoca a mudança de estado no flip-flop.

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  Também no caso do JK existem flip-flops dos dois tipos. Ilustra-se o circuito de um edge-triggered

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Estas portas impedem que S = R = 1 mesmo quando J = K =1.


  A tabela agora é:

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No caso de ser um edge-triggered sensível ao flanco ascendente.

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  O símbolo é o seguinte

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Diagrama temporal nos dois tipos do JK

descendente"

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  Um último flip-flop, que é sobretudo usado em contadores é o flip-flop T (de toggle).

  Esta báscula tem, para além da entrada de relógio, apenas a entrada T e pode ser construído como na figura.

  Quando T = 1, o flip-flop muda de estado. Quando T = 0, mantém o estado.

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  Símbolo e tabela

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Exemplo para um flip-flop edge-triggered que reage no flanco ascendente

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  Em todos os flip-flops e em alguns latches (nomeadamente no caso do latch D) é interessante ter, para além das entradas síncronas, isto é, que só têm efeito quando surge o flanco activo do relógio, duas entradas que permitam em qualquer momento colocar a báscula em 0 ou em 1, independentemente do que acontece na entrada de relógio.

  Estas entradas são as entradas assíncronas ou directas.

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  Esta opção é interessante para Reset inicial de um circuito, colocando-o num estado conhecido, ou para impor um determinado estado durante o funcionamento do circuito quando tal se revela útil.

  Pela lógica da construção são entradas habitualmente activas a 0.

  Note-se que estas entradas têm prioridade sobre todas as outras.

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  Exemplo do símbolo de um flip-flop JK edge-triggered com entradas directas.

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  Tal como no caso de circuitos combinatórios existe um intervalo de tempo entre o momento em que as entradas são activadas numa báscula e o momento em que as saídas reagem. Esse é o tempo de atraso ou tempo de propagação.

  No caso de flip-flops, por exemplo, esse tempo não se refere às entradas síncronas porque estas, só por si não provocam reacções nas saídas. Esses tempos são medidos em relação ao flanco activo de relógio ou às entradas assíncronas.

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  Nos flip-flops as entradas não podem mudar no momento em que o flanco activo de relógio surge. Nessas condições é impossível garantir qual a evolução da báscula.

  Esta situação é ainda um pouco mais complicada no caso de flip-flops master-slave.

  No caso dos edge-triggered, há que garantir um intervalo em torno do flanco activo no qual não pode haver alterações das entradas.

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  O tempo que decorre antes do flanco denomina-se tempo de preparação ou set-up time.

  O tempo que decorre depois do flanco é o tempo de manutenção ou hold time.

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  Como se percebe agora, retomando um dos problemas anteriormente postos, um sistema sequencial funcionará bem se os eventuais picos nos circuitos sequenciais que afectem as entradas de básculas ocorrerem fora do intervalo definido pelos tempos de preparação e de manutenção.

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  Livro recomendado, Capítulo 6, secções 6.3 e 6.4

  Existem muitos livros com capítulos sobre o assunto.

  A Internet é, como de costume, uma fonte que, explorada com espírito crítico, tem muito para dar.

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