operaÇÃo analÓgica de transistores de mÚltiplas …
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RODRIGO TREVISOLI DORIA
OPERAÇÃO ANALÓGICA DE TRANSISTORES DE MÚLTIPLAS PORTAS
EM FUNÇÃO DA TEMPERATURA
São Paulo 2010
RODRIGO TREVISOLI DORIA
OPERAÇÃO ANALÓGICA DE TRANSISTORES DE MÚLTIPLAS PORTAS EM
FUNÇÃO DA TEMPERATURA
Tese apresentada à Escola Politécnica da
Universidade de São Paulo para a obtenção
do título de Doutor em Engenharia Elétrica.
Área de Concentração: Microeletrônica
Orientador: Prof. Dr. Marcelo Antonio
Pavanello
São Paulo 2010
Aos meus pais Francisco Pedro Doria e
Sonali Regina Trevisoli Doria que nunca
mediram esforços para a realização de
meus sonhos e ao meu irmão Renan. A
vocês devo a pessoa que me tornei. Tenho
muito orgulho de vocês.
AGRADECIMENTOS
Ao meu orientador, professor Dr. Marcelo Antonio Pavanello, que sempre
recebeu com entusiasmo todos os resultados alcançados, agradeço pela confiança
depositada e por todos os ensinamentos, tão importantes durante este trabalho.
Ao prof. Dr. Jean-Pierre Colinge por ter me recebido em seu grupo de pesquisa e
disponibilizado toda a infra-estrutura do Tyndall National Institute, Irlanda, possibilitando
que eu estudasse um dos dispositivos mais inovadores do momento.
Aos meus pais Francisco e Sonali que, por mim, foram à Irlanda e, se necessário
fosse, iriam a Marte e ao meu irmão Renan, que espero, algum dia, poder recompensar
pela grande contribuição através de idéias e discussões técnicas.
À amiga Michelly de Souza, agora professora e doutora, que procurou sanar
minhas dúvidas sempre que necessário.
Ao prof. Dr. João Antonio Martino, por me dar a oportunidade de integrar o grupo
de pesquisa SOI-CMOS e a todos os meus companheiros de grupo.
Aos meus avós Adão e Anna que sempre me incentivaram e estiveram ao meu
lado, torcendo por mim, durante toda a minha vida.
Ao Centro Universitário da FEI, por toda a infra-estrutura disponibilizada durante
meus anos de mestrado e doutorado e a todos os amigos que lá consegui.
À FAPESP, pelo suporte financeiro prestado ao longo dos últimos três anos,
tornando possível a conclusão do doutorado.
A todos aqueles que, de alguma forma, colaboraram ou mostraram interesse
pelo trabalho e que tiveram seu nome aqui omitido de forma involuntária.
RESUMO
Neste trabalho, é apresentada uma análise da operação analógica de
transistores de múltiplas portas, avaliando a tensão Early, o ganho de tensão em malha
aberta, a razão da transcondutância pela corrente de dreno (gm/IDS), a condutância de
dreno e, em especial, a distorção harmônica, exibida por estes dispositivos. Ao longo
deste trabalho, foram estudados FinFETs, dispositivos de porta circundante (Gate-All-
Around – GAA) com estrutura de canal gradual (Graded-Channel – GC) e transistores
MOS sem junções (Junctionless - JL). Inicialmente, foi efetuada a análise da distorção
harmônica apresentada por FinFETs com e sem a presença de tensão mecânica
biaxial, com diversas larguras de fin (Wfin) e comprimentos de canal (L), quando estes
operavam em saturação, como amplificadores de um único transistor. Nesta análise, as
não-linearidades foram avaliadas através da extração das distorções harmônicas de
segunda e terceira ordens (HD2 e HD3, respectivamente), mostrando que a presença
de tensão mecânica tem pouca influência em HD2, mas altera levemente a HD3.
Quando os ganhos de tensão em malha aberta dos dispositivos são levados em conta,
transistores sem tensão, também chamados de convencionais, mais estreitos
apresentam grande vantagem em termos de HD2 em relação aos tensionados. Ainda
nesta análise, percebeu-se que HD2 e HD3 de transistores tensionados pioram com a
redução da temperatura, especialmente em inversão mais forte. Na seqüência, foi
efetuada uma análise de HD3 em FinFETs com e sem tensão mecânica de vários
comprimentos e larguras de canal, operando em região triodo e aplicados a estruturas
balanceadas 2-MOS, mostrando que presença de tensão mecânica traz pouca
influência em HD3, mas reduz a resistência do canal dos dispositivos (RON), o que não é
bom em estruturas resistivas, como as avaliadas. Nesta análise, ainda, pode-se
perceber uma melhora em HD3 superior a 30 dB ao se incrementar VGT de zero a 1,0 V,
em cuja tensão dispositivos mais estreitos apresentam curvas mais lineares que os
mais largos. Então, foi estudada a distorção apresentada por transistores GAA e GC
GAA operando em regime triodo, aplicados a estruturas 2-MOS, onde se pôde perceber
que GC GAAs com maiores comprimentos da região fracamente dopada apresentam
vantagem em HD3 em relação aos demais, para valores de VGT superiores a 2 V. Na
avaliação destas estruturas em função da temperatura, percebeu-se que, para VGT
superiores a 1,1 V, HD3 depende fortemente da temperatura e piora conforme a
temperatura diminui. O estudo envolvendo transistores sem junções foi mais focado em
seus parâmetros analógicos, comparando-os aos apresentados por dispositivos de
porta tripla ou FinFETs. Em inversões moderada e forte, transistores sem junção
apresentaram menores valores para gm/IDS em relação a dispositivos de FinFETs
polarizados em um mesmo nível de corrente, entretanto, a dependência de gm/IDS com a
temperatura em transistores sem junção também foi menor que a apresentada por
FinFETs. JL e FinFETs apresentaram comportamentos distintos para a tensão Early e o
ganho de tensão em malha aberta em função da temperatura. Estes parâmetros
sempre melhoram com o aumento da temperatura em dispositivos JL, enquanto que
exibem seu máximo valor em temperatura ambiente em FinFETs. Nas proximidades da
tensão de limiar, transistores sem junção com largura de fin de 30 nm exibiram tensão
Early e ganho superiores a 80 V a 57 dB, respectivamente, enquanto que FinFETs
mostraram Tensão Early de 35 V e ganho de 50 dB. Em todos os estudos efetuados ao
longo do trabalho, procurou-se apontar as causas das não-linearidades apresentadas
pelos dispositivos, a partir de modelos analíticos que pudessem relacionar a física de
funcionamento dos transistores com os resultados experimentalmente obtidos.
Palavras-chave: SOI, FinFET, GAA, Junctionless, canal gradual, porta dupla, distorção
harmônica, tensão mecânica.
ABSTRACT
In this work it is presented an analysis of the analog operation of multiple gate
transistors, evaluating the Early Voltage, the open-loop voltage gain, the
transconductance over the drain current ratio (gm/IDS), the drain conductance and,
especially, the harmonic distortion exhibited by these devices. Along the work, FinFETs,
Gate-All-Around (GAA) devices with the Graded-Channel (GC) structure and MOS
transistors without junctions (Junctionless - JL) were studied. Initially, an analysis of the
harmonic distortion presented by conventional and biaxially strained FinFETs with
several fin widths (Wfin) and channel lengths (L) was performed, when these devices
were operating in saturation as single transistor amplifiers. In this analysis, the non-
linearities were evaluated through the extraction of the second and the third order
harmonic distortions (HD2 and HD3, respectively), and it was shown that the presence
of strain has negligible influence in HD2, but slightly changes HD3. When the open loop
voltage gain of the devices is taken into consideration, narrower conventional transistors
present a huge advantage with respect to the strained ones in terms of HD2. Also, it was
perceived that both HD2 and HD3 of strained FinFETs worsen with the temperature
decrease, especially in stronger inversion. In the sequence, an analysis of the HD3
presented by conventional and strained FinFETs of several fin widths and channel
lengths operating in the triode regime was performed. These devices were applied to
2-MOS balanced structures, showing that the presence of the strain does not influence
significantly the HD3, but reduces the resistance in the channel of the transistors (RON),
which is not good for resistive structures as the ones evaluated. In this analysis, it can
also be observed an HD3 improvement of 30 dB when VGT is increased from zero up to
1,0 V, where narrower devices present transfer characteristics more linear than the
wider ones. Then, it was studied the distortion presented by GAA and GC GAA devices
operating in the triode regime, applied to 2-MOS structures. In this case, it could be
perceived that GC GAAs with longer lightly doped regions present better HD3 in
comparison to the other devices for VGT higher than 2.0 V. In the evaluation of these
structures as a function of the temperature, it could be seen that for VGT higher than
1.1 V, HD3 strongly depends on the temperature and worsens as the temperature
decreases. The study involving JL transistors was focused on their analog parameters,
comparing them to the ones presented by triple gate devices or FinFETs. In moderate
and strong inversions, Junctionless showed lower values for gm/IDS with respect to triple
gate devices biased at a similar current level. However, the dependence of gm/IDS from
Junctionless with the temperature was also smaller than the one presented by FinFETs.
Junctionless and FinFETs exhibited distinct behaviors for the Early voltage and the
open-loop voltage gain as a function of the temperature. These parameters always
improve with the temperature raise in JL devices whereas they exhibit their maximum
values around room temperatures for FinFETs. In the proximity of the threshold voltage,
Junctionless with fin width of 30 nm presented Early voltage and intrinsic gain larger
than 80 V and 57 dB, respectively, whereas FinFETs exhibited Early voltage of 35 V and
gain of 50 dB. For all the studies performed in this work, the probable causes of the non-
linearities were pointed out, from analytic models that could correlate the physical work
of the devices with the experimental results.
Keywords: SOI, FinFET, GAA, Junctionless, graded-channel, double gate, harmonic
distortion, strain.
LISTA DE FIGURAS
Figura 2.1 – Estruturas de transistores de porta dupla: (A) FinFET e (B) MOSFET
DELTA. ..................................................................................................................... 37
Figura 2.2 – Esquema da inversão de volume em um MOSFET de porta dupla com filme
fino em (A) VGS ≤ VTH e em (B) VGS > VTH 6. .............................................................. 38
Figura 2.3 – Estrutura multi-dedos ou multi-fins. ............................................................ 39
Figura 2.4 – Estrutura final do dispositivo Gate-All-Around em (A) perspectiva e (B) corte
transversal. ............................................................................................................... 42
Figura 2.5 – Corte transversal do dispositivo de porta circundante com arquitetura de
canal gradual (GC GAA)........................................................................................... 44
Figura 2.6 – (A) Esquema tridimensional de um transistor de múltiplas portas, (B) corte
transversal do dispositivo nMOS sem junções e (C) secção transversal de um nMOS
FinFET ou Trigate modo inversão. ........................................................................... 46
Figura 2.7 – Esquema da geração da distorção harmônica em um transistor MOS. ..... 48
Figura 2.8 – Normalização da característica corrente-tensão através do IFM. .............. 56
Figura 2.9 – Característica de transferência normalizada nos eixos x e y, onde são
evidenciadas as áreas abaixo e acima da curva. ..................................................... 57
Figura 2.10 – Diferença da saída normalizada menos o sinal de entrada, yr(x)-x, e seu
módulo |yr(x)-x| 67. .................................................................................................... 59
Figura 2.11 – Bloco amplificador formado por um único transistor MOS. ...................... 62
Figura 2.12 – Definição da tensão Early a partir da característica IDS vs. VDS de um
transistor MOS. ........................................................................................................ 63
Figura 2.13 – Esboço da curva de gm/IDS em função de IDS/(Weff/Leff) para um FinFET de
Wfin = 20 nm e L = 10 m 75. ..................................................................................... 65
Figura 2.14 – Integrador RC para pequenos sinais utilizando transistores ao invés de
resistores. ................................................................................................................. 68
Figura 2.15 – Integrador RC utilizando uma estrutura balanceada 2-MOS. ................... 69
Figura 2.16 – Esquema da geração de tensão biaxial em uma lâmina de silício relaxado.
................................................................................................................................. 72
Figura 2.17 – Efeitos da variação da temperatura na concentração intrínseca de
portadores e na largura de banda proibida............................................................... 74
Figura 2.18 – Efeitos da variação da temperatura na porcentagem de impurezas
ionizadas e no potencial de Fermi. ........................................................................... 76
Figura 3.1 – Curvas experimentais de IDS/W vs. VGT com VDS = 0,75 V para dispositivos
(A) convencionais e (B) tensionados de L = 10 µm. ................................................. 87
Figura 3.2 – Curvas de gm/IDS vs. VGT para dispositivos (A) convencionais e (B)
tensionados polarizados com VDS = 0,75 V de L = 10 µm e diversos Wfin. ............... 88
Figura 3.3 – Curvas de AV vs. gm/IDS para (A) dispositivos convencionais e (B)
transistores com tensão mecânica com VDS = 0,75 V para diversos Wfin e L = 10 µm.
................................................................................................................................. 89
Figura 3.4 – Curvas de HD2 vs. gm/IDS para dispositivos (A) convencionais e (B)
tensionados com L = 10 μm, Va = 50 mV e diversos Wfin em VDS = 0,75 V calculadas
através do IFM e de (2.21). ...................................................................................... 92
Figura 3.5 – Curvas de gm/W e (dgm/dVGT)/W em função de gm/IDS para transistores (A)
convencionais e (B) tensionados de L = 10 μm e diversos Wfin com VDS = 0,75 V. .. 93
Figura 3.6 – Curvas de HD3 vs. gm/IDS obtidas para (A) dispositivos convencionais e (B)
transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV para diversos
Wfin e L = 10 µm calculadas através do IFM e de (2.22). ......................................... 96
Figura 3.7 – Curvas de HD3 vs. gm/IDS para dispositivos FinFETs convencionais
simuladas no Atlas 111 com L = 910 nm e três Wfin diferentes, polarizadas em
VDS = 0,75 V e Va = 50 mV. ................................................................................... 100
Figura 3.8 – HD2 vs. gm/IDS extraído para (A) dispositivos convencionais e (B)
transistores com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos
Wfin. ........................................................................................................................ 103
Figura 3.9 – HD3 vs. gm/IDS extraído para (A) dispositivos convencionais e (B)
transistores com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos
Wfin. ........................................................................................................................ 104
Figura 3.10 – Curvas medidas de HD2 vs. gm/IDS obtidas para (A) dispositivos
convencionais e (B) com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para
diversos L e Wfin = 20 nm. ...................................................................................... 105
Figura 3.11 – Curvas medidas de HD3 vs. gm/IDS obtidas para (A) dispositivos
convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e
Vout = 1,5 V para diversos L e Wfin = 20 nm. ........................................................... 106
Figura 3.12 – Curvas medidas de HD3/AV vs. gm/IDS obtidas para (A) dispositivos
convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e
Va = 50 mV para diversos L e Wfin = 20 nm. .......................................................... 107
Figura 3.13 – Curvas experimentais da corrente de dreno em função de VGT para
dispositivos com tensão mecânica com VDS = 0,75 V para diversas temperaturas.
............................................................................................................................... 108
Figura 3.14 – Curvas medidas de HD2 e HD3 em função de gm/IDS para transistores
com tensão mecânica com VDS = 0,75 V e Va = 50 mV em diversas temperaturas
(L = 10 µm e Wfin = 30 nm). .................................................................................... 109
Figura 3.15 – Características experimentais de HD2 e HD3 vs. T obtidas para
transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV para diversos
Wfin. ........................................................................................................................ 111
Figura 3.16 – AV vs. T extraído para dispositivos com tensão mecânica com
VDS = 0,75 V e VGT = 0,2 V para Wfin de 30 nm e 570 nm. ..................................... 112
Figura 3.17 – Esquema da estrutura balanceada com 2 transistores (2-MOS). ........... 115
Figura 3.18 – Curvas da corrente de dreno para dois FinFETs convencionais (IDS1 e IDS2)
com L = 10 µm e Wfin = 30 nm e a corrente total na fonte comum (IDSt = IDS1 – IDS2)
da estrutura 2-MOS em função de VDS com VGT = 0,5 V. ....................................... 116
Figura 3.19 – Curvas de HD3 em função de VGT extraídas para estruturas balanceadas
com FinFETs com diversos Wfin de L = 10 μm e Va de (A) 0,1 V e (B) 0,25 V. ...... 117
Figura 3.20 – Curvas de HD3 em função de Va extraídas experimentalmente para
estruturas balanceadas compostas por dispositivos FinFETs de diversos W fin,
L = 10 μm e VGT = 1,0 V. ........................................................................................ 118
Figura 3.21 – Curvas de HD3, HD5 e THD em função de VGT extraídas para estruturas
balanceadas com FinFETs de L = 10 μm, Wfin = 70 nm e Va de 0,25 V. ............... 119
Figura 3.22 – HD3 vs. Wfin extraído para estruturas 2-MOS com FinFETs de 10 μm de
comprimento com Va = 0,25 V para vários VGT. ..................................................... 120
Figura 3.23 – Curvas de HD3 em função de VGT calculadas a partir da expressão (3.11)
para estruturas balanceadas composta por FinFETs de diversos W fin, L = 10 μm e
Va = 0,1 V. ............................................................................................................. 122
Figura 3.24 – Curvas de μeff/W vs. VGT extraídas para estruturas balanceadas 2-MOS
com FinFETs de diversos Wfin, L = 10 μm e Va = 0,25 V. ...................................... 123
Figura 3.25 – Curvas de HD3 vs. VGT extraídas para estruturas 2-MOS compostas por
FinFETs convencionais e tensionados de diversos W fin com L = 10 m e Va= 0,15 V.
............................................................................................................................... 125
Figura 3.26 – HD3 vs. Wfin extraído para estruturas 2-MOS compostas por FinFETs
convencionais e com tensão mecânica de L = 10 m e Va = 0,15 V...................... 126
Figura 3.27 – Curvas de HD3 vs. VGT para estruturas balanceadas 2-MOS com FinFETs
convencionais e tensionados com Wfin = 20 nm e diversos comprimentos de canal.
............................................................................................................................... 127
Figura 3.28 – HD3 vs. RON.W extraído para estruturas balanceadas compostas por
FinFETs (A) convencionais e (B) tensionados de diversos W fin com L = 10 μm
polarizados em Va = 0,15 V. .................................................................................. 128
Figura 3.29 – Curvas de HD3 vs. L para estruturas balanceadas 2-MOS compostas por
FinFETs convencionais e tensionados com W fin = 20 nm polarizados em
Va = 0,15 V. ........................................................................................................... 129
Figura 3.30 – Curvas (A) IDS vs. VGT e (B) gm vs. VGT simuladas e experimentais com
VDS = 1,5 V para dispositivos GC GAA com L = 3 m em T = 300 K. ..................... 132
Figura 3.31 – Curvas de (A) THD e (B) HD3 experimentais e simuladas em função da
amplitude de entrada para dispositivos GC GAA. .................................................. 133
Figura 3.32 – Curvas simuladas de HD3 em função de VGT para estruturas 2-MOS
formadas por dispositivos GAA convencional e GC GAA com (A) Va = 0,25 V e (B)
Va = 0,50 V. ........................................................................................................... 135
Figura 3.33 – Curvas simuladas de HD3 vs. Va para estruturas 2-MOS compostas por
dispositivos GAA convencionais e GC GAA de diferentes razões LLD/L com (A)
VGT = 2,1 V e (B) RON = 20 k 2%. ...................................................................... 136
Figura 3.34 – Curvas simuladas de gm em função de VGT para GAAs convencionais e
GC GAAs L = 10 m com diversos LLD/L para VDS = 0,1 V. .................................... 138
Figura 3.35 – Curvas da corrente IDS em função da tensão aplicada a uma das entradas
VDS da estrutura 2-MOS formada com transistores GAA convencional para diversas
temperaturas. ......................................................................................................... 141
Figura 3.36 – Curvas de HD3 vs. VGT simuladas para dispositivos GAA convencionais e
GC GAAs de diversos LLD/L com temperaturas entre 100 K e 300 K. .................... 142
Figura 3.37 – Curvas experimentais de IDS vs. VGT com VDS = 1,0 V para dispositivos JL
e FinFETs de modo inversão (IM) de diversos Wfin,mask e L = 1,0 µm..................... 146
Figura 3.38 – (A) gm/IDS vs. IDS/(W/L) e (B) IDS vs. VGT para dispositivos JL e FinFETs de
modo inversão (IM) de diversos Wfin,mask e L = 1,0 µm com VDS = 1,0 V. ............... 147
Figura 3.39 – Curvas de VEA vs. gm/IDS extraídas para JL e FinFETs de modo inversão
para transistores de diferentes Wfin,mask e L = 1,0 µm com VDS = 1,0 V. ................. 148
Figura 3.40 – AV vs. gm/IDS obtido para JL e FinFETs de modo inversão com VDS = 1,0 V
para transistores de diferentes Wfin,mask e L = 1 µm. ............................................... 149
Figura 3.41 – Curvas de gm e gD em função de gm/IDS simuladas 154 e experimentais
para dispositivos JL e FinFETs de modo inversão de L = 1,0 µm com VDS = 1,0 V.
............................................................................................................................... 152
Figura 3.42 – Curvas de gD vs. VDS simuladas 154 para dispositivos JL e FinFETs de
modo inversão de L = 1,0 µm com VDS = 1,0 V considerando µ0 similar em ambos os
dispositivos. ............................................................................................................ 153
Figura 3.43 – (A) N(x) e (B) N(x)/VDS na direção do comprimento de canal (x) obtidos
através das estruturas simuladas de JL e FinFETs modo inversão 154 de L = 1,0 µm,
Wfin,sim = 10 nm e Hfin = 10 nm em diferentes VGT. .................................................. 154
Figura 3.44 – (A) Campo elétrico e (B) Eeff(x)/VDS na direção do comprimento de canal
obtidos através das estruturas simuladas de JL e FinFETs modo inversão 154 de
L = 1,0 µm, Wfin,sim = 10 nm e Hfin = 10 nm em diferentes VGT. ............................... 155
Figura 3.45 – Curvas de IDS vs. VGS para dispositivos (A) FinFETs e (B) JL de
L = 1,0 µm e Wfin,mask = 30 nm com VDS = 1,0 V e diversas temperaturas e curvas IDS
vs. VGT para transistores (C) FinFETs e (D) JL em similar polarização e
temperaturas. ......................................................................................................... 158
Figura 3.46 – Características (A) gm/IDS vs. IDS/(W/L) e (B) gm/IDS vs. VGT para
dispositivos JL e FinFETs de L = 1,0 µm e W fin,mask = 30 nm com VDS = 1,0 V e
temperaturas entre 223 K e 473 K. ........................................................................ 159
Figura 3.47 – Curvas de gm/IDS vs. IDS/(W/L) para transistores JL de L = 1,0 µm e
Wfin,mask = 30 nm com VDS = 1,0 V e temperaturas entre 100 K e 380 K. ............... 160
Figura 3.48 – Tensão Early em função de gm/IDS extraída para dispositivos JL e FinFETs
de modo inversão de (A) Wfin,mask = 30 nm e (B) Wfin,mask = 40 nm com L = 1,0 µm,
VDS = 1,0 V e temperaturas entre 223 K e 473 K. .................................................. 161
Figura 3.49 – VEA vs. T experimentais para dispositivos JL e FinFETs de diversos W fin e
ND com VDS = 1,0 V e VGT = 0,4 V. ......................................................................... 162
Figura 3.50 – Curvas de (A) AV vs. T e (B) AV vs. gm/IDS extraídas para dispositivos JL e
FinFETs de L = 1,0 µm com VDS = 1,0 V. ............................................................... 163
Figura 3.51 – (A) HD2 vs. gm/IDS e (B) HD3 vs. gm/IDS extraídas para dispositivos JL e
FinFETs de modo inversão com Va = 50 mV, VDS = 1,0 V e temperaturas entre
223 K e 473 K. ........................................................................................................ 165
Figura 3.52 – (A) HD2 vs. gm/IDS e (B) HD3 vs. gm/IDS extraídas para dispositivos JL e
FinFETs de modo inversão com Vout = 1,5 V, VDS = 1,0 V e temperaturas entre
223 K e 473 K. ........................................................................................................ 166
LISTA DE TABELAS
Tabela 3.1 – Resistência série (RS.W) calculada para FinFETs com e sem a presença
de tensão mecânica e diversas larguras de fin (Wfin). .............................................. 87
Tabela 3.2 – Mobilidade de baixo campo (µ0) e coeficiente de degradação da
mobilidade (θ) calculado para FinFETs com e sem a presença de tensão mecânica
e diversas larguras de fin (Wfin). ............................................................................... 95
Tabela 3.3 – Comparação entre HD2/AV e HD3/AV de ambos os dispositivos de
Wfin = 30 nm e 570 nm em gm/IDS = 5 V-1 para diferentes temperaturas. ................ 112
Tabela 3.4 – Coeficiente de degradação da mobilidade (θ2) calculado para FinFETs
medidos experimentalmente com L = 10 m e diversos Wfin. ................................. 121
Tabela 3.5 – Fator de degradação da mobilidade (θ) calculado para dispositivos GAA
convencionais e GC GAAs de L = 10 m e diversos LLD/L. .................................... 139
LISTA DE SÍMBOLOS
s Constante de espalhamento (cm/V)
Parâmetro de ajuste do modelo de Lombardi para a rugosidade de
superfície (V/s)
side Parâmetro de ajuste do modelo de Lombardi para a rugosidade de
superfície nas laterais do FinFET (V/s)
top Parâmetro de ajuste do modelo de Lombardi para a rugosidade de
superfície no topo do FinFET (V/s)
ox Permissividade do óxido (F/cm)
Si Permissividade do silício (F/cm)
Ângulo de defasagem da função de entrada do dispositivo na análise
por Taylor
B Potencial de superfície aproximado para a inversão forte (V)
F Potencial de Fermi (V)
S Potencial de superfície (V)
Constante de efeito de corpo (V1/2)
Comprimento de canal natural (cm)
b Mobilidade do substrato (cm2/V.s)
eff Mobilidade efetiva (cm2/V.s)
0 Mobilidade de baixo campo (cm2/V.s)
ph Espalhamento por fônons acústicos (cm2/V.s)
sr Espalhamento por rugosidade da superfície (cm2/V.s)
Fator de degradação da mobilidade no modelo linear (V-1)
1 Fator de degradação da mobilidade no modelo quadrático (V-1)
2 Fator de degradação da mobilidade no modelo quadrático (V-2)
Freqüência angular do sinal de entrada (Hz)
Associação de capacitâncias de um GAA
a0 Amplitude do nível DC para a série de Fourier
an Amplitude do enésimo termo da série de Fourier em função do cosseno
de
A Amplitude da função aplicada na entrada do dispositivo
AREA1 Área acima da curva normalizada para a aplicação do IFM
AREA2 Área abaixo da curva normalizada para a aplicação do IFM
AV Ganho de tensão em malha aberta para baixas freqüências
B Parâmetro de ajuste do modelo de Lombardi para o espalhamento de
fônons (cm2/V.s)
bn Amplitude do enésimo termo da série de Fourier em função do seno de
C Capacitor presente nos integradores de circuitos 2-MOS (F)
C’ Parâmetro de ajuste do modelo de Lombardi para o espalhamento de
fônons (cm2/V.s)
C0 Coeficiente de Fourier correspondente à amplitude do nível DC do sinal
de saída
C1 Coeficiente de Fourier correspondente à amplitude do sinal de
freqüência fundamental na saída
C2 Coeficiente de Fourier correspondente à amplitude do segundo
harmônico no sinal de saída
CL Carga capacitiva de um circuito amplificador (F)
Cn Coeficiente de Fourier correspondente à amplitude do harmônico de
ordem n no sinal de saída
Cox Capacitância do óxido de porta por unidade de área (F/cm2)
CS Capacitância do silício por unidade de área (F/cm2)
D Primeira função integral para o cálculo da distorção harmônica
Dr Terceira função integral para o cálculo da distorção harmônica
Drs Quarta função integral para o cálculo da distorção harmônica
Ds Segunda função integral para o cálculo da distorção harmônica
E Campo elétrico vertical (V/cm)
EA Nível de energia das impurezas aceitadoras (eV)
Eeff Campo elétrico efetivo (V/cm)
EFp Nível de Fermi para as lacunas (eV)
Eg Largura de banda proibida (eV)
Esat Campo elétrico de saturação (V/cm)
f Freqüência do sinal de entrada (Hz)
fT Freqüência de ganho unitário (Hz)
fC Freqüência de corte (Hz)
G Transadmitância de um circuito constituído por transistores MOS (-1)
gD Condutância de dreno (Ω-1)
gm Transcondutância (Ω-1)
ħ Constante de Plank normalizada (1,055 x 10-34 J.s)
HD0 Distorção harmônica referente à parcela DC do sinal de entrada (dB)
HD2 Distorção harmônica referente ao harmônico de segunda ordem (dB)
HD3 Distorção harmônica referente ao harmônico de terceira ordem (dB)
HDn Distorção harmônica referente ao harmônico de enésima ordem (dB)
Hfin Altura do fin do dispositivo (nm)
I Corrente que flui através de um semicondutor (A)
I01 Corrente no nó da entrada negativa do amplificador operacional na
análise de estruturas balanceadas (A)
I02 Corrente no nó da entrada positiva do amplificador operacional na
análise de estruturas balanceadas (A)
Ib Corrente de alimentação do circuito amplificador unitário (A)
IDmulti Corrente de dreno da estrutura multi-fins (A)
ID0 Corrente de um transistor planar de porta simples (A)
IDS Corrente de dreno (A)
IDS1 Corrente de dreno no primeiro transistor das estruturas 2-MOS (A)
IDS2 Corrente de dreno no segundo transistor das estruturas 2-MOS (A)
IDSt Corrente total da estrutura 2-MOS (A)
Iout Corrente de saída de um circuito formado por dispositivos MOS (A)
k Constante de Boltzmann (1,38 x 10-23 J/K)
K0 Coeficiente de não-linearidade do nível DC na análise por Taylor
K1 Coeficiente de Taylor do harmônico fundamental
K2 Coeficiente do segundo harmônico na análise por Taylor
Klow Parâmetro da transcondutância para baixo campo (A/V2)
Kn Coeficiente do enésimo harmônico na análise por Taylor
L Comprimento de máscara do canal do dispositivo (μm)
Leff Comprimento efetivo do canal do dispositivo (μm)
LLD Comprimento da região fracamente dopada do canal do dispositivo GC
SOI (μm)
m* Massa de confinamento dos portadores na direção transversal (kg).
N Concentração total de dopantes (cm-3)
NA Concentração de dopantes aceitadores (cm-3)
NA- Concentração de impurezas aceitadores ionizadas (cm-3)
NAB Concentração de dopantes no substrato (cm-3)
NC Densidade de estados na banda de condução (cm-3)
ND Concentração de dopantes doadores (cm-3)
ni Concentração intrínseca de portadores (cm-3)
NV Densidade de estados na banda de valência (cm-3)
n(x) Densidade de portadores em um semicondutor (cm-3)
N(x) Densidade de portadores integrada na área da secção transversal de
um semicondutor (cm-1)
P Período da estrutura (distância entre o início de um fin e o seu
subseqüente) (μm)
Q Densidade de cargas em um semicondutor (cm-3)
q Carga elementar do elétron (q = 1,6 x 10-19 C)
R Resistência de pequenos sinais da estrutura 2-MOS (k)
RON Resistência interna ao canal dos dispositivos (k)
RS Resistência série ()
s Área da seção transversal de um semicondutor (μm2)
S Inclinação de sublimiar (mV/década de corrente)
t Tempo (s)
tox Espessura da camada de óxido de porta (μm)
tSi Espessura da camada de silício (μm)
T Temperatura absoluta (K)
THD Distorção harmônica total (dB)
THD0 Distorção harmônica total acrescida do nível DC (dB)
Vo Tensão de polarização (V)
Va Amplitude do sinal de entrada senoidal na análise por IFM (V)
VACLM Tensão Early intrínseca devido ao efeito de modulação do comprimento
de canal (V)
VB Potencial de substrato (V)
VD Potencial de dreno (V)
VD1 Tensão em uma das entradas de uma estrutura 2-MOS (V)
VDS Tensão aplicada ao dreno do transistor (V)
vds Parcela alternada do sinal aplicada ao dreno do transistor (V)
VEA Tensão Early (V)
VFB Tensão de faixa plana (V)
VG Potencial de porta (V)
VGS Tensão aplicada à porta do transistor (V)
vgs Parcela alternada do sinal aplicada à porta do transistor (V)
VGT = VGS-VTH Sobretensão de porta (V)
Vin Tensão de entrada de um circuito formado por dispositivos MOS (V)
VIN Tensão de entrada das estruturas 2-MOS (V)
Vout Amplitude do sinal de saída senoidal na análise por IFM (V)
VOUT Tensão de saída das estruturas 2-MOS (V)
VS Potencial de fonte (V)
vsat Velocidade de saturação (cm/s)
VTH Tensão de limiar (V)
VX Tensão de entrada de um amplificador operacional (V)
W Largura do canal do dispositivo (μm)
Weff Largura efetiva do canal do dispositivo (μm)
Wfin Largura de fin do FinFET (nm)
Wfin,mask Largura de fin de máscara do FinFET ou JL (nm)
Wfin,sim Largura de fin simulada do FinFET ou JL (nm)
x Posição ao longo do comprimento de canal de um dispositivo (μm)
X0 Ponto de polarização do dispositivo na análise pelo IFM
LISTA DE ABREVIATURAS
AC Corrente Alternada (Alternating Current)
ALD Atomic Layer Deposition (Deposição de Camada Atômica)
CF Coeficientes de Fourier
CVD Chemical Vapor Deposition (Deposição Química em fase de Vapor)
DC Corrente Contínua (Direct Current)
DIBL Drain Induced Barrier Lowering (Redução da Barreira Induzida pelo Dreno)
DG Double Gate (Transistor de Porta Dupla)
FD Fully Depleted (Completamente Depletado)
FET Field Effect Transistor (Transistor de Efeito de Campo)
FFT Fast Fourier Transformer (Transformada Rápida de Fourier)
GAA Gate-All-Around (Porta Circundante)
GC Graded-Channel (Canal Gradual)
HD Harmonic Distortion (Distorção Harmônica)
IFM Integral Function Method (Método da Função Integral)
IM Inversion Mode ou transistor modo inversão
Imec Interuniversity Microelectronics Center
ITRS International Technology Roadmap for Semiconductors (Mapa da
Tecnologia Internacional para semicondutores)
JL Junctionless (Transistor sem junção)
MOS Metal-Oxide-Semiconductor (Metal-Óxido-Semicondutor)
OTA Operational Transconductance Amplifier (Amplificador Operacional de
Transcondutância)
PD Partially Depleted (Parcialmente Depletado)
SCE Short Channel Effects (Efeitos de Canal Curto)
sCESL strained Contact Etch Stop Layer
SOI Silicon-on-Insulator (Silício sobre Isolante)
sSOI Strained Silicon-on-Insulator (Silício sobre Isolante Tensionado)
THD Total Harmonic Distortion (Distorção Harmônica Total)
UCC University College Cork
UCL Université Catholique de Louvain
VIP Voltage Interception Point (Tensão de Intersecção)
ZTC Zero Temperature Coefficient (Ponto invariável com a temperatura)
SUMÁRIO
1 INTRODUÇÃO ................................................................................................ 27
1.1 OBJETIVOS E ESTRUTURA DO TRABALHO ................................................ 32
2 CONCEITOS FUNDAMENTAIS ...................................................................... 35
2.1 TRANSISTORES SOI DE MÚLTIPLAS PORTAS ........................................... 35
2.1.1 Dispositivos FinFET ...................................................................................... 36
2.1.2 Dispositivo SOI Gate-All-Around (GAA) ...................................................... 42
2.1.3 Transistor Sem Junções (Junctionless – JL) .............................................. 45
2.2 CARACTERÍSTICAS ANALÓGICAS ............................................................... 47
2.2.1 Não-Linearidade ou Distorção Harmônica .................................................. 48
2.2.1.1 Método de Fourier ........................................................................................... 50
2.2.1.2 Método da Série de Taylor .............................................................................. 52
2.2.1.3 Método da Função Integral (IFM) .................................................................... 55
2.2.2 Características Analógicas de Dispositivos Operando como
Amplificadores ............................................................................................... 61
2.2.2.1 Tensão Early e Condutância de Dreno ............................................................ 62
2.2.2.2 Ganho de Tensão em Malha Aberta ................................................................ 64
2.2.2.3 Razão gm/IDS .................................................................................................... 64
2.2.2.4 Freqüência de Ganho Unitário ......................................................................... 66
2.2.3 Características Analógicas de Dispositivos Operando como Resistores 66
2.2.3.1 Estrutura 2-MOS .............................................................................................. 67
2.3 APLICAÇÃO DE TENSÃO MECÂNICA .......................................................... 70
2.4 EFEITOS DE REDUÇÃO DA TEMPERATURA .............................................. 73
2.4.1 Parâmetros Físicos dos Semicondutores Dependentes da Temperatura 73
2.4.2 Parâmetros Elétricos do Transistor SOI Dependentes da Temperatura... 76
2.5 SIMULADORES UTILIZADOS ........................................................................ 79
3 RESULTADOS OBTIDOS............................................................................... 84
3.1 LINEARIDADE EM FINFETS DE PORTA TRIPLA CONVENCIONAIS E DE
CANAL TENSIONADO OPERANDO EM SATURAÇÃO ................................. 85
3.1.1 Características dos Dispositivos e Medidas Experimentais ...................... 85
3.1.2 Distorção Harmônica Desprezando o Ganho de Tensão em Malha Aberta
........................................................................................................................ 90
3.1.3 Origens Físicas das Não-Linearidades ........................................................ 97
3.1.4 Distorção Harmônica Considerando o Ganho de Tensão em Malha Aberta
...................................................................................................................... 102
3.1.5 Distorção Harmônica em Função da Temperatura ................................... 107
3.2 LINEARIDADE EM ESTRUTURAS 2-MOS COMPOSTAS POR
DISPOSITIVOS FINFETS CONVENCIONAIS E TENSIONADOS ................ 114
3.2.1 Características do Circuito e dos Dispositivos ........................................ 115
3.2.2 Avaliação da Distorção Harmônica em Estruturas Compostas por
FinFETs Convencionais .............................................................................. 116
3.2.3 Avaliação da Distorção Harmônica em Estruturas Compostas por
FinFETs com a Presença de Tensão Mecânica ........................................ 124
3.2.4 Avaliação de HD3 em Termos da Resistência on (RON) ........................... 127
3.3 LINEARIDADE EM ESTRUTURAS 2-MOS COMPOSTAS POR
DISPOSITIVOS GC GAA EM FUNÇÃO DA TEMPERATURA ...................... 131
3.3.1 Características dos Dispositivos e Medidas Experimentais .................... 131
3.3.2 Análise da Distorção Harmônica ................................................................ 134
3.3.3 Origens Físicas das Não-Linearidades ...................................................... 137
3.3.4 Avaliação de HD3 em Temperaturas Criogênicas .................................... 140
3.4 COMPORTAMENTO ANALÓGICO E LINEARIDADE EM TRANSISTORES
SEM JUNÇÕES OPERANDO EM SATURAÇÃO .......................................... 144
3.4.1 Características dos Dispositivos ............................................................... 145
3.4.2 Parâmetros Analógicos............................................................................... 147
3.4.3 Discussão Física sobre o Funcionamento do Transistor sem Junções . 150
3.4.4 Efeito da Temperatura nos Parâmetros Analógicos ................................ 157
3.4.5 Distorção Harmônica .................................................................................. 164
4 CONCLUSÕES E TRABALHOS FUTUROS ................................................ 168
REFERÊNCIAS BIBLIOGRÁFICAS ............................................................................ 172
APÊNDICE A – SIMULAÇÃO ATLAS FINFET ........................................................... 187
APÊNDICE B – SIMULAÇÃO ATHENA GC GAA ...................................................... 192
APÊNDICE C – SIMULAÇÃO DE CIRCUITOS GC GAA ............................................ 195
APÊNDICE D – SIMULAÇÃO SENTAURUS JUNCTIONLESS .................................. 197
27
1 INTRODUÇÃO
A redução das dimensões dos dispositivos, decorrente da evolução da
microeletrônica, tem imposto diversos desafios tecnológicos à aplicação de transistores
de efeito de campo planares da tecnologia Metal-Óxido-Semicondutor (Metal-Oxide-
Semiconductor Field-Effect-Transistor – MOSFET). Com a miniaturização dos
dispositivos, o controle das cargas na região do canal pela porta se torna menos
efetivo, devido à maior proximidade entre as regiões de fonte e dreno do transistor e a
conseqüente interação de suas regiões de depleção com aquela originária da porta,
proporcionando a ocorrência de efeitos de canal curto. Devido às dificuldades
encontradas na aplicação de transistores MOS convencionais, diversos dispositivos
com características elétricas superiores, tais como, maior corrente e inclinação de
sublimiar mais próxima do ideal, têm sido desenvolvidos em tecnologias mais
avançadas, com o intuito de aumentar a sobrevida de transistores de efeito de campo.
Entre os dispositivos mais promissores 1, estão aqueles fabricados na
tecnologia Silício sobre Isolante (Silicon-on-Insulator – SOI), em que uma camada de
material isolante, normalmente chamada de óxido enterrado, separa a região ativa da
lâmina (onde são fabricados os dispositivos) do substrato. Este isolamento é
responsável por uma série de melhorias nas características elétricas de dispositivos
com comprimento reduzido de canal, como a redução das capacitâncias de junção de
fonte e dreno 1 e a redução da dependência da tensão de limiar dos dispositivos com o
comprimento de canal. Esta redução se deve ao maior controle das cargas de depleção
1. Outra vantagem observada em transistores desenvolvidos em lâminas SOI diz
respeito à grande diminuição do efeito de corpo em relação a dispositivos MOS
fabricados em tecnologia convencional, embora esta vantagem seja observada apenas
em dispositivos que possuam a camada de silício na região ativa suficientemente fina,
de modo que toda a camada de silício esteja em depleção (transistor completamente
depletado) 2.
Nos dispositivos completamente depletados há, ainda, uma sensível diminuição
e, em alguns casos, supressão de diversos problemas apresentados por transistores
28
com camada de silício na região ativa mais espessa (parcialmente depletados) como a
redução na corrente de fuga 1 e a degradação por portadores quentes, devido à
ionização por impacto. Além disso, a tecnologia SOI apresenta, sobretudo para
dispositivos completamente depletados, grande potencial de aplicação em sistemas de
baixo consumo de potência 3.
Embora dispositivos planares fabricados em tecnologia SOI apresentem
características superiores aos MOSFETs convencionais, como melhor inclinação de
sublimiar e menor efeito de corpo, diversos outros tipos de transistores, também
desenvolvidos a partir da tecnologia SOI, têm apresentado características elétricas
ainda melhores. Entre os mais promissores estão aqueles chamados de transistores de
múltiplas portas. Tais dispositivos possuem mais de uma porta associada à sua região
de canal, proporcionando um maior controle das cargas espaciais e reduzindo efeitos
decorrentes da redução das dimensões 4. Além disso, com a aplicação de potencial à
porta, toda a camada de silício pode se depletar, aumentando a transcondutância (gm) e
resultando em um maior ganho de tensão em malha aberta (AV) quando comparado ao
transistor SOI planar 5. Neste trabalho serão estudados alguns dos transistores de
múltiplas portas mais promissores, como o dispositivo de porta circundante (Gate-All-
Around – GAA) 6, o FinFET 7 e o transistor sem junções (Junctionless – JL) 8.
Embora possuam a região de canal envolta por óxido e material de porta, os
transistores GAA são considerados dispositivos de porta dupla, uma vez que a
espessura da camada de silício é bastante inferior à sua largura e os canais formados
em suas laterais podem ser desprezados. Os transistores GAA estudados ao longo
deste trabalho possuem uma configuração peculiar, que consiste em um perfil
assimétrico de dopantes na região de canal (Graded-Channel – GC) 9,10, onde a
concentração de dopantes natural da lâmina é mantida na região próxima ao dreno,
enquanto que no restante do canal é feita uma implantação iônica para o ajuste da
tensão de limiar (VTH). Esta configuração visa a reduzir os efeitos decorrentes do forte
campo elétrico na região de dreno do dispositivo e tem sido abordada em diversos
estudos 11,12,13,14,15, mostrando excelente desempenho em diferentes circuitos
analógicos como amplificadores operacionais de transcondutância (Operational
Transconductance Amplifiers – OTAs), espelhos de corrente e buffers. Nestes circuitos,
29
a estrutura GC promove um grande aumento do ganho de tensão em malha aberta,
redução da condutância de saída e aumento da transcondutância, que são
fundamentais em aplicações analógicas. Ao unir as estruturas GAA e GC, as vantagens
proporcionadas por cada uma delas se somam, tornando o dispositivo final (GC GAA)
ainda mais interessante para aplicações analógicas 5,16,17. De acordo com a referência
[5], o ganho de tensão de malha aberta apresentado pelo GC GAA resultou em uma
melhora significativa de 30~40 dB em relação a um dispositivo GC de porta simples e
de 20~30 dB em um GAA uniformemente dopado de dimensões similares. A aplicação
da estrutura GC em um transistor planar de porta simples mostrou melhorar o seu
ganho de tensão de 38 dB para 52 dB 13.
FinFETs, por sua vez, são dispositivos que possuem canal vertical e podem ser
transistores de porta dupla ou tripla, dependendo de seu processo de fabricação 7. Os
dispositivos FinFETs estudados ao longo do trabalho possuem toda a região de canal
com baixo nível de concentração de dopantes, ou seja, a concentração de dopantes
natural da lâmina é intencionalmente mantida, não havendo implantação iônica para
ajuste da tensão de limiar, que é controlada diretamente pela função trabalho do
material de porta 18. Assim, a estes transistores não é aplicada a estrutura GC. Diversos
trabalhos têm mostrado as vantagens proporcionadas por FinFETs sobre dispositivos
de porta simples decorrentes do melhor controle das cargas de canal 19.
Parte dos FinFETs analisados é fabricada sobre lâminas SOI tensionadas
(sSOI). Estas lâminas podem ser obtidas através do crescimento epitaxial de uma liga
relaxada de SixGe1-x, com a deposição de silício monocristalino tensionado em sua
superfície 20. A tensão mecânica tem sido bastante utilizada em tecnologias recentes,
com o intuito de aumentar a mobilidade em dispositivos MOS 21 e pode ser uniaxial
(apenas na direção do canal do dispositivo) ou biaxial (nas direções do canal e da
largura do dispositivo), dependendo de seu processo de fabricação. A tensão uniaxial
pode ser obtida através da deposição de uma camada de Si3N4 sobre o dispositivo
(strained Contact Etch Stop Layers – sCESL) 22, enquanto que a biaxial deriva de
lâminas SOI tensionadas, como nos FinFETs avaliados ao longo deste trabalho.
Diversos estudos têm reportado resultados experimentais de FinFETs sob tensão
uniaxial e biaxial, mostrando um aumento da mobilidade sem incremento da corrente de
30
fuga em relação a FinFETs convencionais 23,24. Apesar disso, poucos estudos tratam
das propriedades analógicas de FinFETs convencionais ou tensionados.
Os transistores sem junção constituem nanofios de silício de porta tripla,
similares às estruturas dos FinFETs. No entanto, diferentemente destes, não possuem
junções fonte/canal e canal/dreno. Diferentemente dos FinFETs, onde os dopantes de
fonte e dreno (p ou n) são de tipo contrário ao do canal, o JL apresenta um perfil
constante de dopantes entre fonte, canal e dreno (tipo n nos dispositivos nMOS e tipo p
nos pMOS). Estes dispositivos foram recentemente desenvolvidos com o intuito de
reduzir a complexidade no processo de fabricação de dispositivos nanométricos 8.
Idealmente, quanto mais abruptas forem as junções de um transistor, ou seja, quanto
menor for a região de transição da concentração de dopantes do canal para a fonte ou
o dreno, melhor será o comportamento elétrico dos dispositivos estudados 25. Devido à
miniaturização dos dispositivos, as junções devem apresentar uma transição ainda mais
abrupta uma vez que a concentração de dopantes tem que variar em diversas ordens
de magnitude em alguns nanômetros. Assim, se torna necessário um controle
extremamente preciso das condições térmicas e de concentração de dopantes para
evitar a difusão de impurezas na região do canal 25. Devido ao peculiar perfil de
dopantes, os dispositivos JL operam em regime de acumulação, diferentemente dos
demais transistores estudados, os quais funcionam em modo inversão 25.
Embora seja de fundamental importância em diversos circuitos analógicos tais
como filtros, conversores analógico-digitais e sistemas de áudio, a não-linearidade em
transistores de múltiplas portas tem sido pouco estudada. A não-linearidade dos
dispositivos, comumente denominada de distorção harmônica, está presente em
qualquer dispositivo MOS 26. Ao se aplicar um sinal alternado (normalmente senoidal)
na entrada de um sistema não-linear, este sistema gerará em sua saída um sinal na
mesma freqüência do sinal de entrada, chamado de sinal fundamental, e diversos
outros sinais de freqüências diferentes 26. Quanto mais desprezíveis forem estes sinais
frente ao fundamental, menor será a distorção associada ao sistema. Neste trabalho
será feito um estudo sobre o comportamento analógico dos dispositivos FinFETs e GC
GAAs com vistas à AV, gm, gD e resistência de canal, dando ênfase ao estudo das não-
linearidades. Por se tratar de um dispositivo extremamente inovador, o estudo
31
envolvendo transistores sem junção será focado, principalmente, em seus parâmetros
analógicos, embora suas figuras de mérito de não-linearidade também sejam
apresentadas. O estudo envolvendo os diferentes dispositivos utilizados será estendido
para aplicações em função temperatura (T).
Inicialmente, será feita a análise das não-linearidades apresentadas
experimentalmente por FinFETs, operando como amplificadores na região de
saturação, em função do comprimento do dispositivo (L) e da largura do fin (Wfin). Neste
estudo serão determinadas as distorções harmônicas de segunda e de terceira ordens
(HD2 e HD3, respectivamente) na saída dos dispositivos. HD2 representa a maior fonte
de não-linearidade em amplificadores unitários, sendo o principal responsável pela
distorção harmônica total (THD), enquanto que HD3 constitui o harmônico de terceira
ordem, que é de extrema importância em circuitos diferenciais 27. Neste estudo,
procurar-se-á determinar também as origens físicas das não-linearidades apresentadas
por FinFETs, através da aplicação de modelos analíticos e simulações. Além disso,
será observada a influência de AV na não-linearidade dos dispositivos.
Na seqüência, a distorção harmônica destes mesmos transistores será avaliada
quando estiverem operando na região triodo, como resistores quase-lineares 28,29. Com
o intuito de reduzir a distorção ao longo desta análise, os dispositivos serão aplicados a
circuitos balanceados compostos por dois transistores (2-MOS) 27, uma vez que tais
circuitos suprimem a distorção gerada por harmônicos pares, que normalmente é
dominante, e a não-linearidade passa e ser dada, fundamentalmente, por HD3. Como
se tratam de circuitos resistivos, neste estudo, HD3 será avaliado também em função
da resistência apresentada pelos dispositivos (RON), que normalmente é requisito do
projeto. Neste caso, também serão determinadas as fontes das não-linearidades.
Tanto no estudo de FinFETs operando em saturação como em triodo, a distorção
harmônica de dispositivos convencionais será comparada com a de transistores com a
presença de tensão mecânica biaxial, mostrando em que circunstâncias cada um dos
dispositivos apresenta melhor comportamento elétrico. Em um primeiro momento, a
avaliação de FinFETs ocorrerá apenas em temperatura ambiente e, posteriormente, a
temperatura será variada.
32
Na seqüência, será avaliada, através de HD3, a distorção apresentada por
dispositivos GC GAA operando em triodo, aplicados a estruturas 2-MOS, em função do
comprimento da região de canal fracamente dopada (LLD). Este estudo, baseado em
medidas experimentais de dispositivos e simulações de estruturas 2-MOS,
complementa a avaliação de GC GAAs, operando em saturação, apresentada na ref.
[17] e procurará explicar a origem das não-linearidades apresentadas pelos
transistores. Este estudo, inicialmente feito em temperatura ambiente, foi estendido
para temperaturas criogênicas de até 100 K.
Finalmente, serão apresentadas as principais características analógicas de
transistores JL, tais como a razão da transcondutância pela corrente de dreno (gm/IDS),
a tensão Early (VEA) e o ganho de tensão em malha aberta (AV), comparando os
parâmetros analógicos apresentados por estes dispositivos aos exibidos por
transistores de porta tripla ou FinFETs modo inversão (IM). O estudo será efetuado para
dispositivos operando em saturação como amplificadores unitários e considerará a
dependência das propriedades analógicas com Wfin e com a temperatura. Além disso,
este trabalho procurará identificar as razões físicas dos resultados obtidos através de
simulações tridimensionais. A partir deste estudo serão extraídas as não-linearidades
(através de HD2 e HD3) dos dispositivos.
Para a obtenção das características de não-linearidade (HD2 e HD3) dos
transistores, será utilizado o método da função integral (Integral Function Method – IFM)
30, que é um método matemático que permite a obtenção da linearidade a partir das
curvas obtidas em corrente contínua.
1.1 OBJETIVOS E ESTRUTURA DO TRABALHO
Este trabalho tem como objetivo o estudo de transistores SOI de múltiplas portas,
visando à aplicações analógicas. O estudo visa a determinar o desempenho analógico
através da distorção harmônica, de dispositivos FinFETs convencionais e biaxialmente
tensionados, operando tanto em saturação como em triodo e de transistores GC GAA,
33
operando em triodo. Embora seja de grande importância em diversos circuitos
analógicos, a resposta de tais dispositivos em termos de distorção permanece
desconhecida. Tanto em FinFETs como em GC GAAs, o estudo em triodo é feito
através da aplicação de estruturas balanceadas, que proporcionam aumento na
linearidade. Além disso, as propriedades analógicas e a distorção harmônica de
dispositivos JL serão avaliadas quando estes estiverem operando em regime de
saturação. Diversas das análises efetuadas considerarão a influência da temperatura
nos resultados obtidos. FinFETs com e sem tensão mecânica, GC GAAs e transistores
sem junção foram escolhidos para o estudo atual devido ao interesse que tais
dispositivos de múltiplas portas têm despertado na comunidade científica como pode
ser observado em [19],[21],[25].
Este trabalho foi dividido em quatro capítulos, dispostos conforme pode ser
observado a seguir.
O Capítulo 2 trata dos conceitos teóricos necessários para o entendimento do
trabalho. Neste capítulo, serão abordados os fundamentos básicos dos transistores
FinFET, GC GAA e JL, e em seguida, será feita uma introdução às características
analógicas dos dispositivos. Na seqüência, será efetuada uma explanação sobre os
conceitos de não-linearidade e distorção harmônica, culminando com os métodos de
sua extração, em especial do IFM, e serão introduzidas as estruturas balanceadas 2-
MOS. Adiante, será abordada a aplicação de tensão mecânica nos dispositivos e,
finalmente, serão apresentados alguns tópicos sobre a redução da temperatura.
No Capítulo 3, serão apresentadas as análises da distorção harmônica de
FinFETs convencionais e com a presença de tensão mecânica e GC GAAs. No que diz
respeito aos transistores sem junções, um estudo de suas características analógicas e
sua linearidade será efetuado. Neste capítulo, serão abordadas as análises de FinFETs
operando tanto em triodo (aplicados a estruturas balanceadas) como em saturação em
função das dimensões dos dispositivos, a análise de GC GAAs operando em regime
triodo em função do comprimento da região de canal fracamente dopada e da
temperatura e a análise de transistores sem junção operando em saturação como
amplificadores em função da largura dos dispositivos e da temperatura. Nesse estudo,
34
as propriedades analógicas dos JL serão comparadas às de dispositivos FinFETs de
porta tripla, também denominados Trigate.
Finalmente, no Capítulo 4, serão apresentadas as conclusões obtidas ao longo
do trabalho, bem como as propostas de sua continuidade.
35
2 CONCEITOS FUNDAMENTAIS
Este capítulo apresenta uma introdução teórica, onde são abordados os
principais conceitos necessários para a compreensão do trabalho. Inicialmente, será
apresentado o FinFET 7, serão abordadas as características básicas dos transistores de
porta circundante Gate-All-Around 6 com estrutura de canal gradual 10 e então serão
introduzidos os transistores sem junção (Junctionless – JL) e suas principais
características. Na seqüência, um tópico tratará dos principais conceitos envolvendo
não-linearidades, culminando com os principais métodos de sua extração e, então, será
feita uma introdução às características analógicas dos dispositivos e serão
apresentadas as estruturas balanceadas compostas de 2 transistores (2-MOS).
Adiante, serão introduzidos os principais conceitos relacionados à aplicação de tensão
mecânica aos dispositivos e, finalmente, abordados alguns tópicos sobre a operação
dos dispositivos em baixas temperaturas.
2.1 TRANSISTORES SOI DE MÚLTIPLAS PORTAS
Com a evolução da microeletrônica e a conseqüente miniaturização dos
dispositivos, diversos problemas decorrentes da redução das dimensões dos
transistores vieram à tona, como os efeitos de canal curto. Assim, diversos dispositivos
de múltiplas portas vêm sendo desenvolvidos, buscando a redução ou mesmo
supressão destes problemas, visando à obtenção de melhores características elétricas,
como maior intensidade de corrente, inclinação de sublimiar mais próxima do valor ideal
de 60 mV/década 19, redução do efeito de corpo, entre outras 1. Entre os principais
dispositivos de porta dupla (Double Gate – DG) desenvolvidos, pode-se mencionar:
XMOS 31, MFXMOS 32,33, Gate-All-Around 6, DELTA (Fully Depleted Lean-Channel
Transistor) 34, condutor triangular (triangular-wired) 35,36 e FinFET 7. Dentre aqueles de
porta tripla, podem ser citados o Trigate 37 e o “quantum-wire” 38. Além destes, existem
36
dispositivos com portas tripla+ como o -gate 39 e o -gate 40 e com porta circundante
como o CYNTHIA 41 e o TSNWFET 42. Embora desenvolvido recentemente, o transistor
sem junções 8 dispõe de uma estrutura semelhante ao Trigate ou FinFET de porta tripla
e tem sido alvo de diversos estudos que o credenciam a compor esta lista.
Neste tópico será dada uma breve explicação sobre as estruturas SOI
completamente depletadas aplicadas a dispositivos de múltiplas portas. Na introdução
teórica apresentada, será dada ênfase aos dispositivos GAA, FinFET e JL, os quais se
apresentam como alguns dos mais promissores para o futuro da microeletrônica. Nesta
seção também serão abordadas as principais características elétricas dos dispositivos.
2.1.1 Dispositivos FinFET
Os transistores FinFET podem ser considerados como uma evolução do
dispositivo DELTA 34, o primeiro dispositivo de porta dupla já fabricado. Assim como
ocorre com o DELTA, o dispositivo FinFET apresenta canais de condução verticais
diferentemente do transistor planar. Deste modo, o FinFET é fabricado sobre uma ilha
de silício alta e estreita, que é chamada de finger, leg ou simplesmente fin. A estrutura
FinFET é bastante similar à DELTA e só difere desta última devido à presença de uma
camada dielétrica, chamada hard mask, no topo da camada de silício. Este dielétrico
evita a inversão dos cantos superiores do dispositivo, prevenindo a formação de canais
parasitas. Na Figura 2.1, podem-se observar as estruturas esquemáticas do dispositivo
DELTA e do FinFET.
Embora o dispositivo DELTA apresente portas nas laterais e no topo da camada
de silício, este transistor pode ser considerado como um dispositivo de porta dupla já
que a altura do fin é bem superior à sua largura 43. No entanto, atualmente, existem
alguns dispositivos chamados Trigate em que a largura e a altura do fin são mais
próximas, fazendo com que o seu comportamento seja o de um dispositivo de porta
tripla. Em algumas literaturas, dispositivos semelhantes a este são considerados triple
gate FinFETs também chamados de FinFETs de porta tripla ou Trigates 4.
37
(A) (B)
Figura 2.1 – Estruturas de transistores de porta dupla: (A) FinFET e (B) MOSFET DELTA.
FinFETs de porta dupla ou tripla possuem diversas características que os tornam
mais atrativos que dispositivos de porta simples com dimensões similares. A tecnologia
de múltiplas portas apresenta melhores resultados em termos de transcondutância (gm),
efeitos de canal curto, inclinação de sublimiar (S) e intensidade de corrente (IDS), entre
outros 1. Estas características, além de outras, serão detalhadas a seguir.
Uma importante vantagem apresentada por dispositivos de múltiplas portas, diz
respeito à maior transcondutância quando comparado a dispositivos de porta simples. A
transcondutância é definida como a derivada da corrente IDS em função da tensão de
porta (VGS) e representa a eficácia do controle da tensão de porta sobre a corrente.
Nestes dispositivos, gm resulta em um valor que pode superar o dobro do valor obtido
em transistores SOI de porta simples 6.
Embora o valor teórico máximo da transcondutância em um dispositivo de porta
dupla seja o dobro daquele observado em transistores de porta simples, tais
dispositivos podem exibir uma transcondutância ainda maior. Isto se deve ao fenômeno
da inversão de volume, presente em dispositivos totalmente depletados (Fully-Depleted
– FD) e inicialmente observado em dispositivos GAAs 6. Este fenômeno, de natureza
quântica, consiste no aumento da concentração de elétrons no interior da camada de
silício, diferentemente do que ocorre em transistores de porta simples, onde os
portadores de inversão ficam confinados nas proximidades das interfaces entre óxido e
silício. Como o espalhamento dos portadores no interior da camada de silício é menor
38
que nas interfaces 44, a mobilidade efetiva (eff) nas proximidades das interfaces se
torna inferior à apresentada no interior da camada de silício. Este aumento na
mobilidade se reflete em um incremento da transcondutância, uma vez que existe uma
relação direta entre mobilidade e transcondutância (gm eff).
Por se tratar de um fenômeno quântico, a concentração de elétrons não pode ser
calculada unicamente com a solução da equação de Poisson em dispositivos com a
presença de inversão de volume, pois esta leva em conta apenas a física clássica. À
equação de Poisson, deve-se adicionar a solução da equação de Schrödinger 45, que
trata de fenômenos quânticos. Normalmente, a inversão de volume se torna importante
em dispositivos de camada de silício com espessura inferior a 30 nm 6. Um esquema da
inversão de volume presente em dispositivos de camada fina é mostrado na Figura 2.2.
Poisson
Poisson + Schrödinger
Profundidade
no Silício
Profundidade
no Silício
Co
nce
ntr
ação
de
Elé
tro
ns
0 tSi
0 tSi
(A) (B)
Figura 2.2 – Esquema da inversão de volume em um MOSFET de porta dupla com filme fino em (A)
VGS ≤ VTH e em (B) VGS > VTH 6.
Embora a corrente de dreno tenha relação direta com a mobilidade, IDS é dada,
principalmente, pela razão W/L efetiva e pela tensão de limiar do dispositivo de
múltiplas portas. Deste modo, a corrente de dreno é essencialmente igual à soma das
correntes fluindo através de todas as interfaces cobertas por óxido de porta. Assim, a
corrente através do FinFET porta dupla torna-se próxima ao dobro da corrente do
dispositivo convencional de porta simples e a corrente do Trigate é próxima ao triplo da
corrente do dispositivo convencional (considerando as três portas com comprimentos de
canal semelhantes) 46. Entretanto, a corrente final costuma ser menor que o valor
mencionado já que a mobilidade dos portadores, que é proporcional à corrente, sofre
39
alteração conforme a orientação cristalográfica do silício. A mobilidade dos elétrons nas
superfícies laterais costuma ser inferior à da superfície superior, já que as laterais
costumam ter orientação (110), enquanto que o topo da lâmina tem orientação (100) 47.
Com o objetivo de aumentar a corrente, são utilizados multi-dedos, ou seja,
diversos fins são conectados em paralelo, de forma que a corrente total seja dada pela
corrente de cada fin multiplicado pelo número de fins (considerando que a mobilidade
seja igual em todas as interfaces óxido-silício). Uma estrutura multi-dedos ou multi-fins
é representada na Figura 2.3. A corrente apresentada pelo transistor multi-fins (IDmulti) é
relacionada com aquela que flui em um transistor planar por unidade de largura de
canal (ID0) através da equação (2.1).
Figura 2.3 – Estrutura multi-dedos ou multi-fins.
P
H2WII finfin
0DDmulti
(2.1)
onde Hfin é a altura de um fin e P é o período da estrutura, ou seja, a distância entre o
início de um fin e o seu subseqüente. Para que a estrutura multi-fin seja vantajosa, a
corrente IDmulti deverá ser maior que ID0. Em dispositivos de porta tripla, onde a largura e
a altura do fin são iguais, P deve ser menor que 3W fin para que a corrente no multi-fin
seja maior que em um dispositivo de porta simples de dimensões equivalentes 48.
Assim como em outros dispositivos de múltiplas portas, nos FinFETs a tensão de
limiar se dá em valores inferiores ao dobro do potencial de Fermi (F) devido ao
mecanismo de inversão fraca 49. Para dispositivos extremamente estreitos, no entanto,
a condução poderá ocorrer em valores superiores a 2F 19. Dispositivos de porta tripla
dopados podem apresentar efeito de canto (corner effect), que consiste na inversão
40
prematura da região onde existe a união das portas laterais com a porta superior,
dando origem a correntes parasitas indesejáveis, devido à maior influência do campo
nestas regiões. O efeito de canto pode ser atenuado ou mesmo suprimido ao se utilizar
cantos com grandes raios de curvatura ou uma dopagem reduzida no canal. Neste
caso, a tensão de limiar pode ser controlada com o uso de um midgap material (material
com função trabalho próxima à do silício intrínseco – em torno de 4,7 eV) como material
de porta 50.
Outro parâmetro de suma importância no estudo de transistores, especialmente
de dimensões submicrométricas, consiste nos efeitos de canal curto (Short Channel
Effects – SCE), que são responsáveis por uma dependência indesejável da tensão de
limiar com o comprimento de canal dos dispositivos 46. Além disso, esses efeitos
provocam um aumento da corrente de fuga e uma degradação na inclinação de
sublimiar dos dispositivos 46.
Os efeitos de canal curto são provocados pela redução do controle das cargas
no interior do canal pela porta. Em transistores de canal curto, o campo elétrico
resultante das regiões de depleção de dreno e fonte passam a exercer maior influência
nas cargas da região de canal, passando a competir com a porta pelo seu controle.
Este efeito é menos pronunciado em transistores de múltiplas portas em comparação
aos dispositivos de porta simples, uma vez que ao se aumentar a quantidade de portas
de um dispositivo, o controle de cargas na região do canal aumenta 19. A fim de
determinar a influência dos efeitos de canal curto em um FinFET de porta dupla pode-
se calcular o comprimento natural da estrutura () que representa a distância de
penetração das linhas de campo elétrico do dreno no interior do corpo do dispositivo,
expressa através da equação (2.2) 19.
SiOX
OX
Si tt2
(2.2)
onde Si e OX são as permissividades do silício e do óxido, tOX a espessura da camada
de óxido e tSi a espessura da camada de silício que, em FinFETs de porta dupla,
equivale a Wfin. Para efeito de comparação, o comprimento natural de um transistor
41
planar é dado por SiOX
OX
Si tt
. Logo, pode-se notar que o valor de é 2/1 menor
em dispositivos de porta dupla em relação aos planares. Quanto menor for o
comprimento natural, maior a imunidade do dispositivo à efeitos de canal curto.
Nos FinFETs de porta tripla, o comprimento natural passa a ter um valor
intermediário entre o obtido pela equação (2.2), para dispositivos de porta dupla, e
aquele dado pela equação (2.3), para dispositivos de quatro portas.
SiOX
OX
Si tt4
(2.3)
Através das equações referentes ao comprimento natural, pode-se determinar as
espessuras mínimas das camadas de óxido e de silício para que o dispositivo fique livre
dos efeitos de canal curto. Para que isso ocorra, o comprimento de canal do transistor
deve ser de 5 a 10 vezes maior que o comprimento natural do dispositivo 51.
Devido à presença de duas ou três portas, a inclinação de sublimiar obtida no
dispositivo FinFET, expressa através da equação (2.4), apresenta uma significativa
melhora em relação aos transistores convencionais, com valores próximos ao limite
teórico de 60 mV/década em temperatura ambiente 19.
)Ilog(
VS
DS
GS
(2.4)
Assim como no caso dos efeitos de canal curto, a melhor inclinação de sublimiar
se deve ao maior controle das cargas no interior do canal. No entanto, a inclinação de
sublimiar pode adquirir valores superiores se o efeito de redução da barreira junto à
fonte induzida pelo dreno (Drain Induced Barrier Lowering – DIBL) estiver presente. O
DIBL é definido como uma redução da barreira de potencial junto à fonte induzida pelo
campo elétrico na região do dreno, normalmente significante em dispositivos de canal
curto. Esta alteração na barreira de potencial faz com que ocorra uma variação da
tensão de limiar de um dispositivo ao se incrementar sua tensão de dreno. Em
42
transistores de múltiplas portas este efeito é sensivelmente menor que em transistores
SOI planares 19.
Embora o fenômeno da ionização por impacto altere as características de
sublimiar, este fenômeno é sensivelmente menor nos dispositivos de múltiplas portas
em relação ao apresentado por dispositivos de porta simples parcialmente ou
completamente depletados (Partially e Fully Depleted – PD e FD, respectivamente) 52.
2.1.2 Dispositivo SOI Gate-All-Around (GAA)
O transistor SOI de porta circundante (GAA), exibido na Figura 2.4, foi
desenvolvido em 1990 6 e pode ser considerado como um dispositivo de porta dupla,
embora todo o seu canal seja envolvido por isolante e material de porta, pois como a
largura do seu canal é muito maior que a espessura do filme de silício, o efeito das
portas nas laterais do canal podem ser desprezados. Como o canal fica na posição
horizontal, diferentemente da maior parte dos transistores apresentados até agora, que
exibem canal vertical, este dispositivo pode ser fabricado a partir do processo de um
transistor SOI de porta simples, com a necessidade de apenas algumas modificações,
apresentadas na referência 6.
Porta
Porta
Fonte
N+
Dreno
N+
Óxido Enterrado
P+
L
(A) (B)
Figura 2.4 – Estrutura final do dispositivo Gate-All-Around em (A) perspectiva e (B) corte transversal.
43
Muitas das vantagens apresentadas para os FinFETs de porta dupla e tripla
continuam válidas para os dispositivos GAAs, como a maior transcondutância resultante
do fenômeno de inversão de volume 6. Neste caso, o fenômeno da inversão é
semelhante ao relatado para dispositivos FinFETs. De fato, a inversão de volume foi
constatada primeiramente em transistores GAAs e, algum tempo depois, nos demais
dispositivos 19. Outra vantagem mantida em dispositivos GAAs é o aumento da corrente
de dreno, que é essencialmente igual à soma das correntes fluindo através de todas as
interfaces cobertas por óxido de porta. Assim, a corrente através do GAA torna-se
próxima ao dobro da corrente do dispositivo convencional de porta simples 19.
Da mesma forma como ocorrem em FinFETs, em dispositivos GAAs, a
determinação da tensão de limiar se torna impossível a partir da definição convencional
em que a inversão forte se dá quando o potencial de superfície (S) atinge duas vezes
ao potencial de Fermi. Nos transistores GAAs, a tensão de limiar pode ser obtida com
tensão de porta de 10 mV a 90 mV inferiores àquela que levaria ao dobro do potencial
de Fermi 6. Assim, para estes dispositivos, a tensão de limiar deve ser determinada por
métodos alternativos 49 como, por exemplo, o ponto de máximo da segunda derivada da
corrente de dreno em função de tensão de porta.
Devido à presença de múltiplas portas possibilitando o melhor controle das
cargas na região de canal, os efeitos de canal curto e a inclinação de sublimiar
apresentadas pelo GAA são semelhantes aos descritos para os FinFETs no item
anterior. Como GAAs são considerados dispositivos de porta dupla, o comprimento
natural é dado pela equação (2.2), da mesma forma como ocorrem com FinFETs de
porta dupla.
Uma importante desvantagem dos dispositivos SOI em relação ao MOS
convencional consiste no efeito de auto-aquecimento (self-heating). A camada de óxido
enterrado presente nos dispositivos SOI tem baixa condutividade térmica e, por esta
razão, não permite que toda a energia térmica, gerada por efeito Joule no dispositivo,
seja dissipada. Assim, existe uma redução da mobilidade e, por conseqüência, da
corrente de dreno dos dispositivos 53. Os dispositivos de porta circundante são mais
imunes ao efeito de auto-aquecimento (self-heating) que os dispositivos SOI de porta
44
simples uma vez que não possuem óxido enterrado diretamente abaixo do canal, mas
uma camada de silício policristalino e uma fina camada de óxido de porta 53.
Devido ao processo de fabricação utilizado, o dispositivo resultante tem uma
porta inferior mais longa que a superior, como observado na Figura 2.4 (B), o que
representa uma maior capacitância parasita, como apresentado em 54. No entanto,
recentemente, GAAs com comprimento de canal de 50 nm foram fabricados com
sucesso, na qual o problema das portas desalinhadas foi suprimido, demonstrando o
interesse despertado por esta estrutura 55.
Como mencionado anteriormente, o processo de fabricação utilizado permite que
o transistor GAA seja construído com uma arquitetura assimétrica de canal, conhecida
por canal gradual (Graded-Channel – GC), que propicia diversas vantagens em circuitos
voltados para aplicações analógicas 10. Inicialmente apresentada em 2000, a arquitetura
GC apresenta dois perfis distintos de dopagem no interior do canal, conforme pode ser
observado na Figura 2.5, que apresenta o corte transversal de um dispositivo GAA com
arquitetura GC.
Porta
Porta
Fonte
N+
Dreno
N+
Óxido Enterrado
P+ P-
LLD
L
Figura 2.5 – Corte transversal do dispositivo de porta circundante com arquitetura de canal gradual (GC GAA).
Em uma região de comprimento LLD, próxima ao dreno, não ocorre a implantação
iônica para ajuste da tensão de limiar e a concentração de dopantes é mantida igual à
concentração natural da lâmina. Deste modo, a implantação é feita apenas na região
próxima à fonte, que se torna responsável pelo controle da tensão de limiar. Assim, o
comprimento efetivo de canal do dispositivo passa a ser dado por Leff = L - LLD. Nestes
dispositivos, grande parte do potencial aplicado ao dreno é absorvida na região
45
fracamente dopada. Este efeito proporciona uma sensível redução na condutância de
dreno e um conseqüente aumento no ganho de tensão em malha aberta que pode
alcançar 20~30 dB 13,16,17 em relação à GAAs convencionais, colaborando para o
melhor desempenho em aplicações analógicas.
Devido à facilidade de adequação de seu processo de fabricação ao de
transistores SOI convencionais e às características elétricas superiores, o dispositivo
GAA se torna bastante atrativo em aplicações de baixa tensão e baixo consumo de
potência 54.
2.1.3 Transistor Sem Junções (Junctionless – JL)
As vantagens apresentadas por dispositivos de múltiplas portas em relação aos
transistores planares mencionadas nos itens 2.1.1 e 2.1.2, fazem estes dispositivos,
especialmente aqueles com larguras de canal inferiores à 50~60 nm, potencialmente
importantes para reduzir os limites de integração estabelecidos para transistores de
porta simples 56. No entanto, quando o comprimento de canal dos diversos transistores
de múltiplas portas apresentados (como FinFETs, Trigates ou GAAs) é extremamente
reduzido, a formação de junções ultra-abruptas entre fonte/dreno e canal se torna de
alta complexidade, uma vez que a concentração de dopantes necessita variar em
diversas ordens de magnitude em alguns poucos nanômetros. Deste modo, o controle
das condições térmicas e de dopagem durante o processo de fabricação deve ser
preciso para evitar a difusão de impurezas na região do canal. O transistor JL foi
desenvolvido justamente com o intuito de suprimir este problema, uma vez que este
apresenta arquitetura não-convencional, sem a presença de junções de fonte/dreno
com o canal ou gradiente de dopantes 8,25,57. No entanto, a estrutura física do JL se
assimila à de dispositivos FinFETs de porta tripla ou apresentando uma fina camada de
silício coberta por material de porta como pode ser observado na Figura 2.6 (A).
46
Figura 2.6 – (A) Esquema tridimensional de um transistor de múltiplas portas, (B) corte transversal do
dispositivo nMOS sem junções e (C) secção transversal de um nMOS FinFET ou Trigate modo inversão.
Apesar da semelhança física com os FinFETs, os dispositivos JL apresentam
uma concentração de dopantes sensivelmente maior que os demais dispositivos de
múltiplas portas estudados, que é constante em toda a região compreendida pela fonte,
pelo canal e pelo dreno. Nas Figura 2.6 (B) e (C) podem ser observadas as secções
transversais de um nFinFET e de um nMOS JL, respectivamente, onde se pode
observar claramente os diferentes perfis de dopagem entre os dispositivos. O transistor
JL apresenta concentração de dopantes da ordem de 1019 cm-3 nas regiões de canal
fonte e dreno. Neste caso, dispositivos nMOS são dopados apenas com impurezas tipo
n, enquanto que pMOS são dopados desde a fonte até o dreno com impurezas tipo p.
Desta forma, o JL pode ser entendido como um resistor 25. Para efeito de comparação,
os FinFETs apresentados na seção anterior e estudados ao longo do capítulo 3 exibem
concentração de dopantes em torno de 1015 cm-3 na região de canal. Para esta
estrutura funcionar adequadamente, espessuras muito finas de camada de silício são
necessárias, com valores iguais ou inferiores a 10 nm, o que representa um
complicador importante na fabricação dos transistores JL.
Apesar de apresentar um perfil de dopantes relativamente similar ao exibido por
transistores modo acumulação (P+ -P -P+) como descrito na referência 58, JL não podem
ser considerados como modo-acumulação uma vez que, neste último, a condução
ocorre tanto no corpo como nas interfaces do dispositivo, enquanto que no transistor
sem junções ela se dá principalmente no interior do corpo dos dispositivos, a alguns
nanômetros das interface. De fato, diversas vantagens do transistor JL em relação a
FinFETs de porta tripla (que operam em modo-inversão) têm sido demonstradas
47
recentemente. De acordo com a referência 59, JL apresentam características de DIBL e
inclinação de sublimiar melhores que a de dispositivos Trigate de dimensões similares.
Além disso, um estudo do JL em função da temperatura mostrou resultados
interessantes uma vez que o ponto invariável com a temperatura (Zero Temperature
Coefficient – ZTC), normalmente observado nas curvas IDS-VGS, não está presente em
tais dispositivos 60.
No entanto, o transistor sem junções dispõe de algumas características inferiores
aos Trigate, por exemplo. Por ser um dispositivo altamente dopado, a mobilidade de
baixo campo do JL é severamente reduzida em relação à de outros dispositivos de
múltiplas portas como os FinFETs analisados em 2.1.1. A menor mobilidade leva
inerentemente à redução da corrente de dreno e da transcondutância. A tensão de
limiar, por sua vez, acontece através de um mecanismo diferente à dos dispositivos de
modo inversão. Quando o dispositivo JL (substrato tipo N) está polarizado com tensão
de dreno e tensão de porta próxima de zero ou negativa, haverá certa quantidade de
cargas positivas em seu canal, fazendo com que este esteja invertido. Ao se aumentar
a tensão aplicada à porta, o dispositivo entrará em depleção e passará a conduzir no
momento em que a região central de seu corpo sair da depleção e atingir a
concentração natural da lâmina. Para altos valores de tensão de porta, o dispositivo
começará a operar em acumulação e continuará conduzindo.
Tendo em vista que o estudo do transistor em questão iniciou-se recentemente,
ainda não existem estudos a respeito de seu comprimento natural. Apesar de ter a
aparência de um transistor porta tripla, não apresenta canais de condução nas
interfaces 25, dificultando a aproximação de λ pelas equações (2.2) e (2.3).
2.2 CARACTERÍSTICAS ANALÓGICAS
Este tópico apresenta as principais características dos transistores MOS quando
empregados em circuitos analógicos e está dividido em três partes: a primeira trata dos
conceitos básicos da distorção harmônica e seus principais métodos de extração, a
48
segunda visa ao estudo das características analógicas de dispositivos operando em
saturação como amplificadores e a terceira ao estudo de transistores em triodo, através
de estruturas 2-MOS.
2.2.1 Não-Linearidade ou Distorção Harmônica
A não-linearidade em dispositivos eletrônicos pode ser definida como a
deformação observada no sinal de saída em relação ao aplicado em sua entrada,
exceto por um fator multiplicativo 61. Assim, a distorção harmônica constitui um
importante parâmetro para o desenvolvimento de estruturas MOS voltadas a aplicações
analógicas 28,62,63.
O sinal da saída de um sistema pode sofrer dois tipos de distorção: linear ou
não-linear. A primeira ocorre quando o sinal atravessa dispositivos reativos, como
capacitores, onde a amplitude ou a fase do sinal passam a ser função da freqüência de
operação, como acontece em filtros 64. A segunda, entretanto, resulta da característica
de transferência não-linear de um dispositivo, como acontece com diodos retificadores e
transistores MOS, ou seja, na distorção não-linear o sinal de saída depende do ponto
de operação e da amplitude do sinal de entrada.
Figura 2.7 – Esquema da geração da distorção harmônica em um transistor MOS.
A distorção não-linear é comumente denominada por distorção harmônica 64. A
distorção harmônica obtida em transistores MOS corresponde à presença de sinais de
49
freqüências múltiplas à do sinal original. Quanto menores forem esses sinais, mais
linear será a curva de saída apresentada. Assim, ao se aplicar um sinal de entrada
senoidal com freqüência angular de = 2f, onde f é a freqüência do sinal, a um
transistor MOS, sua característica de transferência não-linear proporcionará em seu
sinal de saída harmônicos com freqüências múltiplas a , que degradarão o sinal
original como esquematizado na Figura 2.7.
Para a análise da linearidade de um transistor MOS, se mostram eficientes
diversas figuras de mérito. Em circuitos amplificadores, a figura de mérito mais comum
é a distorção harmônica total (Total Harmonic Distortion – THD), que corresponde à
soma de todos os harmônicos presentes na forma de onda de saída, enquanto que em
estruturas 2-MOS se torna mais comum a distorção harmônica de terceira ordem ou
HD3, que corresponde ao primeiro harmônico de ordem ímpar presente no sinal de
saída. Isto ocorre porque nestas estruturas a distorção harmônica tende à distorção
exibida pelo harmônico de terceira ordem como será visto na seção 2.2.3.1. Outra figura
de mérito também bastante utilizada na determinação da distorção harmônica é a
tensão de intersecção (Voltage Interception Point – VIP).
Para a determinação da não-linearidade apresentada na saída de um sistema, o
método mais comumente aplicado consiste na obtenção da transformada ou da série de
Fourier, a fim de que o sinal de saída seja exibido em função da freqüência,
possibilitando a determinação das diversas figuras de mérito através de seu espectro.
No entanto, esta técnica necessita que os dispositivos sejam caracterizados em
corrente alternada, dificultando sua aplicação. Além disso, não permite a visualização
dos mecanismos físicos responsáveis pela não-linearidade 64.
Uma técnica que elimina o problema da caracterização dos dispositivos em
corrente alternada consiste na expansão por série de Taylor das características
corrente-tensão 64,65. Porém, por ter como base o cálculo das derivadas de ordens mais
altas, que são sensíveis aos ruídos de medição e apresentam grande complexidade
matemática, esta expansão somente é recomendada quando o sinal aplicado à entrada
do dispositivo puder ser precisamente descrito pelos três primeiros termos de sua série
de Volterra 66.
50
A expansão da série de Volterra também pode ser utilizada na determinação da
não-linearidade. Entretanto, este método é utilizado apenas em sistemas com indutores
e capacitores operando em alta freqüência, sendo que, os componentes não-lineares
de um circuito são convertido em elementos lineares alocados paralelamente à fontes
de corrente que exprimem a sua não-linearidade (Method of Non-linear Currents) 66.
O Método da Função Integral (Integral Function Method – IFM) não apresenta os
problemas vistos nos demais 30,67,68, já que possibilita a análise em dispositivos
operando em baixas freqüências (através de pequenas adaptações, também em
freqüências mais altas 69), a partir das características dos dispositivos em corrente
contínua, e necessita de matemática menos complexa em sua aplicação. Logo, será
bastante utilizado ao longo do trabalho, embora possua limitações em circuitos com
múltiplos sinais de entrada, já que não permite a determinação da distorção em
sistemas intermodulados 68.
Adiante serão abordados, de forma mais específica, os principais métodos para a
determinação da distorção harmônica.
2.2.1.1 Método de Fourier
Como mencionado anteriormente, o método de Fourier é o mais comumente
utilizado para a determinação da distorção harmônica nos mais diversos sistemas 64.
Este método pode ser aplicado através da série de Fourier ou da transformada de
Fourier. Esta última, chamada também de integral ou transformada rápida (neste caso
apenas o algoritmo) de Fourier (Fast Fourier Transformer – FFT) se torna necessária
para a determinação da distorção harmônica em sistemas com a presença de sinais
não-periódicos, enquanto que a série de Fourier é aplicada a sinais periódicos, como
aqueles utilizados ao longo do trabalho atual. Para a determinação da distorção, são
calculados os coeficientes de Fourier (CF) da série de Fourier de uma função de
excitação periódica com freqüência angular = t, como descrito em (2.5):
51
1n
nn0 )]n(senb)ncos(a[
2
af (2.5)
Na equação (2.5), an e bn representam as amplitudes de Fourier de um
harmônico de ordem n e podem ser determinadas através das expressões (2.6) e (2.7).
2
0
n d)ncos(f1
a (2.6)
2
0
n d)n(senf1
b (2.7)
O termo a0, por sua vez, se refere à amplitude do nível DC e é dado por (2.8).
2
0
0 df1
a (2.8)
De posse dos valores de an e bn, pode-se calcular o coeficiente de Fourier do
harmônico de ordem n através de (2.9):
2
n
2
nn baC (2.9)
O coeficiente de Fourier apresenta relação direta com a amplitude do sinal
observado. O coeficiente C0, por exemplo, remete à amplitude do sinal continuo na
forma de onda de saída, enquanto que o termo C1 à amplitude do sinal de primeira
ordem e C2 à amplitude do segundo harmônico.
Logo, esta relação permite estabelecer que Cnsen(n) corresponde à amplitude
do harmônico de enésima ordem no sinal de saída. Assim, a distorção harmônica de
enésima ordem (HDn) pode ser obtida através da divisão do coeficiente de ordem n
pelo de primeira ordem ou fundamental. Na expressão (2.10), é definida a distorção
52
harmônica de terceira ordem, bastante utilizada na seqüência deste trabalho e
importante na identificação da influência dos harmônicos ímpares no sinal de saída.
Também utilizada ao longo do trabalho, THD mostra o nível de distorção
introduzido por todos os harmônicos de freqüência diferente à do fundamental no sinal
de saída. A distorção harmônica total é dada pela raiz quadrada da somatória do
quadrado do módulo dos coeficientes de Fourier de todos os harmônicos maiores que o
fundamental (n 2) com relação ao quadrado do fundamental (n = 1), como disposto na
equação (2.11) 67.
|C|
|C|3HD
1
3 (2.10)
2
1
2n
2
n
C
C
THD
(2.11)
2.2.1.2 Método da Série de Taylor
Este método tem como base uma determinada função f(x), que representa a
relação entre os sinais de entrada x(t) e saída y(t) de um dispositivo, a qual é
desenvolvida em uma série de potências, conforme descrito em (2.12).
...)t(xK)t(xK)t(xK)t(xKKtxfty 4
4
3
3
2
210 (2.12)
Se a série à direita da igualdade (2.12) for convergente para f[x(t)], o coeficiente
de não-linearidade referente ao harmônico de ordem n, definido como Kn, pode ser
determinado através do cálculo da derivada de ordem n da função de entrada 64, como
descrito em (2.13).
53
n
n
ndx
fd
!n
1K (2.13)
Considerando um sinal de entrada senoidal dado por f(x) = A.cos(t+), onde A
corresponde à amplitude do sinal aplicado e ao seu ângulo de defasagem, o sinal de
saída observado será igual àquele descrito por (2.14) 64.
...3t3cosA4
K
2t2cosA2
KtcosA
4
K3AKA
2
KKtcosAy
33
22331
220
(2.14)
No primeiro termo à direita da igualdade (2.14), percebe-se o nível DC no sinal
de saída. Como pode ser observado pela presença de K2, harmônicos pares elevam o
nível DC na saída. De um mesmo modo, a amplitude do harmônico de primeira ordem
ou fundamental é influenciada por harmônicos de ordem ímpar, como denota a
presença de K3 no segundo termo à direita da igualdade (2.14), indicando a influência
do harmônico de terceira ordem no sinal fundamental. Na equação (2.14), as
amplitudes de cada um dos harmônicos dadas pelos termos que multiplicam a função
cossenoidal, são entendidas como os coeficientes de Fourier e a equação (2.10), que
descreve HD3, pode ser reescrita com a presença dos coeficientes de não-linearidade.
Sendo C3 = (K3/4)A3 e C1 = [K1A+(3K3/4)A3], tem-se (2.15).
2
31
2
3
AK3K4
AK3HD
, desde que 2
31 AK4
3K (2.15)
Apesar de extremamente mais trabalhoso, THD poderia ser calculado de forma
aproximada para um número finito de harmônicos a partir da equação (2.11).
De acordo com a referência 70, onde é efetuada a análise dimensional de (2.14),
|K2|-1 e |K3|
-1/2 são dados em Volts e representam as amplitudes para as quais os
produtos de distorção de segunda e terceira ordens apresentam a mesma magnitude
do sinal de entrada 70. Assim, |K2|-1 e |K3|
-1/2 são chamados de tensões de intersecção
54
de segunda e terceira ordens, respectivamente. Quanto maiores forem estas tensões,
menor será a distorção introduzida pelo circuito.
Se o sinal de entrada de um dispositivo MOS ou de um circuito constituído por
transistores MOS for dado por x(t) = Vin e o sinal de saída por y(t) = Iout, seu fator de
admitância será G = dIout/dVin para Vin ≠ 0, resultando na equação (2.16), em que são
considerados apenas os sinais dos três primeiros harmônicos.
3
in3
2
in2inout VKVKVGI (2.16)
Ao diferenciar a equação (2.16) duas vezes tem-se K2 e diferenciando-se
novamente, pode ser obtido K3, como descrevem as expressões (2.17) e (2.18),
respectivamente.
in
out
in2
out
2
2dV
dI2
dV
IdK (2.17)
in
out
in3
out
3
3dV
dI6
dV
IdK (2.18)
Considerando x(t) = Vin e y(t) = Iout na equação (2.12) e aplicando algumas
propriedades trigonométricas, as distorções de segunda (HD2) e terceira ordens podem
ser diretamente determinadas, como descrevem as expressões (2.19) e (2.20), em que
um sinal senoidal de amplitude Va é aplicado à entrada.
VaK2
1HD2 2 (2.19)
2
3VaK4
1HD3 (2.20)
Substituindo as equações (2.17) e (2.18) em (2.19) e (2.20), respectivamente, em
um transistor MOS, as distorções de segunda e terceira ordens podem ser dadas em
55
função da transcondutância dos dispositivos e suas derivadas, como apresentado em
(2.21) e (2.22), uma vez que gm = dIDS/dVGS.
m
GT
m
2g
dV
dg
Va2
1HD2 (2.21)
m
GT2
m
2
2
g6
dV
gd
Va4
13HD (2.22)
Assim, através das expressões (2.21) e (2.22) pode-se estudar a origem física da
não-linearidade apresentada pelos dispositivos, como será apresentado mais adiante.
Em diversos circuitos não balanceados, a distorção total é, essencialmente, dada pela
distorção de segunda ordem, sendo possível aproximá-la pela expressão (2.21).
2.2.1.3 Método da Função Integral (IFM)
O método da função integral (Integral Function Method – IFM) apresenta diversas
vantagens sobre os outros métodos propostos, não necessitando da caracterização em
tensão alternada dos dispositivos avaliados como ocorre com a série de Fourier ou do
cálculo das derivadas de ordens mais altas como na série de Taylor 67. Logo, este
método apresenta mais imunidade a ruídos de medidas, do que o método baseado na
série de Fourier, e menor erro que o obtido no cálculo das derivadas empregadas na
série de Taylor. No entanto, o IFM permite apenas a determinação de THD, HD2, HD3 e
suas tensões de interseção, não possibilitando a observação da distorção referente a
harmônicos de ordens mais altas 30. Apesar disso, estas figuras de méritos calculadas
através do IFM são as mais usuais na análise da distorção em circuitos analógicos e
também importantes no trabalho atual.
Para a determinação da distorção harmônica através do IFM, o sinal de entrada
do dispositivo ou circuito em questão será considerado como aquele apresentado em
56
(2.23), em que X0 representa o nível DC ou o ponto de polarização do sinal de entrada e
A a sua amplitude.
AsenXX 0 , onde t (2.23)
Na seqüência, a região de interesse da curva de transferência (Y vs. X) em que
será aplicado o IFM deverá ser selecionada conforme apresentado na Figura 2.8 e esta
região (y vs. x) dada por y = f(x) deverá ser normalizada em ambos os eixos no
intervalo [0;1] através das equações (2.24), (2.25) e (2.26).
Figura 2.8 – Normalização da característica corrente-tensão através do IFM.
A2
AXX
AXAX
AXXx 0
00
0
(2.24)
AXYAXY
AXYXYy
00
0
(2.25)
1x2AXX 0 (2.26)
A partir da substituição de (2.26) em (2.25), a característica de saída do sistema
é obtida em função de X0 e A, como mostrado em (2.27).
57
AXYAXY
AXY1x2AXYxy
00
00
(2.27)
A região de interesse da curva de transferência formará um quadrado de área
igual a 1, como pode ser observado na Figura 2.9. São, então, salientadas as áreas
acima (ÁREA 1) e abaixo (ÁREA 2) da curva normalizada.
Figura 2.9 – Característica de transferência normalizada nos eixos x e y, onde são evidenciadas as áreas abaixo e acima da curva.
A função D, base do método da função integral, é definida como a diferença
entre as áreas acima e abaixo da curva normalizada, como mostram as expressões
(2.28) e (2.29):
dx)x(ydy)y(x2AREA1AREAD
1
0
1
0
(2.28)
1
0
1dxxy2D (2.29)
De acordo com 30, o valor obtido pela função D de uma curva de transferência
qualquer tem relação com THD0, que é definido como a distorção harmônica total dada
por (2.11) acrescida do nível DC presente no sinal de saída, dado pelo termo
58
(|C0|2/|C1|
2). A função THD0 é expressa em (2.30) e, de acordo com 30, THD0 = 1,06D.
Substituindo-se THD0 por 1,06D em (2.30), THD pode ser expresso através de (2.31).
2
1
2
02
0
C
CTHDTHD (2.30)
2
1
2
02
C
C)D06,1(THD (2.31)
Logo, vê-se que a distorção harmônica pode ser calculada em função de D. No
entanto, esta análise é prejudicada quando a curva avaliada cruza a bissetriz do
quadrado delimitado pelas duas áreas, pois as regiões acima e abaixo da curva se
compensam. Nestes casos, pode-se definir ys(x) e Ds, como mostrado nas equações
(2.32) e (2.33) para suprimir o problema. Pode-se perceber, através das equações
(2.29) e (2.33), que as funções D e Ds apresentam resultados iguais quando toda a
característica normalizada se encontra acima ou abaixo da bissetriz.
xxxyxys (2.32)
1
0
1dxxys2Ds (2.33)
Como será visto em 2.2.3.1, em certos casos, como em circuitos balanceados,
os harmônicos de ordem par são suprimidos e THD passa a ser dado apenas por
aqueles de ordem ímpar 67, quase que essencialmente por HD3. A supressão dos
harmônicos pares pode ser determinada a partir da diferença do sinal de saída Yr,
descrita em (2.34). Visando à criação de outra função integral que mostre esta
supressão, o sinal Yr(x) é normalizado como mostrado nas equações (2.24) a (2.26), e
resulta na expressão (2.35).
AsenXYAsenXYYr 00 (2.34)
59
AXYrAXYr
AXYr1x2AXYrxyr
00
00
(2.35)
De acordo com 67, a supressão dos harmônicos de ordem par resulta em uma
grande diminuição da distorção total e a característica de saída adquire uma forma
perfeitamente simétrica.
A Figura 2.10 apresenta o gráfico da diferença entre os sinais de saída e entrada
normalizados versus o sinal de entrada normalizado [yr(x)-x] vs. x, resulta em um valor
nulo para a diferença yr(x)-x quando yr(x) = x = 0,5. Assim, a nova função integral Dr,
descrita na expressão (2.36), é definida no intervalo entre 0 e 0,5 e o seu resultado é
multiplicado por 2.
Figura 2.10 – Diferença da saída normalizada menos o sinal de entrada, yr(x)-x, e seu módulo |yr(x)-x| 67
.
5,0
0
25,0dxxyr22Dr (2.36)
No caso da função Dr, a função diferença yr(x) do sistema analisado pode cruzar
a bissetriz do gráfico normalizado mais de uma vez, de forma que ocorra a
compensação das áreas, assim como ocorria com a função D. Portanto, uma quarta
função integral, denominada Drs, responsável por transportar toda a curva para a
60
região acima da bissetriz, evitando a compensação de áreas, foi desenvolvida. A nova
função Drs integral foi desenvolvida com base na equação (2.37) e é apresentada em
(2.38). Observando-se as expressões (2.38) e (2.36), percebe-se que se yr tiver apenas
uma inflexão no ponto x = 0,5, as funções Dr e Drs apresentarão resultados similares.
xxxyrxyrs (2.37)
1
0
1dxxyrs2Drs (2.38)
Para a determinação da distorção harmônica a partir das funções integrais, será
utilizado novamente o conceito de THD0 definido em (2.30), já que esta componente
pode ser relacionada com D ou Ds. Conforme descrito na referência 67, THD0 pode ser
determinado a partir da raiz quadrada da soma dos quadrados dos harmônicos de
ordem n, como mostra a expressão (2.39), onde HD0 é a distorção harmônica
correspondente à componente DC do sinal.
222
0 3HD2HD0HDTHD (2.39)
Como mencionado anteriormente e descrito na expressão (2.14), componentes
DC geradas por harmônicos de ordem par são observadas no sinal de saída 64 e
contribuem para o incremento deste sinal. De fato, o nível DC presente na saída é,
quase que na totalidade, fruto dos harmônicos de ordem par, sendo que, HD2 é o
principal responsável por esta componente 30. Assim, como mostra (2.40), HD0 pode
ser aproximado para HD2.
Ds06,13HD2HD2THD 22
0 (2.40)
Excluindo-se a componente DC de THD0, tem-se THD, como descrito em (2.41).
22 3HD2HDTHD (2.41)
61
Partindo da definição de Drs e das expressões (2.40) e (2.41), THD pode ser
determinado em função de Ds e Drs como expresso na equação (2.42):
2
Drs
2
Ds06,1THD
22
(2.42)
Utilizando o mesmo raciocínio, chega-se à expressão (2.43) que descreve HD2.
2
Drs
2
Ds06,12HD
22
(2.43)
Como mencionado anteriormente, a função Dr tem como objetivo o cálculo da
distorção harmônica quando os harmônicos de ordem par são suprimidos. Assim, o
valor de Dr pode ser aproximado para HD3, uma vez que este é o principal harmônico
ímpar no sinal resultante. Portanto, desconsiderando os harmônicos ímpares de ordens
mais altas resulta-se na expressão (2.44).
Dr3HD (2.44)
Uma explicação mais detalhada sobre as funções normalizadas e as funções
integrais utilizadas no IFM pode ser encontrada na referência 71.
2.2.2 Características Analógicas de Dispositivos Operando como Amplificadores
Circuitos amplificadores representam uma das principais aplicações analógicas
de transistores MOS 72. Desta forma, para a análise dos parâmetros analógicos dos
dispositivos operando como amplificadores, foi considerado um circuito equivalente ao
disposto na Figura 2.11, onde é apresentado um amplificador unitário, alimentado por
uma fonte de corrente (Ib), responsável pelo seu ponto de polarização. Este circuito
62
analógico tem como propósito amplificar a parcela alternada (vgs) do sinal aplicado à
porta do transistor, gerando um sinal de saída também composto de uma componente
contínua (VDS) e outra alternada (vds), onde é considerada uma carga capacitiva CL.
Com base no circuito apresentado na Figura 2.11, diversas características
analógicas dos dispositivos de múltiplas portas serão analisadas ao longo do trabalho.
Assim, os parâmetros mais relevantes, tais como, tensão Early, condutância de dreno,
ganho de tensão em malha aberta e razão gm/IDS são apresentados na seqüência.
Outra característica analógica extremamente importante diz respeito à distorção
harmônica, abordada em 2.2.1. Esta característica é importante para quaisquer circuitos
analógicos, tanto com dispositivos operando em saturação como em triodo.
Figura 2.11 – Bloco amplificador formado por um único transistor MOS.
2.2.2.1 Tensão Early e Condutância de Dreno
A tensão Early é uma característica de fundamental importância em circuitos
analógicos operando como amplificadores, uma vez que está relacionada com a
variação da corrente de dreno em função da tensão de dreno (VDS) aplicada e,
conseqüentemente, com o ganho de tensão em malha aberta. Quando dispositivos
MOS entram em regime de saturação, ou seja, quando VDS = VGS – VTH, o campo
elétrico decorrente da região de depleção de dreno induzirá um pinçamento (pinch-off)
63
no canal do dispositivo. Ao se aumentar VDS, este pinçamento será ligeiramente
deslocado para o interior do canal, reduzindo seu comprimento efetivo. Logo, a região
de saturação da característica IDS-VDS do dispositivo adquirirá certa inclinação. A tensão
Early é definida como o ponto em que o prolongamento da característica IDS-VDS na
região de saturação cruza o eixo de VDS como mostrado na Figura 2.12. Deste modo, a
tensão Early pode ser aproximada pela razão IDS/gD do dispositivo quando este opera
em saturação. Devido ao bom acoplamento vertical e ao melhor controle do potencial
no interior do canal em relação aos transistores de porta simples, em dispositivos de
múltiplas portas existe uma menor influência do potencial de dreno na corrente de
condução, resultando em uma menor condutância de dreno, o que eleva a tensão Early
5.
Figura 2.12 – Definição da tensão Early a partir da característica IDS vs. VDS de um transistor MOS.
Ao se analisar as características analógicas dos FinFETs, percebe-se que neles
a tensão Early aumenta conforme se reduz a largura do fin devido ao maior
acoplamento de suas portas laterais e, para dispositivos extremamente estreitos onde
há a presença de inversão de volume, os valores obtidos para VEA chegam a ser da
ordem de 1000 V 73. Mesmo em dispositivos com fins mais largos, onde não há a
presença de inversão de volume, pode-se ter uma tensão Early até dez vezes superior
à de um transistor de porta simples com comprimento de canal equivalente 73. De forma
similar, a análise da tensão Early em GC GAAs mostrou a grande superioridade destes
transistores em relação aos dispositivos planares ou mesmo GAA convencionais,
exibindo tensão Early de ordem de 1200 V, enquanto GAA convencionais de dimensões
similares apresentam VEA em torno de 300 V 5. Em termos de tensão Early, dispositivos
JL têm apresentado resultados similares e, em alguns casos, até superiores às de
dispositivos FinFET, como será abordado adiante.
64
2.2.2.2 Ganho de Tensão em Malha Aberta
O ganho de tensão em malha aberta (ou intrínseco) desponta como uma das
principais características de circuitos amplificadores. Sendo o ganho intrínseco de
tensão do transistor definido pela equação (2.45) 74, nota-se sua proporcionalidade com
a tensão Early. Assim, devido à maior tensão Early obtida em GC GAAs e em FinFETs
em relação aos transistores de porta simples, um aumento considerável do ganho de
tensão em malha aberta pode ser observado, levando a um excelente comportamento
analógico 5,73.
EA
DS
m
D
mV V
I
g
g
gA
(2.45)
Como se poderia esperar através de correlação entre ganho e VEA descrita por
(2.45), dispositivos GC GAAs e FinFETs apresentam AV sensivelmente maiores que
transistores planares. Segundo a referência 5, o ganho apresentado pelo GC GAA
resultou em uma melhora significativa de 30~40 dB em relação a um dispositivo GC de
porta simples e de 20~30 dB se comparado com um GAA convencional de dimensões
similares. De modo similar, as referências 75,76 mostram que FinFETs podem atingir
ganhos de até 70 dB, ou seja, cerca de 30 dB superiores a dispositivos planares de
dimensões similares. No trabalho atual, será mostrado que dispositivos JL podem
apresentar ganhos tão expressivos como os de FinFETs.
2.2.2.3 Razão gm/IDS
A razão gm/IDS representa a eficiência de um dispositivo em converter a corrente
elétrica em transcondutância, ou seja, equivale à medida da amplificação proporcionada
por um transistor (gm) dividida pela energia dissipada para tal (IDS) 74. Nos circuitos dos
65
amplificadores operacionais de baixa potência, a razão gm/IDS representa uma
importante ferramenta para a determinação das dimensões dos transistores, já que não
depende do comprimento e da largura dos dispositivos 74. Assim, esta é normalmente
apresentada em função da corrente de dreno normalizada (IDS/(Weff/Leff), onde Weff e Leff
são, respectivamente, a largura e o comprimento efetivos de canal do dispositivo), como
pode ser observado para um FinFET de Wfin = 20 nm na Figura 2.13 75.
1E-9 1E-8 1E-7 1E-6 1E-5 1E-40
5
10
15
20
25
30
35
40
gm/I
DS [
V-1]
IDS
/(Weff
/Leff
) [A]
Inversão
Fraca Inversão
Moderada
Inversão
Forte
FinFET
Wfin
= 20 nm
Hfin
= 60 nm
L = 10 m
VDS
= 0,75 V
Figura 2.13 – Esboço da curva de gm/IDS em função de IDS/(Weff/Leff) para um FinFET de Wfin = 20 nm e
L = 10 m 75
.
Como está fortemente relacionada com o desempenho de circuitos analógicos,
através da equação do ganho em malha aberta, dada pela expressão (2.45), a razão
gm/IDS facilita a identificação da região de operação dos dispositivos, como pode ser
observado na figura. Assim, pode-se definir uma dada IDS/(Weff/Leff) para que o
dispositivo opere em certa região. Logo, se o circuito disposto na Figura 2.11 for
polarizado com um corrente que o leve a operar na região de inversão fraca, gm/IDS será
maior, fazendo com que um ganho superior seja alcançado 74.
66
2.2.2.4 Freqüência de Ganho Unitário
A freqüência de ganho unitário (fT) representa outro importante parâmetro dos
circuitos amplificadores. Embora para baixas freqüências o ganho em malha aberta
possa ser expresso através de (2.45), ao se aumentar a freqüência de operação dos
dispositivos, ocorre uma redução significativa do ganho 72. Em certa freqüência, a
amplitude do sinal de saída torna-se igual à da entrada. Esta freqüência é denominada
de freqüência de ganho unitário e pode ser expressa pela equação (2.46) 72.
L
m
L
DS
DS
mT
C2
g
C2
I
I
gf
(2.46)
A freqüência de corte (fC), por sua vez, corresponde àquela em que o ganho em
malha aberta é 3 dB inferior ao determinado pela equação (2.45). Esta freqüência tem
relação com a freqüência de ganho unitário e pode ser expressa pela equação (2.47) 72.
L
D
m
D
L
m
V
TC
C2
g
g
g
C2
g
A
ff
(2.47)
2.2.3 Características Analógicas de Dispositivos Operando como Resistores
Além da implementação de circuitos amplificadores, outra aplicação analógica de
transistores MOS diz respeito à sua utilização como resistores variáveis 28,77, usados
em filtros de tempo contínuo 78. Para estas aplicações, a resistência do canal
(resistência-on – RON, definida como VDS/IDS ou 1/gD) e a distorção harmônica presente
na saída são importantes figuras de mérito 28. A resistência do canal é controlada
através da tensão aplicada à porta do dispositivo e as regiões de fonte e dreno passam
a atuar como os terminais do resistor. Normalmente, para aplicações em filtros, é
67
desejado que o dispositivo apresente resistências da ordem de algumas dezenas a
centenas de k 79. A distorção harmônica é dada pelo nível de não-linearidade obtido
em sua característica de saída e é função de diversos fatores como a degradação da
mobilidade, o efeito de corpo e o descasamento dos dispositivos 79. Para reduzir a
distorção exibida na característica de saída, diversas estruturas alternativas foram
propostas, entre as quais, estruturas balanceadas compostas por dois (2-MOS) ou
quatro (4-MOS) transistores 80,81,82,83. Apesar de estas estruturas promoverem grande
redução da não-linearidade, proporcionam também uma redução na resistência de
canal, que pode ser suprimida através da utilização de transistores mais longos 79.
Ao longo do trabalho atual foi estudada a linearidade das estruturas 2-MOS,
compostas por transistores FinFETs (através de medidas experimentais em dispositivos
convencionais e com a presença de tensão mecânica) e GC GAAs (através de
simulações em função da temperatura). Em tais estruturas, a distorção de segunda
ordem, que normalmente é responsável pela maior parcela de THD, é suprimida, e a
distorção de terceira ordem se torna dominante 80.
2.2.3.1 Estrutura 2-MOS
Abordado inicialmente em um estudo que visava o aumento da linearidade em
filtros RC ativos 80, o conceito da redução da distorção proporcionada por estruturas
diferenciais (2-MOS) foi primeiramente demonstrado a partir da equação da corrente de
dreno de um dispositivo operando em triodo, como mostrado na expressão (2.48), dada
pela referência 84.
23
23
22
2
3
2
1
2
BBSBBD
BSBDSDBFBBG
DS
VVVV
VVVVVVVVV
KI
(2.48)
68
onde 21
21
SiAB
ox
qNC
e L
WC.
2
1K oxeff . Nesta equação, VG, VB, VD e VS
correspondem aos potenciais de porta, substrato, dreno e fonte em relação à
referência, eff é a mobilidade efetiva no canal, VFB é a tensão de faixa plana, NAB é a
concentração de dopantes do substrato, Cox é a capacitância do óxido por unidade de
área, Si é a permissividade do silício, q é a carga do elétron e B é o potencial de
superfície aproximado na inversão forte (normalmente considerado igual a 2F). A
equação (2.48) pode ser expandida através de uma série de Taylor, como mostrado na
expressão (2.49).
33
3
22
21 SDSDSDDS VVKVVKVVKKI (2.49)
Na expressão (2.49), o termo K.K1 corresponde à condutância do transistor, ou
seja, o inverso deste termo representa a resistência (RON), cuja equação é apresentada.
1
1
..
1
THGoxON VV
L
WC
KKR (2.50)
A melhora propiciada na distorção através do uso da estrutura balanceada 2-
MOS pode ser observada em um circuito integrador RC, como o apresentado na Figura
2.14.
VG
VIN
C
VB +
- VOUT
Figura 2.14 – Integrador RC para pequenos sinais utilizando transistores ao invés de resistores.
69
A expressão que define a tensão de saída do inversor pode ser exibida com base
nas equações (2.49) e (2.50).
t t
INININOUT dtVKVKC
KdtV
RCV
3
3
2
2
1 (2.51)
Na expressão (2.51), o primeiro termo à direita da igualdade corresponde à
resposta ideal do integrador (como se houvesse sido utilizado um resistor na entrada do
amplificador operacional) e o segundo representa o erro introduzido pela característica
não-linear do transistor. O circuito balanceado 2-MOS exibido na Figura 2.15 pode ser
utilizado com o intuito de cancelar parcialmente a distorção na saída. O circuito utilizado
apresenta simetria em relação à tensão de referência, tanto na entrada através de VIN e
–VIN como na saída através de VOUT e –VOUT.
VX
VG
-VIN
C
-VOUT
VG
VIN
C
VB
- +V
OUT
+ -V
X
IDS1
IDS2
I01
I02
Figura 2.15 – Integrador RC utilizando uma estrutura balanceada 2-MOS.
A partir das equações (2.52) a (2.55) a equação (2.56), que exprime a tensão de
saída do integrador apresentado na Figura 2.15, é deduzida.
t
XOUT VdtIC
tV 01
1)( (2.52)
t
XOUT VdtIC
tV 02
1)( (2.53)
t
OUT dtIIC
tV 02012
1)( (2.54)
210201 DSDS IIII (2.55)
70
t
2DS1DSOUT dtIIC2
1)t(V (2.56)
A partir da série de Taylor apresentada na equação (2.49) e do desenvolvimento
da equação (2.56), pode-se obter a expressão (2.57), que diz respeito à corrente que
flui através da estrutura 2-MOS.
5
5
3
3121 2 INININDSDS VKVKVKKII (2.57)
Como pode ser observado na equação (2.57), os termos pares da série de Taylor
são suprimidos, o que significa que a distorção relativa ao harmônico de segunda
ordem, normalmente dominante, é suprimida, fazendo com que a distorção de terceira
ordem se torne responsável por grande parte da distorção presente na saída. Nas
estruturas formadas por 2 transistores, HD3 é determinado pela interação mútua entre a
degradação da mobilidade e o efeito de corpo 70.
Conforme descrito na referência 79, na utilização de estruturas 2-MOS, a
distorção causada pelo efeito de corpo se contrapõe àquela resultante da degradação
da mobilidade e tende a cancelá-la. No entanto, na tecnologia SOI, o efeito de corpo é
extremamente reduzido, de forma que o nível de HD3 é dado, quase que em sua
totalidade, pela degradação da mobilidade 85.
2.3 APLICAÇÃO DE TENSÃO MECÂNICA
Embora as propriedades do silício quando este se encontra sob tensão mecânica
sejam conhecidas há décadas 86, apenas nos últimos anos a utilização de transistores
com a presença de tensão mecânica tem se difundido 87,88. Quando o silício se encontra
sob tensão, ocorre um rearranjo dos átomos no seu interior e um aumento considerável
da mobilidade e, como conseqüência, da corrente de dreno é obtido 88. Se a tensão for
71
tensora, o rearranjo dos átomos gera um aumento na mobilidade dos elétrons e,
portanto, beneficia transistores de canal tipo n, enquanto que se a tensão for
compressiva é observado um aumento na mobilidade das lacunas, que privilegia
transistores com canal tipo p 89. Tendo em vista a utilização de tensão mecânica em
diversas tecnologias atuais 87, as características de dispositivos nMOS com a presença
de tensão mecânica foram analisadas no trabalho atual. Desta forma, as explicações
contidas neste tópico se referem a tais dispositivos.
A tensão mecânica pode ser aplicada tanto de forma uniaxial, ou seja, em
apenas um dos eixos do dispositivo (na direção do canal), como de forma biaxial, com
aplicação de tensão em dois de seus eixos (nas direções do canal e da largura).
A tensão uniaxial pode ser gerada a partir do efeito de dilatação térmica dos
materiais. Se um material é depositado sobre outro numa certa temperatura e após a
deposição esta temperatura é reduzida, os materiais tendem a encolher. Se os
coeficientes de dilatação térmica destes materiais não forem iguais, um deles tenderá a
encolher mais do que o outro. No entanto, isto não será possível já que ambos os
materiais se encontram unidos. Assim, é gerada uma força tensora impedindo que o
material se contraia, a chamada tensão mecânica. Esta forma de tensão costuma ser
gerada através da aplicação de uma camada de nitreto de silício sobre o dispositivo
(strained Contact Etch Stop Layer - sCESL). Como o nitreto apresenta coeficiente de
dilatação térmica maior que o silício, o transistor estará sob tensão mecânica. Nesta
técnica, a tensão mecânica se torna mais efetiva à medida que o comprimento de canal
do transistor é reduzido 87,89.
Na geração de tensão biaxial, por sua vez, é utilizada uma liga de silício-
germânio (SixGe1-x), uma vez que este tipo de tensão é originado a partir da própria
estrutura cristalina. Assim, utilizando-se de uma camada de silício convencional como
substrato, é feito o crescimento gradual de uma liga de silício-germânio, até que esta
adquira certa proporção de átomos de Si e Ge. Neste ponto, haverá uma camada de
SiGe relaxado. Então, é crescida uma camada epitaxial de silício puro. Como a
distância interatômica do silício é menor que a da liga SiGe, o silício crescido
epitaxialmente estará sob efeito de tensão mecânica biaxial. A obtenção da tensão
mecânica biaxial é esquematizada na Figura 2.16. O equacionamento da deformação na
72
camada de silício resultante devido ao descasamento das distâncias interatômicas do
Si e da liga SiGe é apresentado na referência 90. Para a aplicação desta técnica em
tecnologia SOI, a estrutura gerada é unida a outra lâmina com uma camada de óxido e,
então, a camada de SiGe é removida, restando apenas o Si tensionado sobre o óxido.
Esta técnica é descrita com detalhes em 88,91.
Figura 2.16 – Esquema da geração de tensão biaxial em uma lâmina de silício relaxado.
A melhora de mobilidade apresentada por dispositivos tensionados pode ser
explicada pela redução da massa efetiva dos portadores 87. A massa efetiva é dada
pelas componentes de massa longitudinal e transversal relativas aos seis vales de
energia do silício. Estes vales compõem a banda de condução do silício, sendo
responsáveis pela energia mínima de condução, e se distribuem nos eixos do cristal
(dois deles em cada um dos eixos (100), (010) e (001)).Quando o silício não está sob
tensão mecânica, todos os vales possuem a mesma energia. Se uma tensão biaxial é
aplicada, ocorre uma divisão nos níveis energéticos que acaba reduzindo a energia em
dois dos vales e aumentando nos demais. Logo, os elétrons passam a ocupar de forma
prioritária os vales de menor energia, os quais apresentam menor massa transversal,
reduzindo a massa efetiva. Como a mobilidade é inversamente proporcional à massa
efetiva, a redução desta causa um aumento na mobilidade. Além disso, a divisão dos
níveis energéticos também atinge a banda de valência e as lacunas passam a ocupar
os níveis mais altos 92. Devido ao aumento da banda de valência e à redução de banda
73
de condução, a largura da banda proibida (Eg) se torna menor, diminuindo VTH. Um
efeito similar ocorre ao se aplicar tensão uniaxial, conforme é descrito na referência 93.
Um modelo bastante utilizado para cálculos envolvendo dispositivos com a
presença de tensão mecânica, é baseado em piezoresistências e é descrito pela
referência 94, já que materiais sob efeito de tensão mecânica apresentam uma alteração
em sua resistência elétrica, causada por alterações na resistividade e nas dimensões
dos dispositivos. No caso do silício, o termo relativo às dimensões é bem menor que o
da resistividade, podendo ser desprezado 94. Assim, em uma aproximação de primeira
ordem, a variação da resistividade pode ser considerada proporcional à tensão
mecânica presente no dispositivo 94.
2.4 EFEITOS DE REDUÇÃO DA TEMPERATURA
A redução da temperatura é responsável por uma significativa alteração no
comportamento de dispositivos semicondutores. Neste tópico são apresentados
brevemente os principais parâmetros físicos alterados pela variação de temperatura e
as conseqüentes modificações nas características elétricas dos dispositivos.
2.4.1 Parâmetros Físicos dos Semicondutores Dependentes da Temperatura
A concentração intrínseca de portadores (ni) corresponde à quantidade de
portadores livres presentes no material intrínseco, ou seja, sem a adição de dopantes.
Esta concentração é função apenas do material e da temperatura 95. Já que em um
semicondutor intrínseco os portadores livres são gerados somente através de excitação
térmica, quando um material é submetido à temperatura de 0 K, todos os portadores
estarão ligados à rede cristalina e a concentração intrínseca de portadores será nula.
Ao se incrementar a temperatura, é percebido um aumento da concentração intrínseca
74
de portadores, que é descrito pela equação (2.58) 95, onde NC e NV são,
respectivamente, as densidades de estados nas bandas de condução e valência.
kT2
Egexp.N.Nn VCi (2.58)
A própria largura de banda proibida também tem relação com a variação da
temperatura. Este parâmetro é definido como a região existente entre as faixas de
valência e condução. Em baixas temperaturas ocorre um aumento da faixa proibida
dificultando a formação de um par elétron-lacuna. A variação de Eg com a temperatura
pode ser descrita pelas equações (2.59) e (2.60) para temperaturas abaixo e acima de
170 K, respectivamente 95.
K170T,T.10.05,6T.10.059,117,1Eg 275 (2.59)
K170T,T.10.05,3T.10.025,91785,1Eg 275 (2.60)
Os efeitos da temperatura sobre a concentração intrínseca de portadores e a
largura de banda proibida podem ser observados na Figura 2.17.
50 100 150 200 250 300 350 40010
-45
10-40
10-35
10-30
10-25
10-20
10-15
10-10
10-5
100
105
1010
1015
Temperatura [K]
ni [
cm
-3]
1,09
1,10
1,11
1,12
1,13
1,14
1,15
1,16
1,17
1,18
EG [e
V]
Figura 2.17 – Efeitos da variação da temperatura na concentração intrínseca de portadores e na largura de banda proibida.
75
Como pode ser observado na Figura 2.17, a redução da temperatura é
responsável por uma variação de diversas ordens de grandeza em ni. Esta redução é
responsável por um sensível aumento do potencial de Fermi do semicondutor 95. Em
um dispositivo nMOS, esta variação é dada pela equação (2.61) para temperaturas
superiores a 100 K. Para temperaturas inferiores, o fenômeno da ionização incompleta,
em que a energia térmica não é suficiente para ionizar todos os dopantes, se torna
importante e a quantidade de impurezas aceitadoras ionizadas (NA-) será inferior à
concentração de dopantes do dispositivo. Neste caso, F será deverá ser calculado
através de (2.62) 96.
i
AF
n
Nln
q
kT (2.61)
i
AF
n
Nln
q
kT (2.62)
O cálculo de NA- pode ser efetuado através da equação (2.63), onde EA é o
potencial de energia predominante das impurezas aceitadoras e EFp é o nível de Fermi
para as lacunas 97.
kT
EEexp41
NN
FpA
AA (2.63)
Na Figura 2.18, são apresentados os efeitos da redução da temperatura no nível
de Fermi e na porcentagem de impurezas ionizadas para um material com
concentração de dopantes aceitadores NA = 1015 cm-3.
76
0 50 100 150 200 250 300 350 400
0
10
20
30
40
50
60
70
80
90
100
Temperatura [K]
Po
rce
nta
ge
m d
e
imp
ure
za
s io
niz
ad
as [
%] N
A = 10
15 cm
-3
0,15
0,20
0,25
0,30
0,35
0,40
0,45
0,50
0,55
0,60
F [V
]
Figura 2.18 – Efeitos da variação da temperatura na porcentagem de impurezas ionizadas e no potencial de Fermi.
Para o cálculo do potencial de Fermi em transistores pMOS, necessita-se apenas
substituir as variáveis NA e NA- por ND e ND-, definidos como a concentração de
dopantes doadores e a quantidade de impurezas doadoras ionizadas.
2.4.2 Parâmetros Elétricos do Transistor SOI Dependentes da Temperatura
Importantes parâmetros elétricos dependem da temperatura de operação dos
dispositivos tais como: a tensão de limiar, a inclinação de sublimiar, a mobilidade, a
transcondutância e os efeitos de canal curto, entre outros.
A tensão de limiar dos dispositivos é, normalmente, definida a partir do potencial
de Fermi 98 e, como já mencionado, F aumenta conforme a temperatura de operação
do dispositivo é reduzida. Logo, pode-se esperar um incremento da tensão de limiar do
dispositivo quando a temperatura é reduzida 98. Outro fator de extrema importância na
variação da tensão de limiar é o efeito das armadilhas de interface. Embora a
densidade de armadilhas independa da polarização do dispositivo, esta se torna
significativa com a redução da temperatura, também contribuindo para o aumento de
77
VTH. Um modelo da variação da tensão de limiar com a temperatura desenvolvido para
FinFETs estreitos como os avaliados neste trabalho é proposto em 99. A variação de
VTH com T em dispositivos de porta dupla como o GAA é modelada em 100. Em
dispositivos de porta dupla, o aumento de VTH em baixas temperaturas decorre
principalmente da grande dependência de T com ni demonstrada pela expressão (2.64)
101, onde ħ é a constante de Plank normalizada (1,055x10-34 J.s) e m* é a massa de
confinamento dos portadores na direção transversal.
2
Si
*
22
Sii
2
oxmiTH
tmq2tnq
kTC2ln
q
kTV
(2.64)
A inclinação de sublimiar é proporcional à temperatura de operação dos
dispositivos, fazendo com que qualquer redução de temperatura implique em uma
redução de S 1. Além disso, o fator de corpo está diretamente relacionado à associação
de capacitâncias do dispositivo, que inclui as capacitâncias das armadilhas da primeira
e da segunda interfaces, as quais estão relacionadas com as densidades de armadilhas
da primeira e da segunda interfaces, que se elevam rapidamente com a redução de T 1.
A mobilidade dos portadores representa outra importante característica no
estudo de transistores MOS, já que está diretamente relacionada com a corrente que
flui através do dispositivo. A mobilidade independente de campo elétrico (0) sofre a
influência de diversos tipos de espalhamento, alguns dos quais apresentam forte
dependência com a temperatura.
O espalhamento de rede ou por fônons envolve o cálculo da energia dos fônons
e do cristal e está relacionado com as vibrações da rede cristalina e a interação
entre os portadores. Ao se reduzir a temperatura de operação dos dispositivos,
as vibrações da rede cristalina diminuem, aumentando a mobilidade de elétrons
e lacunas. Um modelo empírico bastante utilizado para o espalhamento por
fônons é o proposto por Sah et. al 102.
O espalhamento por impurezas ionizadas causa a degradação de mobilidade em
regiões com altas concentrações de portadores. Dessa forma, torna-se
importante em tecnologias mais atuais, uma vez que para reduzir as dimensões
78
dos dispositivos mantendo suas características elétricas, deve-se aumentar a
dopagem do semicondutor. Devido a este espalhamento, dispositivos altamente
dopados apresentam menor dependência da mobilidade com a temperatura. Um
modelo que considera conjuntamente os espalhamentos de rede e por impurezas
ionizadas é apresentado em 103.
O espalhamento portador-portador apresenta fraca dependência com a
temperatura e é importante em dispositivos que apresentam altas densidades de
corrente como dispositivos de potência ou transistores submicrométricos em que
a quantidade de portadores supera em muito a de dopantes 104.
O espalhamento por impurezas neutras ocorre devido às impurezas não-
ionizadas em baixas temperaturas e não influencia 0 para temperaturas
superiores a 150 K 105.
Por fim, será apresentada a relação da mobilidade dependente de campo com a
temperatura.
Em transistores MOS, o campo elétrico vertical gerado pela tensão aplicada à
porta é responsável por certa degradação da mobilidade, uma vez que este atrai os
portadores para perto da interface, onde há maior rugosidade. O campo elétrico lateral
também tem influência em eff, já que, devido à sua presença, a velocidade de
saturação dos portadores é reduzida, refletindo na mobilidade. A mobilidade
dependente do campo elétrico pode ser expressa pela equação (2.65) 106.
effs
0eff
E1
(2.65)
onde s é a constante de espalhamento e Eeff o campo elétrico efetivo nas direções
vertical e horizontal.
A mobilidade dependente de campo também apresenta dependência com a
temperatura, dado que o campo elétrico efetivo sobre influência de F 95. Em baixas
temperaturas, portanto, o aumento do potencial de Fermi se traduz em um maior campo
elétrico e uma conseqüente degradação da mobilidade.
79
Conforme mencionado anteriormente, a transcondutância é proporcional à
mobilidade. Desta forma, sua variação com a redução de temperatura está diretamente
vinculada ao aumento da mobilidade, ou seja, em baixas temperaturas, percebe-se um
aumento da transcondutância. No entanto, em temperaturas extremamente baixas
(inferiores a 150 K), a redução da mobilidade decorrente do espalhamento de superfície
pode se tornar relevante, causando a degradação da mobilidade e, conseqüentemente,
da transcondutância 95.
Relacionados com a competição do controle das cargas no interior do canal entre
a porta e as regiões de depleção de fonte e dreno, os efeitos de canal curto tendem a
ser amenizados com a redução de temperatura, uma vez que ocorre a diminuição
percentual das cargas que sofrem a influência das regiões de depleção de fonte e
dreno 107. Outra característica influenciada pela redução do comprimento de canal dos
dispositivos é o DIBL, que também tende a diminuir com a temperatura, devido à
melhora nas características de sublimiar 107,108 e ao menor efeito de canal curto.
Ao se reduzir a temperatura de operação dos MOS, ocorrem incrementos da
mobilidade e da intensidade de corrente, que podem ser relacionados com a menor
agitação da rede cristalina. Em presença de altos campos elétricos, esse aumento da
mobilidade faz com que os portadores adquiram mais energia, resultando em uma
maior geração de pares elétron-lacuna, o que culmina com um considerável aumento
da ionização por impacto 109. Assim, pode ser percebido um aumento da condutância
de dreno na região de saturação, responsável por uma redução da Tensão Early,
parâmetro importante em circuitos analógicos.
2.5 SIMULADORES UTILIZADOS
Este item tem como principal objetivo dar uma visão geral dos simuladores
utilizados ao longo do trabalho. Os simuladores de processos Athena 110 e de
dispositivos Atlas 111 foram utilizados conjuntamente para obter boa parte dos
resultados referentes a dispositivos GAA e GC GAAs. Nos tópicos relacionados a
80
FinFETs, foram feitas simulações de dispositivos, todas tridimensionais, utilizando o
simulador Atlas. Por fazerem parte de um mesmo pacote de softwares, todos
desenvolvidos pela Silvaco os dois simuladores podem ser executados através de um
mesmo ambiente, o Deckbuild 112. Um exemplo de arquivo de entrada para simulações
de FinFETs no Atlas pode é disposto no Apêndice A do trabalho, enquanto que um
exemplo de arquivo para a simulação do processo de fabricação do GC GAA é
apresentado no Apêndice B. Nas simulações apresentadas no tópico referente ao
estudo de dispositivos JL, entretanto, um outro simulador de dispositivos foi utilizado
uma vez que os dispositivos sem junção apresentam dimensões extremamente
reduzidas sujeitas a efeitos quânticos. Embora o Atlas tenha em sua biblioteca modelos
que levam em conta tais efeitos, nenhum deles apresentou resultados condizentes com
a física dos dispositivos JL. Neste caso, todas as simulações (mesmo as efetuadas para
dispositivos de porta tripla modo inversão similares ao simulados em Atlas) foram
efetuadas no Sentaurus, simulador de dispositivos desenvolvido pela Synopsys 113.
Baseado nas equações físicas e químicas que regem o processo de fabricação
de semicondutores, o Athena é um simulador bidimensional de processos em que todas
as etapas de fabricação devem ser descritas de maneira seqüencial, ou seja, após
definida a geometria ou a grade da estrutura inicial (normalmente uma lâmina de silício),
são definidas todas as etapas de fabricação do semicondutor desejado, que envolvem
corrosão, implantação iônica e difusão, entre outras, e os modelos físicos a serem
utilizados. Este simulador difere de outros que propõem a modelagem empírica,
permitindo a simulação precisa de muitos sistemas, mas não fornecendo uma visão do
ocorrido no processo, gerando resultados muitas vezes imprevisíveis.
Como mencionado, o simulador de dispositivos Atlas faz parte do mesmo pacote
do Athena e, por esta razão, permite a simulação das características elétricas de
estruturas geradas neste último. O Atlas é baseado em equações físicas e possibilita a
simulação das características elétricas de estruturas bi e tridimensionais nos regimes de
corrente contínua, corrente alternada e transitório. Para tal, o dispositivo simulado é
discretizado em uma grade bi ou tridimensional (que pode ser gerada no Athena ou
num editor de dispositivos como o Devedit 112), a cujos pontos serão aplicadas as
81
equações derivadas das leis de Maxwell. Para isso, são definidos os modelos físicos
utilizados e as condições de polarização, em que as características serão simuladas.
O simulador Atlas possui, ainda, um módulo para a simulação de circuitos, como
por exemplo as estruturas balanceadas 2-MOS definidas ao longo do trabalho. Neste
caso, as grades dos dispositivos integrantes do circuito devem ser importadas do
simulador de dispositivos do Atlas, do Athena ou então de um editor de dispositivos
como o Devedit e, então, as conexões entre os nós dos transistores e demais
elementos do circuito devem ser especificados, como ocorrem em simulações SPICE
114, e os modelos utilizados para cada um dos dispositivos, definidos. Um exemplo do
arquivo de entrada para a simulação de circuitos 2-MOS compostos por GC GAAs é
apresentado no Apêndice C.
Os modelos utilizados nas simulações Atlas efetuadas ao longo do trabalho 111
são descritos na seqüência. Tanto as simulações envolvendo FinFETs como aquelas
feitas para GAAs e GC GAAs utilizaram modelos similares.
CVT (Lombardi): modelo de mobilidade de camada de inversão que leva em
consideração a degradação da mobilidade devido à ação do campo elétrico vertical
115. Inclui dependências com concentração de dopantes, temperatura e campo
elétrico horizontal. É utilizado em dispositivos não planares. Modelo explicado com
maior detalhamento no item 3.1.3.
KLA (Klaassen): modelo de mobilidade proposto nas referências 116,117, que inclui
dependência com concentração de portadores, concentração intrínseca de
portadores e temperatura absoluta. Aplica diferentes mobilidades para portadores
majoritários e minoritários. É recomendado para transistores da tecnologia SOI.
- MUMAXN.KLA e MUMAXP.KLA: parâmetros configurados pelo usuário de forma
a modificar os resultados iniciais do modelo KLA para a mobilidade máxima de
elétrons e lacunas.
BGN (Bandgap Narrowing): modelo de estreitamento de banda, se torna importante
em regiões altamente dopadas 118 e é necessário para a correta modelagem do
ganho do transistor bipolar parasita intrínseco ao transistor SOI. Deve ser utilizado
junto com o modelo KLA.
82
FERMI (Fermi - Dirac): Responsável por uma aproximação estatística da diminuição
da concentração de portadores em regiões altamente dopadas 98.
CONSRH (Concentration Dependent Lifetime SRH): modelo de recombinação onde
o tempo de vida dos portadores depende da concentração 119. É recomendado para
estruturas de silício.
AUGER: modelo de recombinação através da transição direta de três partículas,
onde um portador é capturado ou emitido 120. É importante em altas densidades de
corrente.
FLDMOB (Parallel Electric Field Dependence): modelo de degradação da mobilidade
dependente do efeito de campo lateral, utilizado para estruturas de silício e arseneto
de gálio 103. É necessário para a modelagem de qualquer efeito relacionado à
velocidade de saturação dos portadores.
INCOMPLETE: Importante em baixas temperaturas, considera a ionização
incompleta das impurezas 121.
IONIZ: Deve ser utilizado conjuntamente com o INCOMPLETE, para que seja
considerada ionização completa em silício com alta concentração de dopantes 121.
SELB (Selberherr): este modelo de ionização por impacto dependente do campo
elétrico horizontal em um ponto específico da estrutura é recomendado para a
maioria dos casos 122. Inclui parâmetros dependentes da temperatura.
Embora desenvolvido por outro fabricante, o simulador de dispositivos Sentaurus
tem a mesma finalidade que o Atlas e, por esta razão, grande parte dos modelos
apresentados para o Atlas possui um equivalente compatível com o Sentaurus. As
simulações efetuadas em Sentaurus utilizaram os modelos PhuMob (Philips Unified
Mobility Model) 116,117, Lombardi 115, IncompleteIonization 103, BandGapNarrowing
(OldSlotboom) 118, Canali Model 103 e SRH 119 que são equivalentes, respectivamente.
aos modelos KLA, CVT, INCOMPLETE, BGN, FLDMOD e CONSRH definidos no Atlas.
Além destes, foi utilizado o modelo Density Gradient Quantization Model para levar em
conta a presença de efeitos quânticos nos dispositivos JL. Este modelo se torna
necessário em dispositivos de dimensões extremamente reduzidas, como é o caso dos
transistores sem junção simulados que possuem largura de fin de 10 nm.
83
No entanto, existem diversas peculiaridades entre os dois simuladores. A
primeira delas relacionada ao ambientes de trabalho. Enquanto que o Atlas permite a
execução em ambiente Windows®, o Sentaurus somente funciona em Linux. A
construção do arquivo de simulação também difere entre os dois simuladores. No
Sentaurus são utilizados dois arquivos texto, um para a geração da estrutura e outro
para a simulação do dispositivo. No Atlas, é utilizado apenas um arquivo onde são
definidas a grade do dispositivo, a estrutura e as condições de polarização de maneira
seqüencial. Um arquivo utilizado para a simulação de dispositivos JL utilizando o
Sentaurus é mostrado no Apêndice D.
84
3 RESULTADOS OBTIDOS
Este capítulo é dedicado à apresentação dos resultados obtidos nos estudos
efetuados, em que foi focada a operação analógica de dispositivos FinFET, GC GAA e
JL. Na análise dos dispositivos FinFET e GC GAA foi dada especial atenção à distorção
harmônica. No estudo envolvendo FinFETs, procurou-se determinar as não-linearidades
presentes em dispositivos convencionais e com a presença de tensão mecânica,
operando em saturação e em triodo. Para a análise em saturação, os transistores foram
polarizados como amplificadores unitários, como mostrado na Figura 2.11, enquanto
que para a análise em triodo os dispositivos foram aplicados a estruturas balanceadas
2-MOS, como as descritas no item 2.2.3.1. O estudo da distorção em transistores GC
GAA, por sua vez, focou unicamente a operação em triodo quando estes dispositivos
são aplicados a estruturas 2-MOS, dando prosseguimento ao trabalho apresentado na
referência 123 . Embora a avaliação da distorção em GC GAAs operando em saturação
não seja apresentada no trabalho atual, alguns estudos a este respeito foram efetuados
anteriormente e podem ser vistos em 17,124. Tanto no estudo envolvendo FinFETs como
naqueles em que GC GAAs são avaliados, as origens da distorção harmônica são
apontadas. O estudo envolvendo transistores JL, por sua vez, visou principalmente à
determinação das características analógicas dos dispositivos, sua explicação e
comparação com dados experimentais de dispositivos de porta tripla, uma vez que não
existiam estudos prévios de tais características na literatura. Ao fim do estudo, no
entanto, a distorção harmônica dos transistores JL foi determinada, quando estes
operavam em saturação, como amplificadores unitários.
85
3.1 LINEARIDADE EM FINFETS DE PORTA TRIPLA CONVENCIONAIS E DE
CANAL TENSIONADO OPERANDO EM SATURAÇÃO
Neste estudo, foi investigada a não-linearidade ou distorção harmônica
apresentada por transistores FinFET convencionais e com a presença de tensão
mecânica biaxial, operando em saturação como amplificadores. O estudo, desenvolvido
para transistores com diferentes comprimentos de canal e larguras de fin, foi executado
através da caracterização elétrica de dispositivos, simulações numéricas tridimensionais
e modelagem. A não-linearidade foi estudada inicialmente em termos de HD2 e HD3,
desconsiderando a influência do ganho dos dispositivos no resultado de saída através
da aplicação de um sinal de entrada com amplitude (Va) semelhante entre todos os
transistores. A influência do ganho de tensão de malha aberta, que é dependente das
dimensões dos dispositivos 74, foi observada através das mesmas figuras de mérito,
porém com os dispositivos projetados para fornecer uma tensão de mesma amplitude
de saída (Vout). De acordo com diversas referências 28,70,78, THD (ou HD2) inferiores a -
45 dB e HD3 da ordem de -65 dB são valores considerados bons para circuitos
amplificadores. Uma análise procurando identificar as principais fontes das não-
linearidades presentes em FinFETs foi feita, de forma a determinar as variáveis físicas
responsáveis pela distorção harmônica e sua relação com a variação das dimensões (L
e Wfin) dos dispositivos.
3.1.1 Características dos Dispositivos e Medidas Experimentais
Tanto os transistores convencionais como aqueles com tensão mecânica foram
fabricados no IMEC (Interuniversity Microelectronics Center), Bélgica, em uma lâmina
SOI (no caso dos transistores com tensão, strained SOI – sSOI) de acordo com o
processo de fabricação descrito na referência 18. Todos os dispositivos analisados ao
longo do estudo apresentam características de fabricação similares, como concentração
86
de dopantes tipo P de 1015 cm-3 e dielétrico de porta formado com 1 nm de SiO2
seguido de 2 nm de HfO2. No estudo, foram considerados dispositivos de diversos
comprimentos de canal e larguras de fin. Os dispositivos convencionais apresentam
altura de 60 nm, enquanto que aqueles com a presença de tensão mecânica, têm
Hfin = 55 nm. Conforme apresentado anteriormente, a largura total dos dispositivos
equivale a W = 2Hfin + Wfin, por se tratarem de transistores de porta tripla. As
espessuras do óxido enterrado em dispositivos convencionais e tensionados são de
145 nm e 130 nm, respectivamente. Os transistores tensionados foram fabricados em
lâminas sSOI com tensão biaxial intrínseca de 1,5 GPa. Como os transistores
analisados possuem baixa concentração de dopantes, a tensão de limiar destes
dispositivos é controlada através do uso de materiais midgap (materiais cuja função
trabalho se aproxima à do silício intrínseco) com função trabalho próxima de 4,7 eV
(obtido através de 5 nm de TiN depositado por camada atômica (Atomic Layer
Deposition – ALD) seguido de uma deposição de 100 nm de silício amorfo). Os
dispositivos estudados se assemelham aos esquematizados na Figura 2.1.
Como a altura do fin dos transistores convencionais e tensionados apresenta
uma pequena diferença, a resistência série (RS) dos dispositivos medidos foi extraída
através do método descrito na referência 125, com o intuito de verificar a possível
variação da resistência entre dispositivos convencionais e tensionados, influenciando o
resultado obtido para a distorção. Sendo assim, os valores de RS.W obtidos para os
dispositivos convencionais variam de 338 Ω.µm nos dispositivos mais largos
(Wfin = 2,873 µm) com L = 10 µm a 810 Ω.µm naqueles com Wfin = 30 nm e similar
comprimento de canal. Transistores com tensão biaxial exibiram RS.W levemente
superior à apresentada por dispositivos convencionais de dimensões similares, porém
este aumento foi inferior a 15 % para dispositivos de quaisquer dimensões. As
resistências série obtidas para dispositivos de diferentes W fin avaliados são
apresentadas na Tabela 3.1.
87
Tabela 3.1 – Resistência série (RS.W) calculada para FinFETs com e sem a presença de tensão mecânica e diversas larguras de fin (Wfin).
Wfin (nm)
RS.W (.μm)
Convencionais Sob Tensão intrínseca
de 1,5 GPa
30 810 926
70 644 692
120 505 533
370 380 392
870 364 375
2870 338 343
Inicialmente, os dispositivos estudados tiveram sua curva de corrente de dreno
normalizada pela largura dos dispositivos (IDS/W, W = Wfin + 2Hfin) em função da
sobretensão de condução (VGT = VGS - VTH) extraídas. Na Figura 3.1 são apresentadas
as curvas de IDS/W vs. VGT para dispositivos convencionais e tensionados de L = 10 µm.
-0,4 -0,2 0,0 0,2 0,4 0,60
2
4
6
8
10
12
Wfin = 370nm
Wfin = 870nm
Wfin = 2870nm
Transistores Convencionais
IDS /W
[A
/m
]
I DS/W
[A
/m
]
VGT
[V]
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
L = 10 m
VDS
= 0,75 V1E-12
1E-11
1E-10
1E-9
1E-8
1E-7
1E-6
-0,4 -0,2 0,0 0,2 0,4 0,60
4
8
12
16
20
IDS /W
[A
/m
]
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
L = 10 m
VDS
= 0,75 V
Transistores Tensionados
I DS/W
[A
/m
]
VGT
[V]
1E-12
1E-11
1E-10
1E-9
1E-8
1E-7
1E-6
1E-5
(A) (B)
Figura 3.1 – Curvas experimentais de IDS/W vs. VGT com VDS = 0,75 V para dispositivos (A) convencionais e (B) tensionados de L = 10 µm.
Dispositivos com tensão biaxial naturalmente exibem maior corrente de dreno
com relação aos convencionais, uma vez que a presença de tensão mecânica propicia
um aumento na mobilidade dos elétrons, independente da largura do fin dos
88
dispositivos. Em VGT = 0,5 V, o transistor tensionado mais estreito (Wfin = 30 nm)
apresenta IDS/W = 10 µA/µm, enquanto que o dispositivo convencional de dimensões
similares exibe IDS/W = 6 µA/µm. Além disso, pode-se observar na figura que IDS/W
aumenta conforme Wfin tanto nos transistores convencionais como nos tensionados.
Este comportamento está relacionado com o plano de condução dominante na corrente
total, que se move das laterais do fin em transistores estreitos (onde a corrente flui na
direção (110)) para o topo do fin em dispositivos mais largos (onde predomina a
corrente na direção (100)), já que as laterais apresentam maior degradação de
mobilidade devido à maior rugosidade de superfície 47. Logo, dispositivos largos podem
ser considerados equivalentes a dispositivos SOI planares, uma vez que a contribuição
das portas laterais na corrente total se torna desprezível.
Como mencionado anteriormente, quando transistores unitários operando em
saturação são usados como amplificadores, o ganho de tensão em malha aberta
disposto na equação (2.45), se torna uma importante variável que tem influência no
desempenho da distorção harmônica 72, como será comprovado nas seções a seguir.
Na análise atual, AV é apresentado em função de gm/IDS para garantir que todos os
transistores estejam polarizados na mesma região de operação 74, ou seja, em um
mesmo nível de inversão.
0,1 0,2 0,3 0,4 0,5 0,6 0,7
3
4
5
6
7
8
9
10
L = 10 m
VDS
= 0,75 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
Transistores Convencionais
gm/I
DS
[V-1]
VGT
[V]0,1 0,2 0,3 0,4 0,5 0,6 0,7
3
4
5
6
7
8
9
10
L = 10 m
VDS
= 0,75 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
Transistores Tensionados
gm/I
DS [
V-1]
VGT
[V] (A) (B)
Figura 3.2 – Curvas de gm/IDS vs. VGT para dispositivos (A) convencionais e (B) tensionados polarizados com VDS = 0,75 V de L = 10 µm e diversos W fin.
89
A correlação entre gm/IDS e VGT não é linear e pode ser observada na Figura 3.2
para dispositivos convencionais e tensionados. Como se pode perceber através da
figura, valores de gm/IDS de 3 V-1 a 10 V-1 correspondem a valores de VGT entre 0,6 V e
0,2 V, em ordem reversa. Deste modo, pode-se notar que todos os dispositivos
encontram-se polarizados em saturação para todo o intervalo de gm/IDS avaliado. De
acordo com as curvas apresentadas, dispositivos mais largos apresentam atingem
gm/IDS = 10 V-1 em VGT inferiores aos transistores mais estreitos. Este comportamento
se deve aos dispositivos mais largos apresentarem maiores valores de efeito de corpo
que passa a ter grande influência em gm/IDS em inversões fraca e moderada. Por outro
lado, dispositivos mais largos atingem gm/IDS = 3 V-1 em tensões superiores a FinFETs
mais estreitos devido à maior influência da resistência série nestes últimos.
3 4 5 6 7 8 9 1030
40
50
60
70
80
90
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
L = 10 m
VDS
= 0,75 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Av [d
B]
gm/I
DS [V
-1]
Transistores Convencionais
3 4 5 6 7 8 9 1030
40
50
60
70
80
90
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
L = 10 m
VDS
= 0,75 V
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
A
v [
dB
]
gm/I
DS [V
-1]
Transistores Tensionados
(A) (B)
Figura 3.3 – Curvas de AV vs. gm/IDS para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V para diversos Wfin e L = 10 µm.
O ganho de tensão em malha aberta para dispositivos convencionais e
tensionados de L = 10 µm e diversas larguras de W fin é apresentado na Figura 3.3.
Como pode ser observado na figura, dispositivos não tensionados mais largos exibem
ganho levemente menor que os tensionados de dimensões similares. O transistor
convencional de Wfin = 2870 nm apresentou uma redução de 5 dB em AV com respeito
ao tensionado para altos valores de gm/IDS. Diferentemente, transistores convencionais
mais estreitos apresentam valores de AV superiores aos dos tensionados. O FinFET
90
convencional de Wfin = 30 nm, por exemplo, tem ganho da ordem de 80 dB para
gm/IDS = 6,5 V-1, enquanto que o transistor com tensão mecânica de dimensões
similares apresentou AV menor que 65 dB para o mesmo valor de gm/IDS. Resultados
similares aos da Figura 3.3 são apresentados na referência 75, em que os menores
ganhos apresentados por dispositivos tensionados são atribuídos à degradação da
tensão Early intrínseca devido ao efeito de modulação do comprimento de canal (VACLM)
descrito pela expressão (3.1) 75, onde Esat é o campo elétrico de saturação dado por
2vsat/µeff, sendo vsat a velocidade de saturação. De acordo com [75], o aumento na
mobilidade efetiva dos portadores devido à presença de tensão mecânica se sobrepõe
ao incremento na velocidade de saturação dos elétrons, resultando em uma redução no
campo elétrico de saturação (Esat), o qual influencia diretamente a tensão Early
intrínseca 75.
sat
DSsatDSGTsatA
E
VVVLEV
CLM (3.1)
Além disso, a VACLM depende do comprimento natural do dispositivo que, em
FinFETs de porta tripla, é sensível à variação de Hfin, a qual difere levemente em
transistores convencionais e tensionados 75 como descreve a expressão (3.2).
OX
finfin
finfin
ox
Si tH2W
HW
(3.2)
3.1.2 Distorção Harmônica Desprezando o Ganho de Tensão em Malha Aberta
Para que a não-linearidade fosse extraída diretamente a partir das características
DC dos dispositivos, o método IFM, descrito na seção 2.2.1.3, foi aplicado diretamente
às curvas IDS/W vs. VGT com VDS = 0,75 V apresentadas na Figura 3.1, com o intuito de
se determinar HD2 e HD3. Apesar de não ter sido efetuada caracterização AC nos
91
dispositivos medidos, um sinal de entrada senoidal deve ser considerado na rotina de
cálculo do IFM 67. Assim, um sinal de entrada senoidal de amplitude de pico Va = 50 mV
foi adicionado à tensão de polarização (Vo = VGT), e a tensão de entrada dos
dispositivos passou a ser dada por VGS = Vo + Va.sen(t) com t variando entre 0 e 2.
Num primeiro momento, HD foi avaliada somente para dispositivos longos, que
costumam apresentar melhores resultados em aplicações analógicas devido a razões
de casamento e ruído 126,127. Ao longo deste trabalho, a distorção harmônica é
apresentada em decibéis (dB), sendo o nível de referência igual a 1 V/V. O nível de
referência é derivado da análise de Fourier e significa que se a amplitude Van de um
harmônico de enésima ordem (Van.sen(nt)) é igual à amplitude do fundamental
(Van.sen(t)), a distorção de ordem n será igual a 1 V/V ou 0 dB (HDn = 20log(1)).
Diversos trabalhos 128,129 argumentam que a distorção é gerada
fundamentalmente pelas derivadas da corrente de dreno em função da tensão no
terminal. Em concordância com estes, Groenewold 70 e Wambacq 64 concluíram que,
para sinais senoidais de pequenas amplitudes, a distorção harmônica de segunda
ordem pode ser determinada através da transcondutância e sua derivada de primeira
ordem, como descrito na expressão (2.21), que foi obtida através da análise de Fourier.
No caso de transistores operando como amplificadores unitários, THD pode ser
aproximado por HD2 (THD HD2), pois a distorção total é descrita essencialmente pelo
comportamento da harmônica de segunda ordem 64,70.
A distorção harmônica de segunda ordem foi calculada tanto através do IFM
como da aplicação da equação (2.21) às curvas de IDS vs. VGT experimentais. Assim
como no caso de AV, HD2 é apresentado em função de gm/IDS, garantindo que todos os
dispositivos estejam polarizados em um mesmo nível de inversão 74. A distorção de
segunda ordem resultante de transistores convencionais e tensionados de 10 m de
comprimento é apresentada na Figura 3.4 para dispositivos com diferentes Wfin. De
acordo com a figura, a determinação de HD2 através da equação (2.21) resulta em
valores bastante próximos àqueles extraídos através do IFM em transistores
convencionais e com tensão mecânica. Apesar das diferenças observadas na corrente
de dreno, devido à presença da tensão aumentando a mobilidade dos portadores,
transistores convencionais e tensionados apresentam HD2 similar, indicando que o
92
efeito da tensão mecânica biaxial não afeta HD2 de modo importante. Na Figura 3.4, os
valores de HD2 são inferiores àqueles considerados ideais (-45 dB) no início deste
tópico, por não se considerar a influência do ganho intrínseco na distorção.
3 4 5 6 7 8 9 10-45
-40
-35
-30
-25
-20
L = 10 m
VDS
= 0,75 V
Va = 50 mV
, Wfin
=30nm
, Wfin
=70nm
, Wfin
=120nm
, Wfin
=370nm
, Wfin
=870nm
, Wfin
=2870nm
HD
2 [d
B]
gm/I
DS [V
-1]
Transistores Convencionais
Linhas - HD2 obtido do IFM
Símbolos - HD2 obtido da eq. (2.21)
< Wfin
3 4 5 6 7 8 9 10-45
-40
-35
-30
-25
-20
Linhas - HD2 obtido do IFM
Símbolos - HD2 obtido da eq. (2.21)
, Wfin
=30nm
, Wfin
=70nm
, Wfin
=120nm
, Wfin
=370nm
, Wfin
=870nm
, Wfin
=2870nm
L = 10 m
VDS
= 0,75 V
Va = 50 mV
HD
2 [
dB
]g
m/I
DS [V
-1]
Transistores Tensionados
< Wfin
(A) (B)
Figura 3.4 – Curvas de HD2 vs. gm/IDS para dispositivos (A) convencionais e (B) tensionados com L = 10 μm, Va = 50 mV e diversos W fin em VDS = 0,75 V calculadas através do IFM e de (2.21).
A diferença na mobilidade dos elétrons entre transistores convencionais e com a
presença de tensão mecânica é responsável por uma significativa variação em gm e em
sua derivada de primeira ordem para dispositivos com e sem a presença de força
tensora, conforme mostrado na Figura 3.5, em que são apresentados gm e dgm/dVGT de
diversos FinFETs em função de gm/IDS. Para que as curvas fossem exibidas do mesmo
modo que HD2, seus valores foram extraídos em dB (neste caso, como gm e dgm/dVGT
não são adimensionais foi utilizado o índice i – dBi). Embora dispositivos
mecanicamente tensionados apresentem maior mobilidade (o que implica em maior gm)
com relação aos convencionais, a influência da transcondutância dificilmente pode ser
percebida em HD2 de todos os dispositivos. As curvas de gm e dgm/dVGT observadas
em dispositivos convencionais e tensionados possuem formas similares, no entanto,
transistores convencionais apresentam menor transcondutância e valores reduzidos de
dgm/dVGT na excursão inteira de gm/IDS. A inclinação das curvas de gm/W aumenta com
a largura do fin, o que pode ser explicado pela menor degradação da mobilidade dos
elétrons observada em dispositivos mais largos conforme a porta superior aumenta seu
93
controle sobre as cargas na região de canal. A redução na inclinação das curvas de
gm/W conforme Wfin é reduzido não é proporcional entre dispositivos convencionais e
tensionados devido à suas diferentes mobilidades, resultando em um aparente
deslocamento das curvas.
3 4 5 6 7 8 9 10-108
-104
-100
-96
-92
-88
(dg
m/d
VG
T )/W [d
Bi]
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
Transistores Convencionais
L = 10 m
VDS
= 0,75 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
gm/W
[d
Bi]
gm/I
DS [V
-1]
-100
-98
-96
-94
-92
-90
-88
-86
3 4 5 6 7 8 9 10-104
-100
-96
-92
-88
-84
-80
(dg
m/d
VG
T )/W [d
Bi]
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
Transistores Tensionados
L = 10 m
VDS
= 0,75 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
gm/W
[d
Bi]
gm/I
DS [V
-1]
-90
-88
-86
-84
-82
-80
(A) (B)
Figura 3.5 – Curvas de gm/W e (dgm/dVGT)/W em função de gm/IDS para transistores (A) convencionais e (B) tensionados de L = 10 μm e diversos W fin com VDS = 0,75 V.
Para o melhor entendimento da dependência de HD2 com W fin, uma vez que a
distorção harmônica total apresenta uma leve degradação com o aumento da largura do
fin, tanto em transistores convencionais como naqueles tensionados, um modelo
simples para a corrente de dreno de FinFETs válido para dispositivos de canal longo foi
aplicado à expressão (2.21). O modelo de Subramanian, que leva em consideração a
mobilidade e a resistência série 47, é descrito na equação (3.3), onde
Keff = μeff(εox/tox)W/L.
THGSeffS
2
THGSeffsat,DS
VVKR12
VVKI
(3.3)
A mobilidade efetiva, presente na expressão que descreve Keff, varia com a
tensão aplicada à porta do dispositivo. Procurando considerar esta variação, um modelo
de primeira ordem foi aplicado à μeff 1, como mostra a expressão (3.4), onde θ é o fator
94
de degradação da mobilidade pelo campo elétrico.
THGS
0eff
VV1
(3.4)
Considerando que Klow = μ0(εox/tox)W/L, Keff é dado por Klow/[1+θ(VGS-VTH)].
Substituindo (3.4) em (3.3) e derivando duas vezes, as equações equivalentes para gm
e dgm/dVGT foram obtidas. Deste modo, os termos para a transcondutância e sua
derivada de primeira ordem foram substituídos em (2.21), resultando na expressão (3.5)
apresentada adiante. Com o intuito de simplificar a expressão resultante, VGS-VTH foi
substituído por VGT.
2
GT
2
lowSGTlowSGT V.KRθV.KRθ32V
VaHD2
(3.5)
De acordo com a expressão (3.5), RS, Klow e θ são parâmetros chave para a
explicação da variação de HD2 entre dispositivos de diferentes dimensões. A partir da
equação que descreve Klow e de (3.5), pode ser observado que o aumento de qualquer
uma das variáveis RS, W, μ0 ou θ contribui para a redução de HD2. A correlação de 0
com HD2 pode ser diretamente entendida, uma vez que este parâmetro aumenta com
gm. De acordo com (2.21), o aumento de gm leva à melhora de HD2. Os valores de 0
foram extraídos dos dispositivos convencionais e tensionados a partir do método
descrito em 130 e são apresentados na Tabela 3.2. A mobilidade de baixo campo obtida
para FinFETs convencionais resultou entre 240 cm2/V.s e 300 cm2/V.s e, para os
tensionados, em torno de 460~520 cm2/V.s. Contudo, o aumento de 0 induzido pela
tensão mecânica não é suficiente para alterar significativamente HD2, uma vez que a
influência de 0 na distorção é menor que a de θ, cujos valores são também
apresentados na Tabela 3.2 para transistores convencionais e tensionados. Assim
como µ0, os valores de θ foram obtidos através do método descrito em 130.
95
Tabela 3.2 – Mobilidade de baixo campo (µ0) e coeficiente de degradação da mobilidade (θ) calculado para FinFETs com e sem a presença de tensão mecânica e diversas larguras de fin (Wfin).
Wfin
[nm]
θ [V-1] µ0 [cm2/V.s]
Convencionais Tensionados Convencionais Tensionados
30 2,87 1,91 237 463
70 2,20 1,56 240 455
120 1,63 1,52 251 452
370 1,24 1,10 270 461
870 1,15 1,08 289 506
2870 0,95 0,97 304 525
Como os dispositivos foram avaliados no regime de saturação, suas
características de transferência IDS-VGT apresentam uma forma parabólica, que tendem
a se tornar mais lineares com o aumento da degradação da mobilidade dado por θ 131 .
Assim, os menores valores de θ apresentados pelos dispositivos mais largos
contribuem para a degradação de HD2, enquanto que a maior mobilidade de baixo
campo em tais dispositivos reduz a distorção de segunda ordem, embora este efeito
seja influenciado por RS devido à correlação entre as duas variáveis, como mostrado
em (3.5). O incremento de RS, por sua vez, reduz a tensão de entrada efetiva (Va),
propiciando uma melhora em HD2.
Na verdade, os impactos de RS e W em HD2 são correlacionados e a
dependência de RS.W com Wfin tende a reduzir em dispositivos mais largos, como
mostrado na Tabela 3.1 para dispositivos convencionais e tensionados. Um leve
aumento de RS.W é obtido com a redução de W fin até 120 nm e, somente para
transistores mais estreitos, RS.W aumenta de forma mais abrupta. Conforme W fin é
reduzido, a degradação da mobilidade aumenta devido ao maior efeito da condução
lateral na corrente total do dispositivo e RS.W sofre um incremento, assim, melhorando
levemente HD2. Este fenômeno é similar tanto em transistores convencionais como nos
tensionados. A associação da menor degradação da mobilidade, da maior µ0 e da
levemente superior RS apresentada por transistores tensionados em comparação com
os convencionais é responsável por manter HD2 similar em ambos os dispositivos.
96
Os valores de RS, W, θ e µ0 apresentados nas Tabela 3.1 e 3.2 para os diversos
FinFETs avaliados foram aplicados à equação (3.5), objetivando validá-la. Ao aplicar os
parâmetros correspondentes aos transistores convencionais com W fin de 30 nm e de
2870 nm em gm/IDS = 9 V-1 à equação (3.5), HD2 resultou em -25,07 dB no dispositivo
mais estreito e em -22,05 dB no mais largo. De outro modo, se os parâmetros das
Tabela 3.1 e 3.2 forem aplicados aos FinFETs tensionados de dimensões similares
polarizados no mesmo gm/IDS, HD2 resulta em -23,12 dB no transistor mais estreito e
em -21,34 dB no mais largo. Embora os resultados de obtidos através da equação de
HD2 para transistores tensionados sejam cerca de 3 dB superiores aos experimentais
apresentados na Figura 3.4, os dados obtidos através da equação (3.5) apresentam
tendência similar aos extraídos a partir dos resultados experimentais, validando a
expressão desenvolvida.
Apesar de menos importante que HD2 em um transistor operando como
amplificador, HD3 foi analisado neste trabalho por constituir a maior fonte de não-
linearidade em amplificadores diferenciais 65. Nestes circuitos uma grande redução em
HD2 é observada e HD é essencialmente dado por HD3 132. A Figura 3.6 exibe HD3 em
função de gm/IDS para FinFETs convencionais e tensionados com VDS = 0,75 V e
Va = 50 mV para dispositivos de várias larguras de fin.
3 4 5 6 7 8 9 10
-120
-100
-80
-60
-40
Linhas - HD3 obtido do IFM
Símbolos - HD3 obtido da eq. (2.22)
Transistores Convencionais
, Wfin
= 370 nm
, Wfin
= 870 nm
, Wfin
= 2870 nm
, Wfin
= 30 nm
, Wfin
= 70 nm
, Wfin
= 120 nm
L = 10 m
VDS
= 0,75 V
Va = 50 mV
HD
3 [d
B]
gm/I
DS [V
-1]
3 4 5 6 7 8 9 10
-120
-100
-80
-60
-40, W
fin = 370nm
, Wfin
= 870nm
, Wfin
= 2870nm
, Wfin
= 30nm
, Wfin
= 70nm
, Wfin
= 120nm
Linhas - HD3 obtido do IFM
Símbolos - HD3 obtido da eq. (2.22)
Transistores TensionadosL = 10 m
VDS
= 0,75 V
Va = 50 mV
HD
3 [
dB
]
gm/I
DS [V
-1]
(A) (B)
Figura 3.6 – Curvas de HD3 vs. gm/IDS obtidas para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV para diversos Wfin e L = 10 µm calculadas através do
IFM e de (2.22).
97
Ao contrário de HD2, HD3 não é determinado por dgm/dVGT. Esta figura de mérito
pode ser obtida através da transcondutância e sua derivada de segunda ordem 70,
como descrito na expressão (2.22). Similarmente à HD2, HD3 foi obtido tanto através
de IFM como da equação (2.22) aplicada aos valores experimentais como mostrado na
Figura 3.6. De acordo com esta figura, a equação (2.22) descreve HD3 de forma
precisa e pode ser utilizada para sua explicação.
Como mostrado na Figura 3.6, ambos os transistores convencionais e
tensionados apresentam picos de linearidade na curva de HD3. Ao lado direito destes
picos (maior gm/IDS) pode ser observada uma degradação em HD3 conforme W fin é
aumentado, enquanto que para baixos valores de gm/IDS uma melhora em HD3 é
observada para dispositivos mais largos. O comportamento da distorção de terceira
ordem com Wfin é associado à degradação da mobilidade, tanto nos transistores
convencionais como nos tensionados. O nível de HD3 tem uma maior correlação com
gm e o formato da curva de HD3 é determinado principalmente por d2gm/dV2GT, incluindo
os picos de linearidade, que ocorrem em d2gm/dV2GT = 0 17. De fato, através das
equações (2.21) e (2.22), pode-se perceber que os picos de linearidade são
coincidentes com pontos de máximo ou mínimo em dgm/dVGT 30 (no estudo atual, HD2
apresenta um ponto de mínimo quando gm tem um máximo e HD3 exibe um mínimo
quando dgm/dVGT tem um mínimo). Mesmo sem levar em conta o efeito do ganho, a
distorção apresentada por FinFETs convencionais ou tensionados está próxima do
valor de – 65 dB, considerado bom para circuitos amplificadores 72.
3.1.3 Origens Físicas das Não-Linearidades
Conforme discutido na seção anterior, as não-linearidades podem ser modeladas
através da transcondutância e suas derivadas de ordens mais altas, uma vez que a
distorção harmônica é fortemente influenciada pela mobilidade e seu fator de
degradação , como descrito na expressão (3.5). Como HD2 sofre influência não
somente da mobilidade dos portadores, mas também de Wfin e RS, os fenômenos físicos
98
relacionados à degradação da mobilidade que influenciam HD2 não podem ser
distinguidos. Assim, a influência de cada uma das componentes da mobilidade (que
determinam o fator ) na distorção foi analisada através das curvas de HD3, que são
relacionadas com a interação de dois importantes fenômenos físicos associados com a
mobilidade dos portadores: espalhamento pela rugosidade da superfície e
espalhamento de fônons. A referência 129 apresenta um estudo da degradação da
mobilidade em MOSFETs convencionais (bulk), no qual os fenômenos citados são
levados em consideração para a modelagem correta da transcondutância e suas
derivadas de primeira e segunda ordens.
Neste trabalho, simulações tridimensionais dos dispositivos foram executadas
com o simulador Atlas 111, procurando determinar as origens físicas das não-
linearidades observadas (uma das simulações efetuadas pode ser vista no Apêndice A).
Assim, as estruturas simuladas têm levado em conta os diferentes coeficientes de
degradação da mobilidade no topo e nas laterais do fin, considerando diferentes
coeficientes para rugosidade e espalhamento de fônons nos planos do topo e das
laterais ((100) e (110), respectivamente). Os dispositivos simulados têm características
similares aos medidos experimentalmente, exceto pelo comprimento de canal, que foi
reduzido para 1 μm. As simulações foram desenvolvidas utilizando o modelo de
camada de inversão proposto por Lombardi 115, que leva em consideração a
degradação da mobilidade devido à ação do campo elétrico vertical. O modelo de
Lombardi descreve a degradação da mobilidade devido ao campo gerado pela porta do
dispositivo, considerando os efeitos de espalhamento por fônons acústicos (ph) e o
espalhamento por rugosidade da superfície (sr). Estas contribuições à mobilidade são
combinadas com a mobilidade do substrato (μb) através da regra de Matthiessen, como
descrito na equação (3.6). Neste trabalho, a regra de Matthiessen será utilizada por
permitir uma previsão razoável da degradação resultante de cada uma das
componentes da mobilidade. Contudo, a aplicação da regra de Matthiessen muda os
picos de linearidade observados para menores valores de gm/IDS 129. Assim, os
diferentes fenômenos poderiam ser combinados de forma mais precisa, através de
expressões mais complexas como as descritas na referência 129. Apesar do
espalhamento por efeito Coulomb também contribuir para a degradação da mobilidade
99
total, ele não é levado em conta no decorrer deste trabalho por se tornar importante
apenas quando os dispositivos operam em inversão fraca ou em temperaturas inferiores
a 100 K 129. Além disso, o espalhamento por efeito Coulomb não depende da espessura
da camada de silício para transistores SOI com espessura de silício superiores a 6 nm
133.
srphbeff
1111
(3.6)
O efeito do espalhamento de fônons é dado pela expressão (3.7) e depende da
temperatura, do campo elétrico vertical (E) e da concentração total de dopantes (N). B
e C’ são parâmetros do modelo utilizados para ajustar a espessura efetiva da camada
de inversão.
1/3
1/8
phT.E
C'.N
E
Bμ
(3.7)
Para um FinFET convencional, foram ajustados valores diferentes para estes
parâmetros no topo e nas laterais do fin. B foi definido como 4,7 x 107 cm2/V.s na
superfície superior e 1 x 107 cm2/V.s nas laterais, enquanto que C’ foi definido como
1,74 x 105 e 1,28 x 105 no topo e nas laterais, respectivamente, de acordo com os
valores experimentais obtidos para a mobilidade efetiva, conforme descrito na ref. 134.
Todas as simulações foram feitas em temperatura ambiente (T = 300 K).
A rugosidade da superfície se torna especialmente importante em FinFETs, uma
vez que ela tem forte dependência com a orientação do cristal 135. O modelo de
Lombardi descreve o efeito da rugosidade da superfície através da equação (3.8), onde
foi inicialmente ajustado para 5,82 x 1014 V/s e 3,5 x 1014 V/s para o topo (top) e as
laterais (side) do fin, respectivamente, já que a degradação da mobilidade nos planos de
condução do topo e das laterais é diferente. Os valores iniciais de top e side foram
obtidos como descrito na referência 134.
100
2sr
E
(3.8)
Na Figura 3.7, são apresentadas as curvas de HD3 obtidas a partir das
características IDS/W vs. VGT simuladas para dispositivos convencionais com Wfin de
20 nm, 40 nm e 200 nm. De acordo com a figura, os três dispositivos apresentaram uma
distorção similar independentemente de seu Wfin. Em uma análise mais profunda, pode-
se observar que os parâmetros utilizados nas simulações subestimam o efeito da
rugosidade da superfície. Assim, as curvas de HD3 apresentadas na Figura 3.7 para os
valores padrão de top e side são determinadas fundamentalmente pelo espalhamento
de fônons que praticamente independe da orientação do cristal para a excursão de W fin
sob análise 19. Então, através de novas simulações, os parâmetros puderam ser mais
precisamente ajustados para as superfícies do topo e da lateral do fin, com o intuito de
aumentar a influência da rugosidade da superfície em HD3. Os novos valores de para
o topo e as laterais são 1,0 x 1014 V/s e 3,6 x 1013V/s, respectivamente, e foram
diretamente determinados através do ajuste das curvas simuladas às experimentais.
3 4 5 6 7 8 9 10
-120
-100
-80
-60 Transistores Convencionais
L = 910 nm
VDS
= 0,75 V
Va = 50 mV
HD
3 [d
B]
gm/I
DS [V
-1]
top
= 5,82 , 1,00 x 1014
side
= 3,50 , 0,36 x 1014
, Wfin
= 20 nm
, Wfin
= 40 nm
, Wfin
= 200 nm
Figura 3.7 – Curvas de HD3 vs. gm/IDS para dispositivos FinFETs convencionais simuladas no Atlas 111
com L = 910 nm e três W fin diferentes, polarizadas em VDS = 0,75 V e Va = 50 mV.
101
As curvas de HD3 vs. gm/IDS obtidas com os novos valores dos parâmetros
também são exibidas na Figura 3.7, para transistores com Wfin de 20 nm, 40 nm e
200 nm e mostram que o comportamento de HD3 está diretamente relacionado à
rugosidade da superfície, que é mais pronunciada em altos valores de VGT (baixo
gm/IDS), enquanto que para menores VGT (ou maiores gm/IDS) o espalhamento de fônons
prevalece como a maior fonte de não-linearidade. Quando ambos os efeitos adquirem
similar magnitude, uma compensação destes em HD3 é observada, gerando mínimos
de distorção. De acordo com a referência 136, tanto o espalhamento por fônons como
aquele devido à rugosidade de superfície são processos dependentes da energia.
Assim, para valores intermediários de campo elétrico efetivo, os elétrons tendem a
povoar diferentes sub-bandas de energia em ambos os vales de energia paralelo e
transversal do silício, gerando uma transição abrupta do espalhamento de fônons para
aquele decorrente da rugosidade de superfície, que é traduzida como um pico de
linearidade em HD3 129.
Conforme sr se torna mais influente, com o novo ajuste de , pode-se perceber
uma degradação em HD3 à esquerda destes picos, enquanto que à sua direita, uma
redução da distorção de terceira ordem é observada. Com o novo ajuste de , as
posições dos picos de linearidade em função de gm/IDS também são influenciadas.
Conforme a parcela da mobilidade devido à rugosidade da superfície se torna mais
importante, os picos de linearidade se movem para valores mais altos de gm/IDS,
indicando que a rugosidade se torna importante para VGT mais baixos. Para os
dispositivos mais estreitos, a maior contribuição das portas laterais na corrente total
propicia um efeito da rugosidade mais efetivo em relação aos transistores mais largos
devido à maior influência da orientação (110), movendo os mínimos de distorção para
maiores gm/IDS. Logo, pode ser concluído que a variação da rugosidade de superfície
entre os dispositivos alteram suas características de transferência, movendo os picos
de linearidade ao longo de gm/IDS, que é responsável pelas diferenças observadas na
distorção harmônica em dispositivos de dimensões diferentes.
Os resultados apresentados para dispositivos convencionais podem ser
satisfatoriamente estendidos para os transistores tensionados, já que os formatos das
curvas de HD3 para dispositivos convencionais e tensionados são similares. Contudo,
102
os picos de linearidade observados em FinFETs estreitos sob efeito de tensão
mecânica ocorrem para gm/IDS inferiores aos observados em transistores convencionais
e uma maior distorção de terceira ordem é obtida à direita destes picos, como
apresentado na Figura 3.6. Este efeito pode ser explicado pela atenuação da
rugosidade de superfície inerentemente observada em dispositivos tensionados descrita
em 137,138.
3.1.4 Distorção Harmônica Considerando o Ganho de Tensão em Malha Aberta
Como mencionado no item 3.1.1, o ganho de tensão em malha aberta, dado pela
equação (2.45), se torna uma variável importante em circuitos amplificadores, que
influencia o desempenho da distorção harmônica 72. Através da mudança das
dimensões dos dispositivos (comprimento do canal e largura do fin), gm e gD
apresentam variações significativas, sendo que o ganho AV é reduzido conforme Wfin
aumenta e L diminui. Assim, as curvas de HD2 e HD3 apresentadas nas Figura 3.4 e
3.6, respectivamente, têm ignorado as diferenças nas amplitudes de saída de
transistores com dimensões diferentes. Quando amplificadores unitários são projetados
para uma amplitude de saída Vout almejada, dispositivos com diferentes AV necessitam
de diferentes amplitudes de entrada. Deste modo, FinFETs mais estreitos necessitam
de uma menor amplitude de entrada com respeito aos mais largos, devido ao seu maior
ganho. As diferentes amplitudes de entrada são refletidas na distorção harmônica no
sinal de saída (quanto menor for a amplitude Va necessária para se atingir Vout, mais
linear será o sinal de saída 67).
Para considerar esta diferença na análise da não-linearidade, FinFETs de
diferentes dimensões foram polarizados de forma a gerar uma mesma tensão de saída
Vout e, então, foi efetuada a extração da distorção harmônica. As curvas de HD2 e HD3
para dispositivos convencionais e com a presença de tensão mecânica de L = 10 m e
diversos Wfin são apresentadas nas Figura 3.8 e 3.9 em função de gm/IDS, para
Vout = 1,5 V. Os diferentes ganhos obtidos nos dispositivos medidos causaram um
103
grande impacto em HD2. Os maiores ganhos apresentados por dispositivos
convencionais mais estreitos (com Wfin inferiores a 120 nm) são responsáveis por uma
enorme redução no nível da distorção, levando a uma melhora de 15 dB em HD2 com
relação a dispositivos tensionados de dimensões similares para altos valores de gm/IDS.
4 5 6 7 8 9 10-90
-80
-70
-60
-50
-40
-30
L = 10 m
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
HD
2 [
dB
]
gm/I
DS [V
-1]
Transistores Convencionais
4 5 6 7 8 9 10-90
-80
-70
-60
-50
-40
-30
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
L = 10 m
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
HD
2 [
dB
]
gm/I
DS [V
-1]
Transistores Tensionados
(A) (B)
Figura 3.8 – HD2 vs. gm/IDS extraído para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos Wfin.
De forma análoga, a influência do ganho também é observada em HD3.
Conforme se vê na Figura 3.9 (A), o maior ganho obtido em transistores convencionais
mais estreitos reduz o nível de HD3, fazendo estes dispositivos mais interessantes que
aqueles mais largos para aplicações analógicas. A Figura 3.9 (B), por sua vez, mostra
que a variação de AV com Wfin em dispositivos tensionados compensa as diferenças em
HD3 apresentadas na Figura 3.6 (B) à esquerda dos picos de linearidade, levando
todos os dispositivos a um valor similar de HD3. À direita destes picos, a melhora em
HD3 observada para dispositivos mais estreitos na Figura 3.6 é amplificada devido ao
maior AV.
104
4 5 6 7 8 9 10-220
-200
-180
-160
-140
-120
-100
-80
-60
L = 10 m
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
HD
3 [d
B]
gm/I
DS [V
-1]
Transistores Convencionais
4 5 6 7 8 9 10-220
-200
-180
-160
-140
-120
-100
-80
-60
L = 10 m
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 370nm
Wfin
= 870nm
Wfin
= 2870nm
Wfin
= 30nm
Wfin
= 70nm
Wfin
= 120nm
HD
3 [
dB
]
gm/I
DS [V
-1]
Transistores Tensionados
(A) (B)
Figura 3.9 – HD3 vs. gm/IDS extraído para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos Wfin.
A avaliação da distorção harmônica de FinFETs com diferentes comprimentos de
canal também foi feita, uma vez que dispositivos de canais mais curtos têm sido
utilizados freqüentemente em aplicações analógicas 139. Para esta análise, HD2 e HD3
foram obtidos a partir da caracterização de dispositivos multi-fins, que dispõem de 30
fins em paralelo com Wfin = 20 nm (neste caso W = 30.(2Hfin + Wfin)) e diversos
comprimentos de canal, como mostrado nas Figura 3.10 e 3.11 para Vout = 1,5 V.
De acordo com a Figura 3.10, HD2 diminui para transistores longos,
independentemente da presença da tensão mecânica. Este resultado é fortemente
influenciado pelo aumento do ganho de tensão em malha aberta com o comprimento de
canal, que está relacionado com o maior valor de gm.(L/W), exibido em dispositivos
longos devido à menor degradação da mobilidade e com a redução de gD para L
maiores. Quando HD2 de transistores convencionais e tensionados são comparados, o
maior ganho obtido em dispositivos convencionais prevalece. A menor distorção
propiciada por FinFETs convencionais é observada, principalmente, para altos gm/IDS.
Em gm/IDS = 7 V-1, o transistor convencional mais longo apresenta HD2 20 dB melhor
que o tensionado de dimensões similares. Quando os dispositivos convencionais e
tensionados mais curtos são comparados, uma vantagem superior a 10 dB em HD2 é
obtida em favor do convencional para toda a excursão de gm/IDS. De fato, se a influência
do ganho em HD2 é desprezada, o comportamento da distorção é similar em
105
dispositivos convencionais e tensionados e uma leve melhora em HD2 é observada em
transistores mais curtos em comparação com os mais longos.
4 5 6 7 8 9 10-100
-80
-60
-40
-20
L = 310 nm
L = 610 nm
L = 3000 nm
L = 60 nm
L = 90 nm
L = 150 nm
L = 190 nm
Transistores Convencionais
HD
2 [d
B]
gm/I
DS [V
-1]
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 20 nm
4 5 6 7 8 9 10-100
-80
-60
-40
-20
L = 60 nm
L = 90 nm
L = 150 nm
L = 190 nm
L = 310 nm
L = 610 nm
L = 3000 nm
Transistores Tensionados
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 20 nm
HD
2 [d
B]
gm/I
DS [V
-1]
(A) (B)
Figura 3.10 – Curvas medidas de HD2 vs. gm/IDS obtidas para (A) dispositivos convencionais e (B) com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos L e W fin = 20 nm.
Seguindo a tendência de HD2, HD3 reduz com o aumento de L. Em dispositivos
convencionais, a rugosidade da superfície domina HD3 para toda a excursão de gm/IDS
exceto para os transistores mais longos, onde picos de linearidade indicam a maior
influência do espalhamento de fônons em maiores gm/IDS. Em dispositivos tensionados
uma menor rugosidade da superfície é observada e picos de linearidade estão
presentes na curva de HD3 de todos os dispositivos. Embora as curvas não sejam
apresentadas no trabalho, quando o ganho de tensão em malha aberta é desprezado
(mantendo Va fixo entre os dispositivos), transistores convencionais de maior
comprimento de canal exibem uma pequena vantagem em HD3 em relação aos mais
curtos em toda a excursão de gm/IDS (exceto à direita dos picos de linearidade
observados nos dispositivos mais longos), enquanto que nos FinFETs tensionados mais
longos uma redução em HD3 é observada para baixos valores de gm/IDS (em
comparação com HD3 obtido em dispositivos mais curtos) e uma pior distorção de
terceira ordem é obtida em gm/IDS mais altos (à esquerda e à direita dos picos de
linearidade, respectivamente, conforme rugosidade ou espalhamento de fônons
prevalece). Entretanto, se a influência do ganho for considerada como nas Figura 3.10
106
e 3.11, transistores não-tensionados de canal longo apresentam HD2 e HD3
extremamente reduzidos em comparação com os tensionados de dimensões similares.
No dispositivo convencional de L = 3000 nm, uma melhora de 60 dB é obtida em HD3 e
de 45 dB em HD2 em gm/IDS = 7 V-1 com relação ao dispositivo tensionado de mesmo
comprimento de canal.
4 5 6 7 8 9 10
-200
-180
-160
-140
-120
-100
-80
-60
-40
L =310 nm
L =610 nm
L =3000 nm
L =60 nm
L =90 nm
L =150 nm
L =190 nm
Transistores Convencionais
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 20 nm
HD
3 [d
B]
gm/I
DS [V
-1]
4 5 6 7 8 9 10
-200
-180
-160
-140
-120
-100
-80
-60
-40
L = 60 nm
L = 90 nm
L =150 nm L =190 nm
L =310 nm
L =610 nm
L =3000 nmTransistores Tensionados
VDS
= 0,75 V
Vout = 1,5 V
Wfin
= 20 nm
HD
3 [
dB
]
gm/I
DS [V
-1]
(A) (B)
Figura 3.11 – Curvas medidas de HD3 vs. gm/IDS obtidas para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e Vout = 1,5 V para diversos L e W fin = 20 nm.
Outro modo também eficaz para a determinação da influência do ganho de
tensão em malha aberta na distorção harmônica seria a normalização dos valores de
HD2 e HD3 dos diferentes dispositivos polarizados com uma mesma amplitude de
entrada Va por AV. Para efeito de comparação, as curvas de HD3 apresentadas na
Figura 3.11 para dispositivos de diferentes comprimentos de canal polarizados de modo
a gerar uma amplitude de saída de Vout = 1,5 V são reapresentadas na Figura 3.12
normalizadas por AV quando os diferentes transistores são polarizados com uma tensão
de entrada de amplitude Va = 50 mV. Como pode ser observada através da Figura 3.11
e da Figura 3.12, a tendência das curvas de HD3 e HD3/AV é bastante semelhante,
apesar dos valores absolutos da distorção serem diferentes devido às diferentes
polarizações dos FinFETs.
Embora todo o estudo efetuado tenha considerado os amplificadores em aberto,
ou seja, sem carga na saída, podem ser feitas algumas ponderações para o caso em
107
que cargas resistivas ou capacitivas estejam presentes. Quando uma carga capacitiva é
aplicada na saída e o circuito opera em baixa freqüência ou a capacitância é de baixo
valor, de forma que sua impedância seja extremamente superior à resistência RON, a
resistência de saída tenderá a RON e a distorção obtida seguirá a mesma tendência
daquela apresentada na seção atual. Se a carga, seja ela resistiva ou capacitiva,
apresentar uma resistência muito menor que RON, a resistência de saída tenderá ao
valor da impedância da carga e a distorção tenderá à apresentada na seção 3.1.2.
4 5 6 7 8 9 10
-180
-160
-140
-120
-100
-80
L =60 nm
L =90 nm
L =150 nm
L =190 nm
L =310 nm
L =610 nm
L =3000 nm
Transistores Convencionais
VDS
= 0,75 V
Va = 50 mV
Wfin
= 20 nm
HD
3/A
v [
dB
]
gm/I
DS [V
-1]
4 5 6 7 8 9 10
-160
-140
-120
-100
-80
-60 L = 60 nm
L = 90 nm
L =150 nm
L =190 nm
L =310 nm
L =610 nm
L =3000 nm
Transistores Tensionados
VDS
= 0,75 V
Va = 50 mV
Wfin
= 20 nm
HD
3/A
v [
dB
]
gm/I
DS [V
-1]
(A) (B)
Figura 3.12 – Curvas medidas de HD3/AV vs. gm/IDS obtidas para (A) dispositivos convencionais e (B) transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV para diversos L e W fin = 20 nm.
O estudo efetuado no tópico atual pode ser encontrado com nas referências
131,140.
3.1.5 Distorção Harmônica em Função da Temperatura
Após a extração da distorção harmônica, sua análise e o estudo de suas origens
físicas, o comportamento das não-linearidades apresentadas pelas características
IDS vs. VGT de FinFETs operando como amplificadores unitários foi avaliado em função
da temperatura. A distorção foi estudada a partir de suas componentes de segunda e
108
terceira ordens no intervalo de 210 K a 380 K. Na análise atual são levados em conta
apenas dispositivos FinFETs tensionados, como aqueles descritos em 3.1.1, uma vez
que é esperado que os resultados de dispositivos convencionais e tensionados
apresentem uma mesma tendência com a variação temperatura. Toda a análise foi
efetuada para dispositivos de diferentes W fin entre 30 nm e 570 nm e a distorção foi,
mais uma vez obtida através do IFM. Na Figura 3.13 são apresentadas as curvas de IDS
vs. VGT para um dispositivo tensionado de Wfin = 30 nm e L = 10 µm em diferentes
temperaturas. Através da figura pode-se notar um aumento da corrente IDS conforme a
temperatura é reduzida. Este comportamento está diretamente relacionado à maior
mobilidade dos elétrons observada em baixas temperaturas associada à redução do
espalhamento por fônons como descrito em 2.4.2.
-0,2 0,0 0,2 0,4 0,60,0
0,5
1,0
1,5
2,0
2,5
Wfin
= 30 nm
Hfin
= 55 nm
VDS
= 0,75 V
Temperatura
210 K
225 K
250 K
275 K
300 K
380 K
I DS [A
]
VGT
[V]
Figura 3.13 – Curvas experimentais da corrente de dreno em função de VGT para dispositivos com tensão mecânica com VDS = 0,75 V para diversas temperaturas.
As curvas de HD2 e HD3 resultantes das características IDS vs. VGT apresentadas
na Figura 3.13 são exibidas na Figura 3.14 para os dispositivos polarizados com uma
amplitude de entrada Va = 50 mV em função de gm/IDS. De acordo com as curvas da
figura, HD2 do dispositivo de Wfin = 30 nm apresenta uma fraca dependência com a
variação de temperatura para altos gm/IDS, ou seja, quando o dispositivo caminha da
inversão forte em direção à moderada. No entanto, esta dependência aumenta quando
109
o transistor é polarizado em inversão mais forte e um aumento de HD2 é observado
com o incremento da temperatura. A partir da equação (3.5), pode-se deduzir que a
melhor linearidade em baixas temperaturas está relacionada com o incremento da
mobilidade e sua maior degradação. O aumento da degradação da mobilidade com a
redução de temperatura é responsável por um incremento da razão gm/IDS onde o
dispositivo muda de regime de saturação para triodo diminuindo HD2. Embora a
resistência série dos transistores reduza com a temperatura, o que segundo a equação
(3.5) deveria piorar HD2, esta redução é bastante sutil não influenciando na linearidade.
3 4 5 6 7 8 9 10-70
-60
-50
-40
-30
-20
275 K
300 K
380 K
210 K
225 K
250 K
HD
2 [
dB
]
gm/I
DS [V
-1]
HD
3 [d
B]
Temperatura
Va = 50 mV
VDS
= 0,75 V
Wfin
= 30 nm -100
-80
-60
-40
-20
Figura 3.14 – Curvas medidas de HD2 e HD3 em função de gm/IDS para transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV em diversas temperaturas (L = 10 µm e W fin = 30 nm).
Ao se analisar HD3, percebe-se que o aumento da temperatura beneficia a
distorção em gm/IDS mais baixos, enquanto que a sua redução melhora a distorção de
terceira ordem em gm/IDS mais altos, nas proximidades da tensão de limiar. Assim como
na seção 3.1.3, as curvas de HD3 podem ser associadas com os mecanismos de
espalhamento da mobilidade. À direita dos picos de linearidade observados na figura, a
distorção presente no dispositivo analisado é dada principalmente pelo espalhamento
por fônons e à esquerda pela rugosidade da superfície. Conforme a temperatura é
reduzida, ocorre, como já mencionado, uma diminuição do espalhamento por fônons
102, fazendo com que a rugosidade de superfície se torne mais efetiva em temperaturas
110
mais baixas. Deste modo, os mínimos observados em HD3 se movem para valores de
gm/IDS mais elevados, indicando a predominância da rugosidade sobre o espalhamento
por fônons em tensões de porta mais baixas.
HD2 e HD3 também foram estudados em função da temperatura para
dispositivos de diferentes Wfin como mostrado na Figura 3.15. Nesta figura, pode-se
notar que o comportamento de HD2 é similar para dispositivos de diferentes Wfin,
indicando a variação de RS, µ0 e θ seguem um mesmo perfil para os diferentes
transistores em função da temperatura, embora dispositivos mais estreitos apresentem
melhor linearidade que os mais largos devido às maiores degradação da mobilidade e
resistência série. De outro modo, ao se analisar HD3 em função de T, percebe-se
diferentes tendências dependendo do valor de gm/IDS em que os dispositivos estão
polarizados. Em gm/IDS = 5 V-1, FinFETs mais estreitos apresentam HD3 pior que os
mais largos e a distorção se reduz com o aumento da temperatura. Deste modo, pode-
se notar que em um amplificador diferencial projetado para a operação em altas
temperaturas é preferível a utilização de transistores mais largos visando à redução de
HD3. Quando se avalia a distorção de terceira ordem em gm/IDS = 9 V-1, no entanto,
dispositivos mais estreitos apresentam melhor linearidade em comparação com os mais
largos em toda a faixa de temperatura. Entretanto, HD3 piora com aumento da
temperatura fazendo com que os dispositivos mais estreitos se tornem uma melhor
opção para circuitos diferenciais projetados para a operação em baixas temperaturas.
Estes diferentes comportamentos de HD3 observados para diferentes gm/IDS estão
associados à componente de degradação da mobilidade mais efetiva em cada uma das
polarizações. Em gm/IDS mais altos, θ é dominado pelo espalhamento por fônons que
diminui com a temperatura, reduzindo HD3 com a diminuição de T. Em gm/IDS mais
baixos, por sua vez, a rugosidade de superfície se torna mais efetiva. Como em
dispositivos mais estreitos uma maior fração da corrente flui através do plano (110), que
apresenta maior rugosidade de superfície em relação ao (100), tais dispositivos
apresentam pior HD3 que os mais largos em gm/IDS = 5 V-1.
111
200 250 300 350 400-72
-68
-64
-60
-32
-30
-28
-26
HD
2 [
dB
]g
m/I
DS = 9 V
-1
gm/I
DS = 5 V
-1
Va = 50 mV
VDS
= 0,75 V
HD
3 [
dB
]
Temperatura [K]
Wfin
= 30 nm
Wfin
= 70 nm
Wfin
= 570 nm
HD2 para gm/I
DS = 5 V
-1
Figura 3.15 – Características experimentais de HD2 e HD3 vs. T obtidas para transistores com tensão mecânica com VDS = 0,75 V e Va = 50 mV para diversos W fin.
Assim como na seção 3.1.4, os diferentes ganhos intrínsecos obtidos ao se
variar Wfin dos transistores são responsáveis por amplitudes de saída distintas. Ao se
projetar dois dispositivos, um mais estreito e outro mais largo, para que se tenha a
mesma amplitude de saída, o FinFET mais estreito necessitará de menor amplitude de
entrada, reduzindo a distorção.Na Figura 3.16 é apresentado o ganho intrínseco de
tensão em função da temperatura para dois dispositivos de diferentes larguras de fin
polarizados com VDS = 0,75 V e VGT = 0,20 V.
Ao se reduzir a temperatura de operação de 380 K a 275~300 K, ambos os
dispositivos apresentam um leve aumento de AV, que está relacionado ao incremento
de gm com a redução da temperatura devido à maior mobilidade dos portadores. Além
disso, o FinFET mais estreito exibe um ganho maior que o dispositivo mais largo, que é
atribuído à dependência de Wfin com o comprimento característico dos transistores,
influenciando a tensão Early e, conseqüentemente, a condutância de saída 75. Em
baixas temperaturas, a degradação de AV apresentada pelos dois dispositivos é
atribuída à piora em gD, que se contrapõe à melhora de gm.
112
200 250 300 350 40055
60
65
70
75
80
Hfin
= 55 nm
VDS
= 0,75 V
VGT
= 0,20 V
AV [d
B]
Temperatura [K]
Wfin
= 30 nm
Wfin
= 570 nm
Figura 3.16 – AV vs. T extraído para dispositivos com tensão mecânica com VDS = 0,75 V e VGT = 0,2 V para Wfin de 30 nm e 570 nm.
Na Tabela 3.3 são apresentados HD2 e HD3 normalizados por AV, para uma
análise mais precisa da distorção. Em 210 K, as diferenças de HD2/AV e HD3/AV entre
ambos os dispositivos são de 5,4 dB e 1,8 dB, respectivamente, enquanto que em
300 K, o FinFET mais estreito mostra uma vantagem de 10 dB em HD2/AV e de 5 dB
em HD3/AV com respeito ao mais largo influenciado pelo maior ganho.
Tabela 3.3 – Comparação entre HD2/AV e HD3/AV de ambos os dispositivos de Wfin = 30 nm e 570 nm em gm/IDS = 5 V
-1 para diferentes temperaturas.
Wfin [nm] HD2/AV [dB] HD3/AV [dB]
T = 210 K T = 300 K T = 210 K T = 300 K
30 -92,0 -107,5 -118,2 -137,0
570 -86,6 -97,5 -116,4 -132,0
Embora não apresentado neste trabalho, as características de distorção
harmônica de FinFETs sem a presença de tensão mecânica em função da temperatura
são extremamente similares às mostradas no tópico atual. O estudo do efeito da
temperatura na distorção harmônica de FinFETs convencionais e tensionados é
apresentado na referência 141.
113
DORIA, R. T.; MARTINO, J. A.; CERDEIRA, A. e PAVANELLO, M. A.; Fin Width Influence on the Harmonic Distortion of Standard and Strained FinFETs Operating in Saturation, em: SBMicro 2009 – 24th International Symposium on Microelectronics Technology and Devices, v. 23, p. 613-620, Natal, 2009.
DORIA, R. T.; CERDEIRA, A.; MARTINO, J. A.; SIMOEN, E.; CLAEYS, C.; PAVANELLO, M. A.; Harmonic distortion of unstrained and strained FinFETs operating in saturation, aceito para publicação no IEEE Transactions on Electron Devices, 2010.
DORIA, R. T.; MARTINO, J. A.; SIMOEN, E.; CLAEYS, C.; PAVANELLO, M. A.; Harmonic distortion of strained triple-gate FinFETs at low temperatures, em: Proceedings of WOLTE 9, p. 57-59, 2010.
114
3.2 LINEARIDADE EM ESTRUTURAS 2-MOS COMPOSTAS POR
DISPOSITIVOS FINFETS CONVENCIONAIS E TENSIONADOS
Diversos circuitos analógicos, como conversores analógico-digitais 65,142,143,
requerem o uso de filtros de tempo contínuo. Filtros ativos RC como o MOSFET-C, por
exemplo, são excelentes candidatos para tais circuitos, pois permitem o uso de
dispositivos em tecnologia SOI completamente depletados, que apresentam baixo
consumo de potência, mesmo em tecnologias ultra-submicrométricas 79,132,144. Nestes
filtros, transistores operando em regime triodo podem ser utilizados 28. A fonte e o dreno
do dispositivo fazem o papel dos terminais do resistor e a tensão aplicada à porta
controla a resistência. A utilização de transistores MOSFET ao invés de resistores reduz
a área ocupada e permite ajustes na polarização para a compensação de variações
oriundas do processo de fabricação ou temperatura de operação 145.Usualmente,
valores de resistência interna de canal (com VDS = 0,1 V) da ordem de algumas
centenas de k são necessários. Logo, os dispositivos utilizados devem ser de canal
longo 79.
Contudo, o comportamento extremamente não-linear apresentado pelas
características I–V de transistores MOS impedem que estes dispositivos sejam
largamente utilizados como resistores. Alternativamente, como mencionado em 2.2.3.1,
estruturas 2-MOS podem ser utilizadas com o propósito de reduzir a distorção
harmônica 132. Nesta parte do trabalho foi feita uma avaliação das não-linearidades
apresentadas em estruturas resistivas 2-MOS compostas por FinFETs de porta tripla
convencionais e com a presença de tensão mecânica. Por se tratar de um circuito
diferencial, a não-linearidade foi avaliada em termos da distorção de terceira ordem,
que neste caso é a maior fonte de distorção, em função da largura do fin, do
comprimento de canal, da tensão de porta e da amplitude da tensão de entrada. A não-
linearidade também foi analisada em função de RON, que constitui um parâmetro chave
em tais circuitos. Durante a análise da distorção, as causas da não-linearidade foram
apontadas.
115
3.2.1 Características do Circuito e dos Dispositivos
Como mencionado no item 2.2.3, numa estrutura 2-MOS há supressão dos
harmônicos de ordem par apresentados no sinal de saída. Assim, a distorção de
segunda ordem, normalmente a de maior importância, é reduzida e THD passa a ser
determinado pela distorção de terceira ordem. A Figura 3.17 mostra um esquema da
estrutura 2-MOS sob análise, onde Vo representa a polarização DC (ajustada para 0 V),
VG é a tensão de porta (comum a ambos os transistores) e Va é a amplitude de um
sinal senoidal aplicado simetricamente ao dreno dos dois dispositivos (o sinal de
entrada foi considerado como uma tensão DC associada a um sinal senoidal de
amplitude Va.sen(t) com t variando entre 0 e 2). Ao longo deste estudo, Va foi
variado de 0 a 0,5 V, que implica em uma amplitude de entrada pico-a-pico de 1 V.
IDS2
IDS1
Vo
VG
Vo + Va
Vo - Va
Figura 3.17 – Esquema da estrutura balanceada com 2 transistores (2-MOS).
Os dispositivos FinFETs de porta tripla convencionais e tensionados estudados
neste tópico são idênticos aos utilizados na seção 3.1. Serão utilizados transistores
FinFETs convencionais e tensionados de diversos comprimentos e larguras de canal (L
entre 150 nm e 2910 nm e Wfin entre 30 nm e 120 nm). Do mesmo modo que no estudo
da linearidade com os dispositivos operando em saturação, HD3 foi determinado
através da aplicação do Método da Função Integral 30. Na Figura 3.18 são
apresentadas as curvas experimentais da corrente de dreno de ambos os transistores
(IDS1 e IDS2) e a corrente total na fonte comum (IDSt = IDS1 – IDS2) que flui através da
estrutura 2-MOS mostrada na Figura 3.17 em função da tensão de dreno para uma
116
sobretensão de porta VGT = 0,5 V. As curvas apresentadas foram obtidas para uma
estrutura 2-MOS composta por FinFETs convencionais com L = 10 m e Wfin = 30 nm.
Como se pode notar através da figura, a curva da corrente total IDSt é visivelmente mais
linear que a corrente que flui através de cada um dos transistores.
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6-1,0
-0,8
-0,6
-0,4
-0,2
0,0
0,2
0,4
0,6
0,8
1,0
VGT
= 0,5 V
L = 10 m
Wfin
= 30 nm
Co
rre
nte
de
dre
no
[A
]
VDS
[V]
IDS1
IDS2
IDSt
= IDS1
- IDS2
FinFETs Convencionais
Figura 3.18 – Curvas da corrente de dreno para dois FinFETs convencionais (IDS1 e IDS2) com L = 10 µm e Wfin = 30 nm e a corrente total na fonte comum (IDSt = IDS1 – IDS2) da estrutura 2-MOS em função de VDS
com VGT = 0,5 V.
3.2.2 Avaliação da Distorção Harmônica em Estruturas Compostas por FinFETs
Convencionais
Num primeiro momento, a distorção foi extraída apenas em dispositivos
convencionais, sem a presença de tensão mecânica, com objetivo de observar seu
comportamento e analisar suas prováveis causas. Para tal, foi avaliada a distorção de
terceira ordem apresentada por dispositivos com L = 10 m e Wfin entre 30 nm e
120 nm em função da sobretensão de porta e da amplitude do sinal de entrada.
Sendo assim, HD3 foi obtida, inicialmente, em função da sobretensão de
condução conforme apresentado na Figura 3.19, para duas diferentes amplitudes de
entrada: Va = 0,10 V e Va = 0,25 V. As curvas HD3 vs. VGT são de grande importância
por permitirem a determinação da melhor tensão de porta necessária para polarização
117
dos dispositivos em termos de HD3. Apesar das diferentes larguras de fin, todos os
dispositivos apresentam um comportamento semelhante de HD3 em função de VGT.
Para sobretensões de porta mais baixas, uma importante degradação da distorção
harmônica é observada (no intervalo de VGT entre 0 V e 0,2 V, HD3 chega a apresentar
redução de 40 dB quando Va = 0,1 V), uma vez que os transistores mudam seu regime
de operação de triodo para saturação. Com o incremento de VGT, uma melhora em HD3
é obtida para as duas amplitudes de entrada consideradas atingindo valores inferiores a
– 60 dB quando Va = 0,1 V, conforme a tensão de saturação se move para valores mais
altos, exceto na região dos picos de linearidade, onde uma menor distorção é obtida.
Quando diferentes amplitudes de sinal de entrada são avaliadas, o mesmo
comportamento é observado em função de VGT. Contudo, a redução da amplitude do
sinal de entrada é responsável por uma melhora superior a 15 dB da distorção
harmônica em dispositivos de quaisquer W fin como demonstrado na Figura 3.20, onde a
distorção harmônica de terceira ordem é apresentada em função da amplitude do sinal
de entrada para dispositivos de diversos Wfin com VGT = 1,0 V.
0,0 0,2 0,4 0,6 0,8 1,0-90
-80
-70
-60
-50
-40
-30
-20
HD
3 [d
B]
VGT
[V]
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 50 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
Va = 0,10 V
Vo = 0 V
L = 10 m
0,0 0,2 0,4 0,6 0,8 1,0
-70
-60
-50
-40
-30
-20
Va = 0,25 V
Vo = 0 V
L = 10 m
HD
3 [d
B]
VGT
[V]
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 50 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
(A) (B)
Figura 3.19 – Curvas de HD3 em função de VGT extraídas para estruturas balanceadas com FinFETs com diversos Wfin de L = 10 μm e Va de (A) 0,1 V e (B) 0,25 V.
De acordo com a Figura 3.20, a menor distorção apresentada pelo FinFET de
Wfin = 30 nm se estende através de toda a faixa de amplitudes do sinal de entrada
analisada. Além disso, ao se reduzir a amplitude do sinal de entrada pico-a-pico de
118
1,0 V para 0,1 V, HD3 é reduzido de -40 dB para -70 dB. Esta variação em HD3 está
diretamente relacionada com a região de operação dos dispositivos. Conforme a
amplitude de entrada aumenta, os dispositivos passam a operar mais próximo da
saturação, onde a curva de IDS vs. VDS passa a apresentar um comportamento distinto
daquele exibido em triodo.
0,0 0,1 0,2 0,3 0,4 0,5-110
-100
-90
-80
-70
-60
-50
-40V
GT = 1,0 V
Vo = 0 V
L = 10 m
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 50 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
H
D3 [d
B]
Va [V]
< Wfin
Figura 3.20 – Curvas de HD3 em função de Va extraídas experimentalmente para estruturas balanceadas compostas por dispositivos FinFETs de diversos W fin, L = 10 μm e VGT = 1,0 V.
De acordo com as referências 70,79, o comportamento não-linear apresentado por
estruturas 2-MOS é resultante de dois fenômenos: efeito de corpo e degradação da
mobilidade. De acordo com a referência 79, em transistores MOS planares, HD3 é
dominado pelo efeito de corpo à esquerda dos picos de linearidade (baixos valores de
VGT), onde um pior HD3 é observado. Embora seja consideravelmente menor que em
transistores de porta simples, o efeito de corpo em SOI FinFETs é confirmado na
referência 146. À direita dos picos de linearidade, a distorção é governada pela
degradação da mobilidade 70,79. Os picos de linearidade observado em torno de
VGT = 0,3 V são causados pela combinação dos dois fenômenos. Nesta região, as não-
linearidades devidas ao efeito de corpo são compensadas por aquelas resultantes da
degradação da mobilidade 79. Apesar de uma considerável melhora na linearidade seja
obtida, a polarização dos dispositivos na região dos picos de linearidade não é prática,
uma vez que variações no processo de fabricação e na temperatura de funcionamento
podem ocasionar mudanças nos picos ao longo do eixo de VGT. Além disso, os picos de
119
linearidade apresentados em HD3 não são observados para distorções harmônicas de
ordens mais altas para esta mesma tensão de porta. Assim, nesta região das curvas, a
distorção total é dominada pela harmônica de quinta ordem (HD5) e os picos de
linearidade são atenuados se a distorção total for observada 30. As distorções total, de
terceira e quinta ordens são apresentadas na Figura 3.21 para o transistor de
Wfin = 100 nm com Va = 0,25 V, onde HD5 foi determinada através do cálculo da série
de Fourier (FFT) de um sinal senoidal aplicado à característica I–V desta estrutura.
0,20 0,25 0,30 0,35 0,40-70
-60
-50
-40
Va = 0,25 V
Vo = 0 V
L = 10 m
Wfin
= 100 nm
Dis
torç
ão
H
arm
ôn
ica
[d
B]
VGT
[V]
THD
HD3
HD5
FinFETs Convencionais
Figura 3.21 – Curvas de HD3, HD5 e THD em função de VGT extraídas para estruturas balanceadas com
FinFETs de L = 10 μm, Wfin = 70 nm e Va de 0,25 V.
Considerando a limitação mencionada para a polarização dos dispositivos nos
picos de linearidade, da perspectiva da distorção de terceira ordem, a melhor região de
operação das estruturas 2-MOS ocorre para VGT superiores a 0,4 V,
independentemente de Wfin. Deste modo, a melhor região de operação se dá quando
HD3 é dominado pela degradação da mobilidade. De acordo com a Figura 3.19, para
VGT > 0,4 V, HD3 tem uma leve dependência com VGT, mas melhora para tensões de
porta mais altas. Nesta região das curvas pode-se notar também que a variação de W fin
muda a inclinação da curva de HD3 em função de VGT. Por esta razão, em torno de
VGT = 0,4 V, HD3 se degrada conforme Wfin é aumentado enquanto que em VGT = 1,0 V,
a distorção é melhor para dispositivos mais estreitos. Este comportamento é observado
de forma mais clara na Figura 3.22, onde HD3 é apresentado em função de W fin para
diversas tensões de porta com Va = 0,25 V. De acordo com a Figura 3.22, todos os
120
dispositivos medidos apresentam distorção harmônica similar em VGT = 0,8 V. Em
VGT = 0,4 V, o transistor mais largo exibe uma melhora de HD3 de 6 dB em relação ao
dispositivo de Wfin = 30 nm, enquanto que em VGT = 1,0 V uma vantagem de 2 dB em
HD3 é obtida em favor do FinFET mais estreito.
20 40 60 80 100 120-54
-52
-50
-48
-46
-44
-42
-40
-38
HD
3 [d
B]
Wfin
[m]
VGT
= 0,4 V
VGT
= 0,8 V
VGT
= 1,0 V
Va = 0,25 V
L = 10 m
Figura 3.22 – HD3 vs. Wfin extraído para estruturas 2-MOS com FinFETs de 10 μm de comprimento com Va = 0,25 V para vários VGT.
Procurando entender as diferentes curvas de HD3 para VGT maior que 0,4 V
observadas quando Wfin é alterado, a distorção de terceira ordem foi calculada através
da expressão (2.22), oriunda da referência 70, onde HD3 é expressa a partir da
transcondutância e sua derivada de segunda ordem. Para calcular HD3 em função da
degradação da mobilidade, considerou-se a dependência de gm com a mobilidade e sua
proporcionalidade a ela, admitindo-se para a degradação de µeff um modelo quadrático
como o expresso na equação (3.9), onde θ1 e θ2 são os coeficientes de degradação da
mobilidade 1. θ1 exprime a dependência linear da mobilidade com VGT enquanto que θ2
exprime sua dependência quadrática.
2
GT2GT1
0eff
V.V.1
(3.9)
Como a transcondutância é diretamente proporcional à μeff, gm pode ser
determinada diretamente através da multiplicação da expressão (3.9) por um fator
121
multiplicativo κ independente de VGT, conforme mostrado na expressão (3.10).
2
GT2GT1
0m
V.V.1
.g
(3.10)
Derivando-se a expressão (3.10) duas vezes em função de VGT, d2gm/dVGT2
pode ser obtido como mostra a equação (3.11):
2GT1
2
GT2
20
3
GT1
2
GT2
2
1GT20
2
GT
m
2
1V.V.
..k2
1V.V.
)V..(..2
dV
gd
(3.11)
Substituindo a transcondutância descrita pela expressão (3.10) e a sua derivada
de segunda ordem dada por (3.11) na equação de HD3 descrita por (2.22), κ e 0 são
cancelados e a degradação de mobilidade dada por 1 e 2 pode ser expressa de forma
satisfatória utilizando-se apenas 2. Deste modo, a distorção de terceira ordem pode ser
descrita em função de 2, como apresentado em (3.12).
22
GT2
2
2
GT
2
22
1V.3
V..3..Va
4
1HD3
(3.12)
Tabela 3.4 – Coeficiente de degradação da mobilidade (θ2) calculado para FinFETs medidos
experimentalmente com L = 10 m e diversos Wfin.
Wfin [nm] θ2 [V-2]
30 2,374
40 2,265
50 2,169
70 2,014
100 1,887
120 1,796
122
Procurando confirmar a dependência entre HD3 e a degradação da mobilidade
validando a expressão (3.12), HD3 foi calculado através da determinação de θ2 a partir
das características IDS vs. VDS das estruturas 2-MOS medidas. O fator de degradação
da mobilidade θ2 foi determinado através da aplicação do método descrito em 130 e é
apresentado na Tabela 3.4.
As curvas de HD3 em função de VGT extraídas a partir da equação (3.12) são
apresentadas na Figura 3.23 para dispositivos com Wfin entre 30 nm e 120 nm. De
acordo com a figura, o perfil da distorção harmônica calculado a partir da equação
(3.12) se assemelha àquele obtido na Figura 3.19 a partir das curvas experimentais
para VGT > 0,4 V. Nesta região, diferentes inclinações de HD3 em função de VGT são
obtidas para dispositivos com diferentes Wfin, em concordância com os resultados
apresentados na Figura 3.22. Assim, a equação (3.12) tem demonstrado reproduzir
satisfatoriamente o comportamento de HD3, confirmando a dependência da distorção
harmônica na degradação da mobilidade. Para VGT menores que 0,4 V, entretanto, HD3
não pode ser modelado por (3.12), uma vez que nesta região, HD3 é dado pelo efeito
de corpo que não é levado em conta no modelo proposto.
0,0 0,5 1,0 1,5 2,0-100
-90
-80
-70
-60
-50
-40
Va = 0,25 V
Vo = 0 V
L = 10 m
HD3 Calculado
HD
3 [d
B]
VGT
[V]
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 50 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
Figura 3.23 – Curvas de HD3 em função de VGT calculadas a partir da expressão (3.11) para estruturas balanceadas composta por FinFETs de diversos W fin, L = 10 μm e Va = 0,1 V.
Apesar da influência da degradação da mobilidade em HD3 ter sido verificada, a
origem das diferentes inclinações obtidas para a distorção de terceira ordem conforme
123
Wfin é alterado não pôde ser determinada. Por esta razão, 0 foi extraído para as
estruturas 2-MOS compostas por transistores de diversos Wfin e a razão eff/W foi
calculada em função de VGT, como disposto na Figura 3.24. Os valores obtidos para a
mobilidade de baixo campo foram, também, calculados a partir da aplicação do método
descrito em 130. Seguindo uma tendência similar com HD3, em VGT mais baixos, a
diferença apresentada pela mobilidade normalizada entre dispositivos mais estreitos e
mais longos é maior que aquela exibida em VGT mais altos concordando com os
resultados apresentados nas referências 147,148 e seguindo comportamento similar ao
apresentado pelas curvas de HD3, onde a diferença de distorção entre dispositivos
estreitos e largos é maior para VGT mais baixos. As características obtidas indicam que
os diferentes coeficientes de degradação da mobilidade entre os dispositivos
determinam este comportamento, sendo responsáveis pela variação de HD3 com VGT
em estruturas 2-MOS e consolidando os resultados apresentados em 79,149.
0,0 0,5 1,0 1,5 2,00,0
0,4
0,8
1,2
1,6
Va = 0,25 V
Vo = 0 V
L = 10 m
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 50 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
e
ff/W
[cm
2/V
.s/n
m]
VGT
[V]
Figura 3.24 – Curvas de μeff/W vs. VGT extraídas para estruturas balanceadas 2-MOS com FinFETs de diversos Wfin, L = 10 μm e Va = 0,25 V.
Com o intuito de determinar o mecanismo de espalhamento predominante na
degradação da mobilidade dos FinFETs estudados, simulações numéricas
tridimensionais de dispositivos foram efetuadas. Para este propósito, o simulador Atlas
111 foi utilizado e foram simulados dispositivos com características idênticas às dos
transistores medidos com comprimento de canal de 10 m, espessuras de silício e
124
óxido de porta de 60 nm e 2 nm, respectivamente, e W fin = 30 nm. De mesmo modo, a
concentração de dopantes dos FinFETs simulados é similar à dos medidos, sendo igual
a 1015 cm-3. Modelos levando em conta a degradação da mobilidade devido aos
campos elétricos lateral e transversal, tempo de vida dos portadores dependente da
dopagem e estreitamento de banda foram incluídos nas simulações. De mesmo modo
como nas simulações de dispositivos operando em região de saturação, no caso atual
foi utilizado o modelo de Lombardi 115 que considera a influência tanto do espalhamento
por fônons como daquele devido à rugosidade de superfície na mobilidade. No estudo
atual, os coeficientes para os espalhamentos mencionados foram ajustados através do
casamento das curvas de I–V simuladas com as experimentais. Para que o casamento
fosse satisfatório nos resultados obtidos, os parâmetros relacionados ao espalhamento
por fônons deveriam prevalecer sobre aqueles referentes à rugosidade de superfície.
Assim, o espalhamento por fônons pode ser considerado como o principal responsável
pela degradação da mobilidade nos FinFETs medidos.
3.2.3 Avaliação da Distorção Harmônica em Estruturas Compostas por FinFETs
com a Presença de Tensão Mecânica
Conforme mencionado anteriormente, a utilização de tensão mecânica
objetivando o aumento da mobilidade em transistores tem sido largamente explorada 89.
Por esta razão, foram estudadas estruturas 2-MOS compostas por FinFETs com a
presença de tensão biaxial, visando observar o efeito da tensão em HD3. Assim como
no estudo com transistores convencionais, inicialmente, procurou-se determinar a
influência da largura do fin em HD3. Neste caso, dispositivos convencionais e
tensionados de um único fin com diversos Wfin e comprimento de canal de 10 μm,
tiveram sua não-linearidade extraída. A Figura 3.25 apresenta as curvas de HD3 em
função da sobretensão de porta com Va = 0,15 V para os dispositivos tensionados,
juntamente com aquelas apresentadas para transistores convencionais na Figura 3.19,
possibilitando a comparação entre elas.
125
Como pode ser observado através da Figura 3.25, transistores com a presença
de tensão mecânica apresentam HD3 similar aos obtidos por dispositivos convencionais
para todo o intervalo de VGT estudado. Para baixos valores de VGT (à esquerda dos
picos de linearidade), tanto os dispositivos convencionais como aqueles com tensão
mecânica exibem HD3 muito próximos, devido ao similar efeito de corpo. À direita dos
picos de linearidade, uma melhora bastante sutil na linearidade pode ser observada nos
dispositivos com a presença de tensão mecânica, conforme mostrado na Figura 3.26,
onde a degradação da mobilidade domina HD3. Nesta figura são apresentados os
valores de HD3 em função de Wfin para dispositivos convencionais e tensionados para
VGT de 0,5 V e 0,7 V. Assim como no caso de transistores convencionais, em
dispositivos tensionados uma compensação na linearidade pode ser observada quando
efeito de corpo e degradação da mobilidade ocorrem simultaneamente, resultando em
picos de linearidade ao redor de VGT = 0,3 V.
0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7-90
-80
-70
-60
-50
-40
-30
-20
, Wfin
= 30 nm
, Wfin
= 40 nm
, Wfin
= 70 nm
, Wfin
= 100 nm
, Wfin
= 120 nm
Va = 0,15 V
Vo = 0 V
L = 10 m
HD
3 [
dB
]
VGT
[V]
Transistores Convencionais - Linhas
Transistores Tensionados - Símbolos
Figura 3.25 – Curvas de HD3 vs. VGT extraídas para estruturas 2-MOS compostas por FinFETs
convencionais e tensionados de diversos W fin com L = 10 m e Va= 0,15 V.
Através da Figura 3.26 pode-se perceber que para VGT 0,5 V todos os
transistores tensionados apresentam alguma melhora em HD3 com relação ao
convencional de dimensões similares. Em VGT = 0,5 V, o transistor tensionado de
Wfin = 40 nm apresenta uma melhora de 2 dB em HD3 quando comparado ao
convencional de igual Wfin. Desta forma, a largura do fin do transistor tensionado pode
126
ser aumentada até Wfin = 100 nm sem que seu HD3 se torne pior que o do dispositivo
convencional de Wfin = 40 nm.
20 40 60 80 100 120-57
-56
-55
-54
-53
-52
-51
-50Convencionais
VGT
= 0,5 V
VGT
= 0,7 V
Tensionados
VGT
= 0,5 V
VGT
= 0,7 V
HD
3 [
dB
]
Wfin
m]
Va = 0,15 V
L = 10 m
Figura 3.26 – HD3 vs. Wfin extraído para estruturas 2-MOS compostas por FinFETs convencionais e com
tensão mecânica de L = 10 m e Va = 0,15 V.
Assim como no caso de transistores convencionais de diferentes W fin
previamente discutidos, a melhora na distorção obtida em transistores tensionados em
relação aos convencionais de dimensões similares pode ser correlacionada com sua
degradação da mobilidade. Apesar de dispositivos tensionados apresentarem um
importante incremento na mobilidade dos portadores quando comparados aos
convencionais, um fator de degradação da mobilidade similar é obtido em ambos no
regime de triodo, levando a um HD3 semelhante. No entanto, dispositivos tensionados
inerentemente exibem rugosidade de superfície levemente inferior aos transistores
convencionais 137,138. A menor rugosidade contribui para uma pequena redução da
degradação da mobilidade, como pode ser observado na Tabela 3.2 para alguns dos
dispositivos, resultando em uma sutil melhora de HD3.
Uma análise similar foi efetuada para dispositivos de diferentes comprimentos de
canal, uma vez que transistores de canal curto têm sido utilizados com sucesso em
diversas aplicações analógicas 139. Com o intuito de determinar a influência do
comprimento de canal em HD3, a não-linearidade foi extraída para dispositivos
convencionais e tensionados de múltiplos fins (com 30 fins) com Wfin = 20 nm e
127
diversos comprimentos de canal. Na Figura 3.27, são apresentadas as curvas de HD3
em função de VGT para transistores convencionais e tensionados com L variando entre
150 nm e 2910 nm. Nos dispositivos tensionados, uma pequena melhora de 2 dB em
HD3 é obtida em relação aos convencionais para VGT > 0,2 V em todos os
comprimentos de canal avaliados. Assim como ocorria quando os FinFETs eram
analisados em função de Wfin, neste caso, a melhor HD3 exibida por transistores
tensionados para altos valores de VGT está relacionada com a menor degradação da
mobilidade, possivelmente associada à menor rugosidade de superfície de tais
dispositivos. Como se pode notar também, a distorção de terceira ordem sofre uma
redução com o aumento de L para todo o intervalo de VGT. O vantajoso HD3 observado
em transistores longos pode ter correlação com seu reduzido fator de degradação da
mobilidade com respeito aos dispositivos mais curtos.
0,0 0,1 0,2 0,3 0,4 0,5
-60
-50
-40
-30
-20Transistores Convencionais - Linhas
Transistores Tensionados - Símbolos
, L = 150 nm
, L = 190 nm
, L = 310 nm
, L = 610 nm
, L = 2910 nm
Va = 0,15 V
Vo = 0 V
Wfin
= 20 nm
HD
3 [
dB
]
VGT
[V]
Figura 3.27 – Curvas de HD3 vs. VGT para estruturas balanceadas 2-MOS com FinFETs convencionais e tensionados com Wfin = 20 nm e diversos comprimentos de canal.
3.2.4 Avaliação de HD3 em Termos da Resistência on (RON)
Como já mencionado, a resistência dos transistores é de extrema importância em
estruturas 2-MOS, uma vez que diversos circuitos tais como filtros MOSFET-C são
128
projetados para uma certa RON, usualmente da ordem de algumas centenas de kΩ 79.
Por esta razão, a seção atual se dedica a avaliar a distorção harmônica em termos de
RON para estruturas 2-MOS compostas por FinFETs convencionais e tensionados de
diferentes comprimentos de canal e larguras de fin. Como RON é inversamente
proporcional à largura do dispositivo, transistores com menor W fin apresentam uma
maior resistência em relação a dispositivos mais largos. Desta forma, para evitar a
dependência direta entre IDS e W, a resistência de canal é avaliada através da curva de
IDS/W vs. VDS, ou seja, RON.W.
22,5 25,0 27,5 30,0 32,5 35,0-65
-60
-55
-50
VGT
= 0,6V VGT
= 0,5V
HD
3 [
dB
]
RON
.W [k.m]
Convencionais
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
Va = 0,15 V
Vo = 0 V
L = 10 m
VGT
= 0,4V
10 12 14 16 18-75
-70
-65
-60
-55
-50
VGT
= 0,6V VGT
= 0,5V
HD
3 [d
B]
RON
.W [k.m]
Tensionados
Wfin
= 30 nm
Wfin
= 40 nm
Wfin
= 70 nm
Wfin
= 100 nm
Wfin
= 120 nm
Va = 0,15 V
Vo = 0 V
L = 10 m
VGT
= 0,4V
(A) (B)
Figura 3.28 – HD3 vs. RON.W extraído para estruturas balanceadas compostas por FinFETs (A) convencionais e (B) tensionados de diversos W fin com L = 10 μm polarizados em Va = 0,15 V.
Na Figura 3.28 são apresentadas as curvas de HD3 em função de RON.W para
dispositivos (A) convencionais e (B) tensionados de diversos W fin com Va = 0,15 V.
Como mostrado na Figura 3.25, ao se polarizar dispositivos tensionados e
convencionais em um mesmo VGT, a diferença na linearidade apresentada por ambos é
bastante sutil. Logo, no intervalo de VGT entre 0,35 V e 0,65 V, a resistência no interior
do canal de transistores convencionais e tensionados é observada quando estes
apresentam um similar nível de distorção. Através da Figura 3.28, pode-se notar que o
parâmetro RON.W é reduzido por um fator de 2 em dispositivos tensionados em relação
aos convencionais de diversas dimensões. Esta redução na resistência constitui um
ponto negativo para a aplicação de FinFETs tensionados em estruturas 2-MOS, uma
vez que a redução de RON é, normalmente, evitada em estruturas resistivas e pode ser
129
explicada pelo incremento proporcionado pela tensão mecânica na mobilidade dos
portadores. Através das Figura 3.28 (A) e (B), pode-se notar que em ambos os
dispositivos HD3 melhora com o aumento de Wfin para todo o intervalo de RON.W
estudado.
O comportamento de HD3 em RON.(W/L) = 6,5 k com a variação do comprimento de
canal de FinFETs convencionais e tensionados é apresentado na Figura 3.29 para
dispositivos multi-fins com 30 fins de Wfin = 20 nm. De acordo com esta figura,
transistores tensionados de menores comprimentos de canal (L ≤ 210 nm) apresentam
HD3 até 5 dB melhor que os convencionais de mesmo L, enquanto que dispositivos
mais longos convencionais e tensionados exibem uma distorção similar. Somente para
FinFETs mais longos, como aquele de L = 570 nm, dispositivos não-tensionado
mostram vantagem em HD3 com relação aos tensionados. Contudo, para transistores
de tal comprimento de canal, RON.(W/L) de 6,5 k somente é atingido para baixos
valores de VGT (em torno de 0,3 V) onde os dispositivos estão polarizados na região dos
picos de linearidade, que, por dependerem do processo e da temperatura de operação,
são difíceis de se atingir na prática.
100 1000-54
-52
-50
-48
-46
-44
-42
-40Convencionais
RON
.(W/L) = 6,5 k
VGT
= 0,4 V
Tensionados
RON
.(W/L) = 6,5 k
VGT
= 0,4 V
HD
3 [
dB
]
L [nm]
Va = 0,15 V
Wfin
= 20 nm
Figura 3.29 – Curvas de HD3 vs. L para estruturas balanceadas 2-MOS compostas por FinFETs convencionais e tensionados com W fin = 20 nm polarizados em Va = 0,15 V.
Na Figura 3.29 também são apresentadas as curvas de HD3 vs. L, quando os
diferentes dispositivos estão polarizados em VGT = 0,4 V. Para esta sobretensão de
130
condução, dispositivos tensionados apresentam uma melhor distorção de terceira
ordem que os convencionais. Assim como no caso de transistores com diversos Wfin, a
redução de HD3 observada em FinFETs tensionados de vários L pode ser
correlacionada à sua reduzida rugosidade de superfície 137, que resulta em uma menor
degradação da mobilidade quando comparado aos não-tensionados. Deste modo,
transistores tensionados mais curtos podem ser utilizados com o objetivo de se atingir o
mesmo nível de linearidade de um dispositivo convencional em um VGT semelhante. Ao
se multiplicar RON.(W/L) por (L/W), todos os dispositivos analisados de diferentes
dimensões apresentam resistência interna de canal da ordem de 100 k a 250 k, que
são valores considerados interessantes 79 para a utilização em estruturas 2-MOS.
O estudo da aplicação de FinFETs em estruturas balanceadas 2-MOS pode ser
encontrado nas referências 149,150,151.
DORIA, R. T.; SIMOEN, E.; CLAEYS, C.; MARTINO, J. A.;PAVANELLO, M. A.; Harmonic distortion of 2-MOS structures for MOSFET-C filters implemented with N-type unstrained and strained FinFETs, submetido à Solid-State Electronics. DORIA, R. T.; MARTINO, J. A.; CERDEIRA, A.; PAVANELLO, M. A.; Harmonic Distortion Analysis of SOI Triple Gate FinFETs Applied to 2-MOS Balanced Structures, ECS Transactions, v. 19, n. 4, p. 289-294, 2009.
DORIA, R. T.; MARTINO, J. A.; SIMOEN, E.; CLAEYS, C.; PAVANELLO, M. A.; Non-linear behavior of 2-MOS structures implemented with biaxially strained FinFETs for MOSFET-C filters, em: Proceedings of EUROSOI, p. 77-78, 2010.
131
3.3 LINEARIDADE EM ESTRUTURAS 2-MOS COMPOSTAS POR
DISPOSITIVOS GC GAA EM FUNÇÃO DA TEMPERATURA
Ao contrário dos estudos envolvendo transistores FinFETs que foram
desenvolvidos principalmente a partir da caracterização de dispositivos, a análise da
linearidade em estruturas 2-MOS compostas por GAAs e GC GAAs foi baseada
majoritariamente em simulações bidimensionais através do simulador Atlas 111, embora
algumas medidas experimentais tenham sido efetuadas visando à validação da
estrutura simulada. Este estudo é uma seqüência daquele apresentado em 123, onde foi
feita uma primeira abordagem sobre a utilização de GC GAAs em estruturas 2-MOS, e
complementa o estudo da distorção harmônica apresentada por dispositivos GC GAAs
operando em saturação efetuado na referência 17. No estudo atual foi feita uma análise
da distorção harmônica apresentada em transistores GAAs e GC GAAs com diversas
razões de LLD/L. O estudo foi efetuado principalmente em termos de HD3 que, como
mencionado anteriormente, constitui a maior fonte de não-linearidade em estruturas
balanceadas 64 e procurou-se determinar as origens da distorção observada.
Primeiramente, a distorção harmônica foi avaliada em temperatura ambiente e, então,
as simulações efetuadas foram estendidas para temperaturas criogênicas.
3.3.1 Características dos Dispositivos e Medidas Experimentais
Os transistores GC GAA medidos experimentalmente foram produzidos na UCL
(Universidade Católica de Louvain), Bélgica, a partir de uma lâmina SOI tipo-p com
concentração intrínseca de dopantes de 1015cm-3 seguindo o processo de fabricação
descrito na referência 6. Os dispositivos medidos são compostos por três fingers
conectados em paralelo com o comprimento e a largura de canal iguais a 3 m. As
espessuras finais do óxido de porta, da camada de silício na região ativa e do óxido
enterrado são de, respectivamente, 30 nm, 80 nm e 390 nm. Transistores com diversas
132
razões LLD/L foram produzidos com dopagem de 1017 cm-3 na região fortemente dopada
(em que ocorre a implantação iônica para o ajuste da tensão de limiar).
Simulações bidimensionais do processo e dos dispositivos foram efetuadas
utilizando os simuladores Athena 110 e Atlas 111, respectivamente. Exceto pelos valores
máximos para a mobilidade de baixo campo de elétrons e lacunas do modelo Klaassen,
que foram ajustados para 510 cm2/V.s e 170 cm2/V.s, respectivamente, os coeficientes
padrões do simulador foram utilizados. Dispositivos GAA uniformemente dopados
também foram simulados de modo a permitir que o seu desempenho fosse comparado
com o do GC GAA. Nos Apêndices B e C, respectivamente, constam simulações de
processo e de circuitos 2-MOS efetuadas ao longo do trabalho.
A Figura 3.30 (A) mostra as características IDS vs. VGT em uma tensão de dreno
de 1,5 V para dispositivos GC GAAs medidos experimentalmente e simulados com
diversas razões de LLD/L. Como esperado, IDS aumenta com LLD/L devido à redução do
comprimento efetivo de canal. Na Figura 3.30 (B), por sua vez, são apresentadas as
curvas de gm vs. VGT para os mesmos dispositivos e um aumento em gm máximo pode
ser observado tanto nas curvas simuladas como nas experimentais, conforme LLD/L
aumenta. Adicionalmente, pode ser observada uma boa concordância entre as curvas
experimentais e simuladas apresentadas na Figura 3.30, validando as simulações de
processos/dispositivos.
0,0 0,5 1,0 1,5 2,0 2,50,0
0,2
0,4
0,6
0,8
1,0
IDS [m
A]
Experimentais
LLD
/L = 0,2
LLD
/L = 0,4
LLD
/L = 0,5
I DS [
mA
]
VGT
[V]
Simuladas
LLD
/L = 0,2
LLD
/L = 0,4
LLD
/L = 0,5
L = 3 m
VDS
= 1,5 V
1E-9
1E-8
1E-7
1E-6
1E-5
1E-4
1E-3
-0,5 0,0 0,5 1,0 1,5 2,0 2,5
0,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
gm [x10
-3
-1]
VGT
[V]
Simuladas
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,4
GC GAA LLD
/L = 0,5
Experimentais
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,4
GC GAA LLD
/L = 0,5
L = 3 m
VDS
= 1,5 V
(A) (B)
Figura 3.30 – Curvas (A) IDS vs. VGT e (B) gm vs. VGT simuladas e experimentais com VDS = 1,5 V para
dispositivos GC GAA com L = 3 m em T = 300 K.
133
0,0 0,4 0,8 1,2 1,6 2,0-70
-60
-50
-40
-30
-20
-10
L = 3 m
VGT
= 2 V
TH
D [dB
]
Va [V]
Simuladas GC GAA - L
LD/L = 0,2
GC GAA - LLD
/L = 0,4
GC GAA - LLD
/L = 0,5
Experimentais GC GAA - L
LD/L = 0,2
GC GAA - LLD
/L = 0,4
GC GAA - LLD
/L = 0,5
0,0 0,4 0,8 1,2 1,6 2,0-120
-100
-80
-60
-40
-20
Simuladas
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,4
GC GAA LLD
/L = 0,5
Experimentais
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,4
GC GAA LLD
/L = 0,5
HD
3 [
dB
]
Va [V]
VGT
= 2 V
L = 3 um
(A) (B)
Figura 3.31 – Curvas de (A) THD e (B) HD3 experimentais e simuladas em função da amplitude de entrada para dispositivos GC GAA.
As distorções harmônicas total e de terceira ordem também foram extraídas para
os dispositivos medidos e simulados, como mostrado na Figura 3.31. Assim como nos
estudos envolvendo FinFETs, para a determinação da distorção, o sinal de entrada dos
dispositivos foi considerado como um sinal senoidal Va.sen(ωt), com ωt variando entre
0 e 2 associado a um nível DC, dado por Vo. Logo, a tensão aplicada ao dreno do
dispositivo é considerada como VD = Vo ± Va.sen(ωt). A distorção harmônica
apresentada na Figura 3.31 foi extraída para dispositivos polarizados em Vo = 0 V com
Va variando entre 0 e 2,0 V com VGT fixo de 2 V.
A combinação dos resultados apresentados na Figura 3.30 e na Figura 3.31
permite a utilização de simulações bidimensionais como uma ferramenta para o estudo
do desempenho de circuitos 2-MOS compostos por dispositivos GAA convencionais e
GC GAAs. De fato, através da Figura 3.31, não apenas THD, mas também HD3, que é
a distorção dominante em estruturas 2-MOS, é validada. Com este propósito, o módulo
de circuitos do simulador Atlas foi empregado com o mesmo conjunto de modelos
adotado nas simulações de circuitos unitários apresentadas nas Figura 3.30 e 3.31.
134
3.3.2 Análise da Distorção Harmônica
Como mencionado anteriormente, a análise da distorção foi efetuada com base
em HD3, devido à sua preponderância em THD e, para a sua determinação diretamente
através das características DC, foi utilizado o IFM. Todos os dados apresentados a
respeito da distorção harmônica de estruturas 2-MOS compostas por GAAs ou GC
GAAs foram obtidos através de simulações.
Para a avaliação de HD3 em função de VGT, visando à determinação da tensão
de porta que resulta na melhor linearidade, as curvas da corrente de dreno versus a
tensão de dreno (VD = Vo ± Va) da estrutura 2-MOS foram simuladas com VD variando
de -0,5 V a 0,5 V para diversos VGT entre 0,6 V e 3,0 V. O menor VGT simulado foi
escolhido de forma a evitar que os dispositivos passassem a operar em saturação. As
simulações foram efetuadas para dispositivos longos com L = 10 m com o propósito de
manter a resistência do canal em torno de 20 k no pior caso, para permitir um
casamento da largura de banda com o uso de capacitores de valores comerciais. As
curvas de HD3 em função de VGT para dispositivos com vários LLD/L em uma
polarização DC Vo de 0 V são apresentadas na Figura 3.32 (A) para Va = 0,25 V e na
Figura 3.32 (B) para Va = 0,5 V. Em uma estrutura 2-MOS diferencial, amplitudes de
entrada de 0,25 V e 0,5 V representam amplitudes pico-a-pico de 0,5 V e 1,0 V,
respectivamente.
As curvas apresentadas na Figura 3.32 para transistores GAAs têm formato
bastante similar às mostradas na Figura 3.19 para FinFETs. Contudo, o intervalo de VGT
para o qual HD3 é dominado pelo efeito de corpo (à esquerda dos picos de linearidade)
é bastante menor em FinFETs que em GAAs. Para um valor de Va similar, dispositivos
GAA convencionais e GC GAAs apresentam distorção similar para valores de VGT
abaixo de 1,1 enquanto que FinFETs diferentes exibem similar distorção apenas até
VGT = 0,3 V. Acima destes valores são observados picos de linearidade. Nos GAAs, por
sua vez, picos de linearidade são observados para diferentes VGT em cada um dos
dispositivos de diferentes LLD/L, apenas quando VGT é incrementado acima de 1,1 V.
Estes picos são mais acentuados conforme LLD/L aumenta, resultando em melhor HD3.
135
Para VGT = 1,8 V, o GC GAA de LLD/L = 0,3 apresenta HD3 inferior a -125 dB quando
Va = 0,25 V, o que representa uma melhora de 40 dB em relação ao dispositivo
convencional em um VGT similar.
0,8 1,2 1,6 2,0 2,4 2,8
-120
-100
-80
-60 GAA Convencional
GC GAA LLD
/L = 0,1
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,3
HD
3 [d
B]
VGT
[V]
L = 10 m
Vo = 0 V
Va = 0,25 V
0,8 1,2 1,6 2,0 2,4 2,8-120
-100
-80
-60
-40
L = 10 m
Vo = 0 V
Va = 0,50 V
HD
3 [d
B]
VGT
[V]
GAA Convencional
GC GAA LLD
/L = 0,1
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,3
(A) (B)
Figura 3.32 – Curvas simuladas de HD3 em função de VGT para estruturas 2-MOS formadas por dispositivos GAA convencional e GC GAA com (A) Va = 0,25 V e (B) Va = 0,50 V.
Contudo, como mencionado anteriormente no estudo envolvendo FinFETs, a
polarização dos dispositivos nestes picos se torna difícil, já que variações no processo
de fabricação e temperatura de operação dos dispositivos podem deslocá-los no eixo
de VGT. Além disso, na região dos picos a distorção total é, normalmente, dominada
pela distorção de quinta ordem. Logo, uma análise mais realista pode ser efetuada para
o patamar observado à direita dos picos de linearidade, para VGT ≥ 2,1 V. Neste caso, a
linearidade aumenta conforme a razão LLD/L e um HD3 de -100 dB é obtido no GC GAA
de LLD/L = 0,3 com Va = 0,25 V em VGT = 2,1 V, que representa uma melhora de 15 dB
com respeito ao dispositivo uniformemente dopado em similares condições de
polarização. Quando Va é incrementado de 0,25 V para 0,50 V, uma pequena
degradação em HD3 é observada em todos os dispositivos, porém as formas das
curvas se mantêm similares e o dispositivo de LLD/L = 0,3 se mantém com linearidade
melhor que os demais. Estruturas com razões LLD/L maiores também foram simuladas,
porém, por exibirem picos de linearidades em tensões de porta superiores, são menos
interessantes para aplicações de baixa tensão e não serão considerados adiante.
136
As curvas de HD3 em função de Va para VGT de 2,1 V são apresentadas na
Figura 3.33 (A), para estruturas 2-MOS compostas por GAAs convencionais e GC
GAAs. Como pode ser observado, para toda a excursão do sinal de entrada, as
estruturas 2-MOS implementadas com dispositivos GC GAAs apresentam maior
linearidade. De acordo com as curvas, HD3 diminui conforme a razão LLD/L aumenta e
uma melhora na linearidade superior a 10 dB é obtida em toda a excursão de Va com
respeito ao transistor GAA convencional.
A Figura 3.33 (B) apresenta HD3 em função de Va para um valor fixo de
RON = 20 kΩ 2%. Como mencionado anteriormente, o valor de RON é normalmente
requisito do projeto do circuito. Assim, através das curvas apresentadas na Figura 3.33
(B), pode ser observado que a variação de HD3 para um RON fixo é similar à
apresentada na Figura 3.33 (A). Com intuito de se manter RON constante entre os
dispositivos, cada um deles foi polarizado em diferente VGT, entre 1,9 V e 2,1 V.
0,0 0,1 0,2 0,3 0,4 0,5-160
-140
-120
-100
-80
HD
3 [d
B]
Va [V]
GAA Convencional
GC GAA LLD
/L = 0,1
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,3
L = 10 m
VGT
= 2,1 V
Vo = 0 V
0,0 0,1 0,2 0,3 0,4 0,5
-160
-140
-120
-100
-80
HD
3 [d
B]
Va [V]
GAA Convencional
GC GAA LLD
/L = 0,1
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,3
L = 10 m
RON
20 k 2%
Vo = 0 V
(A) (B)
Figura 3.33 – Curvas simuladas de HD3 vs. Va para estruturas 2-MOS compostas por dispositivos GAA
convencionais e GC GAA de diferentes razões LLD/L com (A) VGT = 2,1 V e (B) RON = 20 k 2%.
137
3.3.3 Origens Físicas das Não-Linearidades
De acordo com a referência 1, a corrente de dreno para dispositivos de porta
dupla operando em triodo pode ser descrita essencialmente em função do coeficiente
de degradação da mobilidade, da resistência série e das dimensões dos dispositivos,
como mostra a expressão (3.13)
DlowSGTlowS
2
DDGTlow
DS
V2
1.K2.RVK2.R1
V2
1VVK2
I
(3.13)
onde é dado pela equação (3.14) e Klow = μ0(εox/tox)W/L, como mencionado no item
3.1.3. Nestas expressões, CS é a capacitância do silício por unidade de área.
CsC
Cs
OX (3.14)
A partir de algumas modificações na equação (2.22), a derivada de terceira
ordem da corrente de dreno em função da tensão de porta pode ser relacionada com
HD3 para um sinal de entrada com amplitude de 1 V, como mostrado na equação
(3.15), onde o termo do denominador IDS/VGT deve ser resolvido para VGT 0 V.
GT
DS
3
GT
DS
3
V
I24
V
I
3HD
(3.15)
Resolvendo a equação (3.15) simbolicamente para estruturas balanceadas
2-MOS, a distorção harmônica de terceira ordem revelou ser proporcional ao quadrado
do fator de degradação da mobilidade, como apresentado na equação (3.16).
138
GTlowS
2
DlowSGTlowS
VKR1
V2
1KRVKR1
3HD
(3.16)
Como mostrado na equação (3.16), as diferenças obtidas nas não-linearidades
dos dispositivos estudados são dadas essencialmente pelo fator de degradação da
mobilidade conjuntamente com as dimensões dos dispositivos (L e W), que são
representadas pelo termo Klow, já que todos os outros parâmetros foram mantidos
constantes entre os dispositivos estudados. Resolvendo a equação (3.16), percebe-se
que o fator de degradação da mobilidade θ é o termo mais influente em HD3, sendo em
qualquer caso superior a uma ordem de grandeza ao produto RSKlow. Deste modo pode-
se concluir que, assim como no caso dos FinFETs, em GC GAAs, HD3 é função quase
que unicamente da degradação da mobilidade.
0,0 0,5 1,0 1,5 2,0 2,50,0
0,1
0,2
0,3
0,4
gm [x10
-6
]
VGT
[V]
GAA Convencional
GC GAA LLD
/L = 0,1
GC GAA LLD
/L = 0,2
GC GAA LLD
/L = 0,3
L = 10 m
VDS
= 0,1 V
Figura 3.34 – Curvas simuladas de gm em função de VGT para GAAs convencionais e GC GAAs
L = 10 m com diversos LLD/L para VDS = 0,1 V.
Contudo, a influência de θ na distorção somente se torna importante para altos
VGT. Como demonstrado na referência 79, o efeito de corpo, que é praticamente igual
em todos os dispositivos avaliados, domina as não-linearidades para baixas
sobretensões de porta. Assim, as curvas de HD3 versus VGT apresentadas na
139
Figura 3.32 adquirem um formato de v, que é dominado pelo efeito de corpo à esquerda
dos picos de linearidade e pela degradação da mobilidade à direita 79, onde os
dispositivos GC GAAs exibem um melhor HD3.
Com o intuito de determinar a influência da mobilidade em HD3 dos dispositivos
analisados, gm foi determinado para GAAs convencionais e GC GAAs de diversas
razões LLD/L para baixos valores de VDS quando os dispositivos estão operando em
região triodo, uma vez que gm tem forte correlação com a mobilidade e, através dela,
seu fator de degradação θ pode ser estimado. Na Figura 3.34, as curvas de gm são
apresentadas em função de VGT para dispositivos convencionais e para GC GAAs. A
partir das curvas exibidas na Figura 3.34, o fator de degradação da mobilidade θ foi
calculado para vários dispositivos e é mostrado na Tabela 3.5.
Devido à redução do comprimento efetivo de canal proporcionado pela
arquitetura GC conforme LLD/L aumenta, os picos de transcondutância são mais
intensos para maiores razões de LLD/L. Contudo, uma maior redução de gm é observada
para GC GAAs à direita dos picos conforme LLD/L é incrementado. Esta redução está
correlacionada com a degradação da mobilidade na região fracamente dopada do canal
10, embora a diferença obtida em θ dos diferentes dispositivos seja bastante sutil como
pode ser observado na Tabela 3.5, e com a similaridade entre as densidades de carga
de inversão em ambos os lados do canal conforme VGT aumenta, levando o
comprimento efetivo do canal do dispositivo a se aproximar daquele de um transistor
convencional 28. A correlação entre ambos os efeitos faz com que dispositivos com
maior LLD/L apresentem melhor HD3 em VGT mais altos.
Tabela 3.5 – Fator de degradação da mobilidade (θ) calculado para dispositivos GAA convencionais e GC
GAAs de L = 10 m e diversos LLD/L.
Dispositivo θ (V-1)
Convencional GAA 0,307
GC GAA LLD/L = 0,1 0,336
GC GAA LLD/L = 0,2 0,369
GC GAA LLD/L = 0,3 0,423
140
Os picos de linearidade observados tendem a mais altos VGT conforme LLD/L é
aumentado, o que pode estar relacionado com a maior tensão de saturação
apresentada pela estrutura GC, uma vez que os dispositivos convencionais começam a
operar em triodo em VGT mais baixos 10.
3.3.4 Avaliação de HD3 em Temperaturas Criogênicas
Sendo comprovado o bom casamento das curvas experimentais com as
simuladas em temperatura ambiente, e tendo em vista o estudo das origens da
distorção harmônica em temperatura ambiente, foi dado prosseguimento às simulações
de estruturas resistivas 2-MOS em função da temperatura. Estas simulações têm por
objetivo determinar a variação da distorção para dispositivos GC GAA com diferentes
LLD/L entre as temperaturas de 100 K e 300 K.
Através do módulo de circuitos do simulador Atlas, foram simuladas famílias de
curvas ID vs. VDS com diversos VGT para o circuito apresentado na Figura 3.17 (onde
IDSt = IDS1 – IDS2 e VDS = VD1 = Vo + Va) polarizados em diversas temperaturas, como
mostrado na Figura 3.35 para dispositivos GAA convencionais. No entanto, estas
simulações também foram efetuadas para GC GAAs de várias razões LLD/L. As curvas
foram simuladas para tensões de porta variando entre –0,5 V e 0,5 V. Como se pode
observar na Figura 3.35, para uma mesma sobretensão de porta, a corrente de dreno
apresenta um incremento com a redução da temperatura. Como mostrado
anteriormente, este incremento já era esperado, uma vez que, para baixas
temperaturas, ocorre um aumento da mobilidade dos portadores devido à menor
vibração na rede cristalina 95.
As curvas apresentadas na Figura 3.35, assim como outras para diferentes VGT,
foram submetidas ao Método da Função Integral e a distorção harmônica de terceira
ordem foi obtida. Na Figura 3.36, é apresentado HD3 em função da sobretensão de
porta para dispositivos GAA convencionais e GC GAAs de LLD/L entre 0,1 e 0,3 nas
temperaturas de 100 K, 200 K e 300 K, com o intuito de determinar a melhor condição
141
de polarização dos dispositivos quando estes operam em estruturas 2-MOS. Embora as
curvas sejam apresentadas para Va = 0,15 V, comportamento similar é observado em
qualquer amplitude de entrada entre 0,01 V e 0,5V.
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6-300
-200
-100
0
100
200
300
I DS [A
]
VDS
[V]
; ; T = 100 K
; ; T = 200 K
; ; T = 300 K
VGT
= 1,0 V; 2,0 V; 3,0 V
L = 10 m
> VGT
, < T
Figura 3.35 – Curvas da corrente IDS em função da tensão aplicada a uma das entradas VDS da estrutura 2-MOS formada com transistores GAA convencional para diversas temperaturas.
Como pode ser observado na Figura 3.36, para baixos valores de VGT (inferiores
a 0,5 V) todos os dispositivos estudados exibem HD3 similar, apresentando pouca
variação com LLD/L e com a temperatura de operação. No entanto, uma pequena
melhora na distorção é percebida conforme LLD/L ou a temperatura aumenta. Para VGT
entre 0,5 V e 1,3 V, dependendo da temperatura de operação, os dispositivos
apresentam picos de linearidade e uma significativa melhora em HD3 (em alguns casos
superior a 40 dB) pode ser observada em relação à linearidade mostrada à direita ou à
esquerda do pico. Entretanto, a polarização dos transistores nestes picos de linearidade
não é prática, como já mencionado 79. Para VGT superiores a 1,3 V, uma melhor
linearidade é obtida. Contudo, esta melhora em HD3 tem forte dependência com a
temperatura, sendo que o aumento da temperatura melhora a linearidade.
142
0,0 0,5 1,0 1,5 2,0 2,5 3,0
-140
-120
-100
-80
-60
-40
-20
HD
3 [
dB
]
VGT
[V]
100K , 200K, 300K
, , GAA Convencional (LLD
/L = 0)
, , GC GAA - LLD
/L = 0,1
, , GC GAA - LLD
/L = 0,3
Va = 0,15 V
L = 10 m
Vo = 0 V
Figura 3.36 – Curvas de HD3 vs. VGT simuladas para dispositivos GAA convencionais e GC GAAs de diversos LLD/L com temperaturas entre 100 K e 300 K.
Como já discutido para estruturas 2-MOS compostas por FinFETs, a piora na
distorção à esquerda dos picos de linearidade pode ser devida ao fato dos dispositivos
estarem saindo da região de triodo e tendendo à saturação. Nesta região, a distorção é
dominada pelo efeito de corpo dos dispositivos 78, que apresenta pouca variação com
LLD/L e T 16. À direita dos picos de linearidade, a distorção é função, principalmente, da
mobilidade e de sua degradação. Conforme a temperatura diminui, ocorre uma maior
degradação da mobilidade por conta do espalhamento da superfície 95. No entanto, em
baixas temperaturas um significativo aumento da mobilidade é apresentado por todos
os dispositivos 102. Aparentemente, a interação entre a maior mobilidade e o aumento
de sua degradação é responsável por uma piora em HD3, conforme a temperatura de
operação dos dispositivos é reduzida. Também, como mencionado para estruturas
2-MOS compostas por FinFETs, os picos de linearidade resultam da compensação
entre efeito de corpo e degradação da mobilidade 79, de forma que ocorre uma
compensação das não-linearidades geradas por cada um dos efeitos. Conforme a
temperatura é reduzida, estes picos migram para sobretensões de porta mais baixas, o
que pode estar relacionado com o maior efeito da degradação da mobilidade em HD3
para VGT mais baixos.
143
DORIA, R. T.; PAVANELLO, M. A.; CERDEIRA, A.; RASKIN, J. P.; FLANDRE, D.; Application of Double Gate Graded-Channel SOI in MOSFET-C Balanced Structures, em: The 211th Electrochemical Society Meeting, v. 6, p. 217-222, 2007. DORIA, R. T.; CERDEIRA, A.; RASKIN, J. P.; FLANDRE, D.; PAVANELLO, M. A.; Linearity Analysis in double Gate Graded-Channel SOI Devices applied to 2-MOS MOSFET-C Balanced Structures, em: SBMicro 2008 – 23rd International Symposium on Microelectronics Technology and Devices, p. 273-282 , Gramado, 2008.
144
3.4 COMPORTAMENTO ANALÓGICO E LINEARIDADE EM TRANSISTORES
SEM JUNÇÕES OPERANDO EM SATURAÇÃO
Como mencionado em diversas oportunidades, o transistor sem junções
(Junctionless – JL) constitui um dispositivo desenvolvido recentemente 8. Por esta
razão, ao se iniciar seu estudo, foi constatado que nenhum dos seus parâmetros
analógicos era sequer conhecido, diferentemente do que ocorria em transistores
FinFETs e GC GAAs. Logo, no estudo de transistores JL se mostrou necessária uma
análise mais abrangente no que tange às suas características analógicas. Deste modo,
inicialmente, foram observadas as curvas da corrente de dreno de transistores JL e,
então, avaliados diversos parâmetros-chave em aplicações analógicas como a razão de
gm/IDS, a tensão Early e o ganho de tensão em malha aberta. Na análise de tais
parâmetros, os resultados obtidos foram comparados aos apresentados por FinFETs de
porta tripla ou Trigate de modo-inversão (IM) produzidos através de um processo de
fabricação similar ao do transistor sem junções. Os resultados apresentados pelo
transistor sem junções não devem ser comparados com aqueles mostrados para
FinFETs produzidos no Imec no item 3.1, uma vez que o processo de fabricação de tais
dispositivos é bem mais maturo que o do transistor JL estudado no item atual. O estudo
procurou, ainda, identificar através de simulações tridimensionais as razões físicas
responsáveis pelas diferenças nos parâmetros de dispositivos JL e IM. Na seqüência,
foi observado o comportamento das principais características de ambos os transistores
em função da temperatura e, apenas então, foi brevemente estudada a distorção
harmônica, através de HD2 e HD3, de transistores JL quando estes operavam em
saturação como amplificadores unitários.
145
3.4.1 Características dos Dispositivos
Ambos os dispositivos JL e IM, cujas características são apresentadas no
trabalho atual, foram fabricados no Tyndall National Institute, UCC (University College
Cork), Irlanda, em lâminas SOI padrão de acordo com o processo de fabricação
descrito em 57. Inicialmente, a região ativa da camada de silício foi reduzida para cerca
de 10~15 nm através de oxidação de sacrifício e remoção úmida. Na seqüência, depois
de afinada, a região ativa de silício foi moldada em estreitas ilhas, comumente
chamadas nanowires, através da aplicação de litografia por feixe de elétrons. A
utilização desta técnica permitiu a confecção de dispositivos com largura de fin de
máscara (Wfin,mask) entre 30 nm e 50 nm (é esperado que a largura efetiva do fin dos
dispositivos seja em torno de 10~15 nm menor que W fin,mask). Subseqüentemente, foi
efetuada a oxidação de porta e um implante iônico de material N+ para a geração de
dispositivos nMOS JL com concentração de dopantes da ordem de 31019 cm-3. No
caso dos transistores IM, uma dopagem com material tipo P foi efetuada, gerando uma
concentração na região de canal da ordem de 110 18 cm-3. Devido à dopagem tipo N
feita no canal do JL, valores razoáveis para a tensão de limiar de tais dispositivos (em
torno de 0,4 V) somente puderam ser atingidos através do uso de materiais de porta
com altos valores de função trabalho. Por este motivo, os dispositivos JL utilizados no
estudo atual foram fabricados com silício policristalino P+ como material de porta.
Apesar de transistores FinFET de modo inversão serem geralmente fabricados com
materiais de porta midgap (materiais cuja função trabalho é próxima à do silício
intrínseco – por volta de 4,7 eV), os dispositivos medidos têm porta confeccionada com
silício policristalino tipo N+. Em ambos os dispositivos IM e JL, o silício policristalino de
porta tem espessura em torno de 50 nm e foi depositado por deposição química de
vapor (Chemical Vapor Deposition – CVD) em baixa pressão. Todos os dispositivos
apresentam espessuras da camada de silício e de óxido de porta de 10 nm e
comprimento de canal de 1 µm. Como no caso dos FinFETs, a largura total dos
dispositivos JL foi estimada como W = 2Hfin + Wfin,mask devido à presença de duas porta
laterais e uma superior.
146
As curvas da corrente de dreno em função da sobretensão de porta para
transistores Trigate de modo inversão e JL de diferentes Wfin,mask são apresentadas em
temperatura ambiente na Figura 3.37 para VDS = 1,0 V. Como se pode observar na
figura, a influência de Wfin,mask é semelhante em transistores JL e IM de forma que em
ambos os casos um aumento de IDS é obtido para dispositivos mais largos. Quando a
corrente de dreno de dispositivos IM e JL de dimensões similares é comparada para o
mesmo VGT, uma maior IDS é percebida no transistor modo inversão. De acordo com a
referência 59, este comportamento é explicado pela menor mobilidade de baixo campo
apresentada pelo JL com respeito ao transistor modo inversão, que pode ser
diretamente correlacionada à sua maior concentração de dopantes no canal. Embora
apresente mobilidade reduzida, a razão das correntes ligado-desligado (ION/IOFF) de
dispositivos JL se adéquam perfeitamente àquelas requeridas no ITRS (International
Technology Roadmap for Semiconductors – Mapa da Tecnologia Internacional de
Semicondutores) 152.
0,0 0,2 0,4 0,6 0,8 1,0 1,20
1
2
3
4
5
6
7
8
I DS [
x1
0-7 A
]
VGT
[V]
JL
.,
.,
., ID
S [x1
0-6 A
]
L = 1,0 m
VDS
= 1,0 V
0
1
2
3
4
5
IM
Wfin,mask
= 30 nm
Wfin,mask
= 40 nm
Wfin,mask
= 50 nm
Figura 3.37 – Curvas experimentais de IDS vs. VGT com VDS = 1,0 V para dispositivos JL e FinFETs de modo inversão (IM) de diversos W fin,mask e L = 1,0 µm.
147
3.4.2 Parâmetros Analógicos
Nesta seção, os parâmetros analógicos de transistores sem junções e FinFETs
foram avaliados quando os dispositivos são polarizados em saturação e operam como
amplificadores. Na Figura 3.38 são mostradas as curvas de gm/IDS para dispositivos JL e
de modo inversão extraídas a partir das características IDS vs. VGT apresentadas na
Figura 3.37 tanto em função da corrente normalizada IDS/(W/L) como em função de VGT,
ambas com VDS = 1,0 V. Como mencionado em 2.2.2.3, a razão gm/IDS traduz a
eficiência de um transistor em converter corrente de dreno em transcondutância.
1E-9 1E-7 1E-50
5
10
15
20
25
30
35
40
gm/I
DS [V
-1]
IDS
/(W/L) [A]0,0 0,4 0,8 1,2
0
5
10
15
20
25
30
35
40
L = 1,0 m
VDS
= 1,0 V
JL IM
, Wfin,mask
= 30 nm
, Wfin,mask
= 40 nm
, Wfin,mask
= 50 nm
gm/I
DS [V
-1]
VGT
[V]
(A) (B)
Figura 3.38 – (A) gm/IDS vs. IDS/(W/L) e (B) IDS vs. VGT para dispositivos JL e FinFETs de modo inversão (IM) de diversos Wfin,mask e L = 1,0 µm com VDS = 1,0 V.
Em regime de inversão fraca (gm/IDS ≈ 35 V-1), todas as curvas de
gm/IDS vs. IDS/(W/L) apresentadas na Figura 3.38 (A) exibem o mesmo comportamento,
uma vez que nesta região, gm/IDS é dado principalmente pelo efeito de corpo dos
dispositivos, que é praticamente igual em JL e FinFETs de modo inversão levando a um
gm/IDS comum em ambos os transistores em um dado valor de corrente. Os reduzidos
valores de gm/IDS obtidos para dispositivos JL com respeito aos IM em inversões
148
moderada e forte (IDS/(W/L) > 10-9 A) também estão relacionados com sua menor
degradação de mobilidade na região de canal derivada da alta concentração de
dopantes. A partir da Figura 3.38 (B), pode-se notar que transistores JL e IM têm similar
eficiência na conversão de IDS em gm em um mesmo VGT. A partir desta curva também
se pode perceber que a correlação entre gm/IDS e VGT em JL não é linear, da mesma
forma como ocorre em FinFETs, sendo que ao se variar VGT entre zero e 1,2 V, gm/IDS
sofre alteração de 25 V-1 a 2 V-1, em ordem reversa.
Na Figura 3.39 são mostradas as curvas da Tensão Early de dispositivos JL e
FinFETs de modo inversão em função de gm/IDS para VDS = 1,0 V. Como citado em
2.2.2.1, VEA constitui um parâmetro de extrema importância para circuitos analógicos,
uma vez que sua interação com gm/IDS indica o ganho de tensão de malha aberta dos
transistores. A tensão Early foi obtida no trabalho atual através da razão entre a
corrente de dreno IDS e a condutância de dreno gD. Ao se fazer a curva de VEA em
função de gm/IDS, a tensão Early pode ser estudada quando todos os dispositivos estão
polarizados em um nível de inversão similar.
1 2 3 4 5 6 7 8 9 100
15
30
45
60
75
90
VDS
= 1,0 V
L = 1 m
IM JL Wfin,mask
, 30 nm
, 40 nm
VE
A [V
]
gm/I
DS [V
-1]
Figura 3.39 – Curvas de VEA vs. gm/IDS extraídas para JL e FinFETs de modo inversão para transistores de diferentes Wfin,mask e L = 1,0 µm com VDS = 1,0 V.
Como se pode observar na Figura 3.39, uma redução de VEA é notada quando
Wfin,mask é incrementado tanto no JL como no transistor modo inversão. Nestes últimos,
a redução de VEA é observado para gm/IDS inferiores a 4 V-1 e está associada à
149
dependência de Wfin,mask com o comprimento característico dos dispositivos. O aumento
de Wfin,mask leva a uma degradação da condutância de saída, reduzindo VEA como
mostrado na referência 75 e previamente discutido no estudo envolvendo apenas
transistores FinFETs. De acordo com esta figura, este fenômeno parece ser mais
efetivo em dispositivos JL devido ao seu maior nível de dopantes na camada de silício
(superior a uma ordem de grandeza).
Como confirmado pela Figura 3.39, a tensão Early do transistor JL apresenta
maior dependência com Wfin,mask em comparação com VEA do transistor modo inversão
para gm/IDS > 4 V-1. Contudo, este comportamento será propriamente tratado na seção
3.4.3, onde é proposta uma discussão física sobre o funcionamento do JL. Quando
avaliados em termos do nível de inversão, pode-se perceber que em inversão mais
forte, em baixos gm/IDS (altos VGT), ambos JL e IM apresentam degradação em VEA.
Este comportamento também está associado à degradação da condutância de dreno
em ambos os dispositivos como descrito na referência 153. Conforme gm/IDS aumenta,
entretanto, transistores JL e IM apresentam comportamentos distintos. Dispositivos de
modo inversão apresentam um VEA máximo para gm/IDS em torno de 3~4 V-1 enquanto
que no JL a tensão Early aumenta com o incremento de gm/IDS em todo o intervalo
estudado. Este comportamento pode ser relacionado ao melhor acoplamento do
transistor sem junções e é explicado na seção 3.4.3.
1 2 3 4 5 6 7 8 9 1010
20
30
40
50
60
IM JL Wfin,mask
, 30 nm
, 40 nm
L = 1,0 m
VDS
= 1,0 V
Av [
dB
]
gm/I
DS [V
-1]
Figura 3.40 – AV vs. gm/IDS obtido para JL e FinFETs de modo inversão com VDS = 1,0 V para transistores de diferentes Wfin,mask e L = 1 µm.
150
Conforme mencionado anteriormente, o ganho de tensão intrínseco dos
dispositivos, descrito em (2.45), é de extrema importância em circuitos analógicos e
proporcional à VEA. Deste modo, AV é apresentado na Figura 3.40 em função de gm/IDS
para transistores JL e FinFETs de modo inversão de diversas larguras de fin com
VDS = 1,0 V.
Assim como no caso de VEA, o ganho intrínseco de ambos os dispositivos JL e
FinFET diminuem com o incremento de Wfin,mask. Do mesmo modo, o ganho dos
transistores sem junções apresenta uma dependência levemente maior com a largura
do fin que o dos Trigate de modo inversão, concordando com os resultados de VEA
mostrados na Figura 3.39. Apesar deste fato, as curvas de AV extraídas de ambos os
dispositivos exibem uma tendência similar ao longo do eixo de gm/IDS. Em inversão mais
forte, uma redução do ganho intrínseco relacionada com o aumento de gD é observada
em todos os dispositivos, enquanto que em gm/IDS mais altos, transistores JL têm
mostrado maior AV em comparação com os dispositivos modo inversão devido ao
menor gD, atingindo 58 dB em 9,0 V-1 para o transistor com Wfin,mask = 30 nm.
3.4.3 Discussão Física sobre o Funcionamento do Transistor sem Junções
Como discutido na seção anterior, este tópico tem por objetivo promover uma
visão física do comportamento analógico do transistor sem junções, correlacionando
suas características analógicas com seu peculiar modo de operação. Esta visão foi
alcançada através de medidas experimentais e simulações numéricas tridimensionais
de dispositivos. As simulações efetuadas nesta seção se encontram na referência 154 e
foram efetuadas utilizando o simulador Sentaurus 155. Modelos analíticos considerando
a degradação da mobilidade pelos campos lateral e vertical, tempo de vida dos
portadores dependente da dopagem, estreitamento de banda e quantização do
gradiente da densidade de portadores foram incluídos nas simulações. A concentração
de dopantes dos transistores JL simulados foi ajustada para 11019 cm-3. Os
dispositivos simulados apresentam espessura de óxido de porta de 2 nm, largura de fin
151
(Wfin,sim) e espessura da camada de silício de 10 nm. As características I–V de
transistores nMOS FinFETs de porta tripla com dimensões similares também foram
simuladas. Como diversos artigos recentes sobre transistores de múltiplas portas de
modo inversão têm mostrado que dispositivos com o canal fracamente dopado (NA em
torno de 1015 cm-3) representam uma boa alternativa tecnológica 73,76,156, transistores IM
com concentração de dopantes no canal de 1015 cm-3 e 1018 cm-3 foram simulados. No
caso dos dispositivos mais fracamente dopados, a tensão de limiar é controlada através
da utilização de materiais de porta midgap de função trabalho por volta de 4,7 eV, da
mesma forma como ocorria nos transistores FinFET apresentados em 3.1.1. Todos os
dispositivos simulados apresentam comprimento de canal de 1 µm.
A condutância de dreno de saída e a transcondutância têm fundamental
importância neste estudo, uma vez que ambas apresentam estreita relação com o
ganho intrínseco (vide expressão (2.45)). As curvas experimentais e simuladas de gm e
gD são mostradas em função de gm/IDS na Figura 3.41 para dispositivos JL e IM com
VDS = 1,0 V. Como se pode visualizar, o formato das curvas simuladas de gm e gD se
assemelha ao das curvas medidas. Contudo, seus valores absolutos são levemente
deslocados com respeito aos experimentais devido às diferentes concentrações de
dopantes e dimensões. Além disso, nenhum dos parâmetros presentes nos modelos
utilizados na simulação foi otimizado para a análise atual. Todas as curvas simuladas
exibidas na Figura 3.41 estão em concordância às medidas, validando as simulações
tanto para os JL como para os Trigate de modo inversão.
De acordo com a Figura 3.41, transistores JL apresentam menores gm e gD com
respeito aos IM. Este efeito poderia ser esperado já que a corrente dos dispositivos JL é
sensivelmente inferior àquela apresentada pelos FinFETs de modo inversão em
temperatura ambiente devido à sua reduzida mobilidade de baixo campo. Apesar do
papel-chave da mobilidade em gm e gD, outros fatores poderiam alterar estes
parâmetros. De acordo com a expressão de deriva (3.17), a corrente que flui em um
semicondutor (I) é dada não somente pela sua mobilidade, mas também pelo campo
elétrico e a densidade de portadores integrada na secção transversal (s) do dispositivo
(N(x)), onde x é a posição ao longo do semicondutor. Na equação (3.17), t corresponde
ao tempo e q a carga elementar do elétron.
152
1 2 3 4 5 6 7 8 9 101E-10
1E-9
1E-8
1E-7
1E-6
1E-5
gD [S
], Na = 10
18 cm
-3
Na = 1015
cm-3
Nd = 1019
cm-3
Nd = 3 x 1019
cm-3
IM
IM
JL
gm [S
]
gm/I
DS [V
-1]
Linhas - Simulações
Símbolos - Medidas
JL
L = 1 m
VDS
= 1,0 V
Figura 3.41 – Curvas de gm e gD em função de gm/IDS simuladas 154
e experimentais para dispositivos JL e FinFETs de modo inversão de L = 1,0 µm com VDS = 1,0 V.
)x(E)x(qNds)x(E)s(nqdt
dx
dx
dQI effeffeff
s
eff (3.17)
Para descobrir se o campo elétrico ou a densidade de portadores influenciam a
corrente de dreno do JL em relação aos transistores de modo inversão, possivelmente
modificando gm e gD, ambos os dispositivos tiveram IDS simulada considerando um valor
similar para a mobilidade de baixo campo. Na análise atual, 100 cm2/V.s foi atribuído à
µ0 para transistores JL e IM. Este valor é similar ao apresentado por dispositivos sem
junções de diferentes dimensões e em torno de um terço daquele obtido em FinFETs
de modo inversão. Neste caso, não foram utilizados modelos de degradação da
mobilidade.
Assim, as curvas da corrente de dreno de transistores IM e JL foram simuladas
em função de VDS em VGT = 0,2 V e 0,8 V e gD foi extraído como mostrado na
Figura 3.42. De acordo com a figura, IDS que flui através de ambos os dispositivos é
diferente, causando uma variação entre suas condutâncias de dreno. Esta variação
prova que a diferença entre a mobilidade dos dispositivos não é o único fator que afeta
153
gD. Considerando que a condutância de dreno é dada por dIDS/dVDS, a expressão (3.17)
pode ser diferenciada em função de VDS, resultando em (3.18).
0,0 0,5 1,0 1,5
1E-9
1E-8
1E-7
1E-6
gD [S
]
VDS
[V]
IM JL
VGT
= 0,2 V
VGT
= 0,8 V
L = 1,0 m
Wfin,sim
= 10 nm
Figura 3.42 – Curvas de gD vs. VDS simuladas 154
para dispositivos JL e FinFETs de modo inversão de L = 1,0 µm com VDS = 1,0 V considerando µ0 similar em ambos os dispositivos.
DS
eff
DS
effeffD
V
)x(N)x(E
V
)x(E)x(Nqg (3.18)
Procurando verificar o efeito de N(x) e Eeff(x) em gD, a densidade de portadores,
o campo elétrico, Eeff(x)/VDS e N(x)/VDS foram extraídos para ambos os dispositivos
em sua região ativa. As curvas de N(x) dos dispositivos são apresentadas na
Figura 3.43 (A) ao longo do canal para dispositivos IM e JL. Nesta figura, o canal dos
dispositivos começa em x = -0,5 µm e termina em x = 0,5 µm. A fonte e o dreno são
estabelecidos, respectivamente, para x menor que -0,5 µm e maior que 0,5 µm. Como
se pode notar através da figura, transistores JL apresentam menor quantidade de
portadores em comparação com FinFETs de modo inversão ao longo de todo o canal.
Apesar da pequena diferença entre a quantidade de portadores de ambos os
dispositivos, a reduzida densidade de portadores do JL contribui para uma menor
corrente de dreno, afetando gD. A dependência da concentração de portadores com a
tensão de dreno é observada através do termo N(x)/VDS, como na Figura 3.43 (B),
154
onde N(x)/VDS é apresentado ao longo do comprimento de canal para dispositivos IM
e JL com VGT de 0,2 V e 0,8 V. A partir da figura, pode-se perceber que dispositivos JL
são mais sensíveis à VDS com respeito aos IM. De fato, em um similar VGT, JL exibem
uma derivada da quantidade de portadores mais negativa em relação aos IM. Logo,
pode-se concluir que o termo N(x)/VDS contribui para a redução de gD em transistores
JL com respeito aos FinFETs modo inversão. Quando a dependência de N(x) e
N(x)/VDS com VGT é observada, pode-se notar uma variação similar de N(x) em
transistores JL e de modo inversão. De mesmo modo, N(x)/VDS apresenta um maior
decremento com o aumento de VGT em dispositivos JL em comparação com os modo
inversão.
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,610
4
105
106
107
108
109
Dreno
N(x
) [c
m-1]
Posição ao longo do canal [m]
IM JL
VGT
= 0,2 V
VGT
= 0,8 V
VDs
= 1,1 V
L = 1,0 m
Wfin,sim
= 10 nmFonte
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6
-0,8
-0,6
-0,4
-0,2
0,0
Dreno
IM JL
VGT
= 0,2 V
VGT
= 0,8 V
Posição ao longo do canal [m]
L = 1,0 m
Wfin,sim
= 10 nm
Fonte
(A) (B)
Figura 3.43 – (A) N(x) e (B) N(x)/VDS na direção do comprimento de canal (x) obtidos através das estruturas simuladas de JL e FinFETs modo inversão
154 de L = 1,0 µm, Wfin,sim = 10 nm e Hfin = 10 nm em
diferentes VGT.
A referência 157 reporta que transistores JL apresentam campo elétrico
extremamente reduzido quando comparado ao de transistores de porta tripla de modo
inversão. Esta afirmação foi confirmada para os dispositivos estudados através da
Figura 3.44 (A), em que Eeff(x) é apresentado ao longo do comprimento de canal em
transistores sem junções e FinFETs para VGT de 0,2 V e 0,8 V. O campo elétrico foi
extraído em ambos os dispositivos na região de sua seção transversal de máxima
densidade de portadores. Deste modo, no JL, Eeff(x) foi extraído no centro da camada
155
de silício devido à condução volumétrica enquanto que em transistores IM, o campo foi
determinado a 1 nm abaixo da interface óxido de porta/silício uma vez que sua
condução é superficial. De acordo com a Figura 3.44 (A), dispositivos IM sempre
apresentam um campo elétrico superior aos JL e este campo aumenta com o
incremento de VGT. Em transistores JL, no entanto, um comportamento oposto de Eeff(x)
é observado com a tensão de porta. Neste caso, uma redução do campo elétrico é
percebida com o aumento de VGT. Nos transistores JL, o incremento da tensão de porta
induz a uma diminuição da região de depleção reduzindo Eeff(x), enquanto que em
dispositivos IM, o aumento do potencial de porta tende a incrementar as cargas de
inversão resultando em um maior campo elétrico. A Figura 3.44 (B) considera a
dependência do campo elétrico com VDS através do termo Eeff(x)/VDS ao longo do
comprimento de canal de ambos os dispositivos. Através da figura, pode-se perceber
que em ambos VGT avaliados, transistores IM têm mostrado uma maior derivada de
Eeff(x) com VDS em relação ao JL. Além disso, a dependência de Eeff(x)/VDS com VGT
em dispositivos sem junções é menor que a obtida em FinFETs de modo inversão. De
fato, em transistores JL o valor máximo de Eeff(x)/VDS obtido em ambas as
polarizações é similar e apenas um leve deslocamento deste valor de pico ao longo do
canal é observado com o aumento de VGT.
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6-0,2
0,0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
1,6Dreno
Ee
ff(x
)[x
10
6 V
/cm
]
Posição ao longo do canal [m]
IM JL
VGT
= 0,2 V
VGT
= 0,8 V
L = 1,0 m
Wfin,sim
= 10 nm
Fonte
-0,6 -0,4 -0,2 0,0 0,2 0,4 0,6
0,0
0,4
0,8
1,2
1,6
2,0
0,48 0,49 0,50 0,51 0,52
0,0
0,5
1,0
1,5
IM JL
VGT
= 0,2 V
VGT
= 0,8 V
E
eff(x
)V
DS [
10
6/c
m]
Posição ao longo do canal [m]
E
eff(x
)V
DS [1
06/c
m]
Posição ao longo do canal [m]
(A) (B)
Figura 3.44 – (A) Campo elétrico e (B) Eeff(x)/VDS na direção do comprimento de canal obtidos através das estruturas simuladas de JL e FinFETs modo inversão
154 de L = 1,0 µm, Wfin,sim = 10 nm e
Hfin = 10 nm em diferentes VGT.
156
Contudo, os termos N(x).[Eeff(x)/VDS] e Eeff(x).[N(x)/VDS] extraídos a partir da
expressão (3.18) foram avaliados conjuntamente objetivando o entendimento de seu
efeito em gD. Nesta análise, pode ser notado que o termo Eeff(x).[N(x)/VDS] se torna
negativo uma vez que a variação da densidade de portadores com VDS é negativa ao
longo do canal de ambos os dispositivos. No transistor sem junções, N(x)/VDS adquire
valores mais negativos que aqueles obtidos em transistores modo inversão tendendo a
melhorar gD, enquanto que seu menor campo elétrico se contrapõe ao maior
|N(x)/VDS| compensando a tendência da variação da carga tendendo a degradar gD.
De forma semelhante, a maior dependência de N(x)/VDS com VGT observada em
dispositivos IM, contribui para uma maior variação de gD em FinFETs modo inversão
conforme a tensão de porta é incrementada. Entretanto, este efeito não é observado
nas curvas de gD apresentadas na Figura 3.42 uma vez que o termo citado é pelo
menos dez vezes menor que N(x).[Eeff(x)/VDS], o qual se torna o mais importante,
para a redução de gD no JL em relação ao modo inversão. Deste modo, a reduzida
condutância de dreno do transistor JL pode ser atribuída não somente à mobilidade,
mas também à menor densidade de cargas exibida pelo JL e seu menor Eeff(x)/VDS. A
mais forte dependência de gD com VGT obtida no JL, de outro modo, pode ser
relacionada com a interação entre a dependência levemente superior de N(x) com VGT
em transistores JL com respeito aos FinFETs modo inversão e a menor dependência de
Eeff(x)/VDS com VGT de dispositivos JL. Em transistores de modo inversão, o aumento
da carga derivado do aumento do potencial de porta é compensado pela redução de
Eeff(x)/VDS observado em VGT mais altos. Embora o JL também apresente um
incremento de N(x) com VGT, o termo Eeff(x)/VDS nestes transistores praticamente não
tem dependência com VGT. Logo, a condutância de dreno de dispositivos JL é mais
sensível à variação da tensão de porta com respeito àquela exibida por transistores de
modo inversão.
Numa situação real, a degradação da mobilidade também pode assumir um
papel importante nas curvas de gD. Como mencionado em 157, a degradação da
mobilidade em transistores modo inversão mostrou ser mais severa que em JL devido
ao seu maior campo elétrico. Logo, uma pequena parcela da melhora de gD obtida no
transistor sem junções pode ser atribuída à sua menor degradação da mobilidade.
157
3.4.4 Efeito da Temperatura nos Parâmetros Analógicos
Ao se variar a temperatura de transistores sem junções e Trigate de modo
inversão, um comportamento distinto pode ser observado em suas características
IDS–VGS como mostrado na referência [60]. De acordo com esta referência, e como
descrito em 2.1.3, dispositivos JL não apresentam ZTC e IDS se torna praticamente
independente da variação de temperatura. Estes fatores podem mudar
consideravelmente a dependência dos parâmetros analógicos do JL com a temperatura
em comparação com aqueles apresentados pelos transistores de modo inversão. Para
confirmar a ausência de ZTC nos dados experimentais, a Figura 3.45 mostra as curvas
experimentais de IDS em função de VGS e VGT de transistores IM e JL polarizados com
VDS = 1,0 V e diferentes temperaturas entre 223 K e 473 K.
Como se pode observar na Figura 3.45 (A), em transistores de modo inversão, o
ZTC é dado pela interação entre a redução de VTH e a maior degradação da mobilidade
com o aumento da temperatura. A maior dependência de VTH com a temperatura
apresentada por transistores JL na Figura 3.45 (B) os impede de apresentarem ZTC.
0,0 0,3 0,6 0,9 1,2 1,50,0
0,2
0,4
0,6
0,8
1,0
Temperatura
223 K
300 K
373 K
423 K
473 K
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 30 nm
I DS [A
]
VGS
[V]
nMOS FinFET
ZTC
0,0 0,3 0,6 0,9 1,2 1,50,0
0,2
0,4
0,6
0,8
1,0
nMOS Junctionless
L = 1 m
VDS
= 1,0 V
Wfin,mask
= 30 nm
Temperatura
223 K
300 K
373 K
423 K
473 K
I DS [A
]
VGS
[V]
(A) (B)
158
-0,4 0,0 0,4 0,80,0
0,2
0,4
0,6
0,8
1,0
Temperatura
223 K
300 K
373 K
423 K
473 K
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 30 nm
I DS [A
]
VGT
[V]
nMOS FinFET
> T
-0,4 0,0 0,4 0,80,0
0,2
0,4
0,6
0,8
1,0
nMOS Junctionless
L = 1 m
VDS
= 1,0 V
Wfin,mask
= 30 nm
Temperatura
223 K
300 K
373 K
423 K
473 K
I DS [A
]
VGT
[V]
(C) (D)
Figura 3.45 – Curvas de IDS vs. VGS para dispositivos (A) FinFETs e (B) JL de L = 1,0 µm e Wfin,mask = 30 nm com VDS = 1,0 V e diversas temperaturas e curvas IDS vs. VGT para transistores (C)
FinFETs e (D) JL em similar polarização e temperaturas.
De acordo com as Figura 3.45 (C) e (D), nota-se uma redução da corrente com a
temperatura sensivelmente maior em dispositivos IM em relação à JL a qual está
associada à degradação da mobilidade. Deste modo, através da Figura 3.45 (D) é
possível perceber que a degradação da mobilidade do JL com a variação da
temperatura tem efeito desprezível na corrente. A referência 60 atribui este
comportamento à reduzida mobilidade de baixo campo observada em dispositivos JL
devido à alta concentração de dopantes. A grande degradação da mobilidade mostrada
na Figura 3.45 (C) para os dispositivos IM fabricados no Tyndall National Institute
concorda com aquela apresentada na referência 158 para FinFETs de porta tripla
produzidos no IMEC.
A razão da transcondutância por IDS foi extraída para as curvas mostradas na
Figura 3.45 e podem ser vistas na Figura 3.46 em função de IDS/(W/L) e VGT com
VDS = 1,0 V em temperaturas entre 223 K e 473 K para transistores JL e de modo
inversão com Wfin,mask = 30 nm. Em inversão fraca, gm/IDS reduz com a temperatura
(nesta região gm/IDS é dado pelo inverso da inclinação de sublimiar que é proporcional à
T como descrito em 2.4.2) e apresenta alguma dependência com o fator de corpo, que
é similar em dispositivos JL e IM em todo o intervalo de temperaturas. Logo, os valores
159
de gm/IDS em um dado IDS/(W/L) de transistores JL e FinFETs operando em inversão
fraca são semelhantes. Apesar dos comportamentos similares em altos gm/IDS, em
inversão moderada ou forte, o maior gm/IDS exibido por transistores IM operado em
temperatura ambiente na Figura 3.39 é mantido para praticamente toda a faixa de
temperaturas estudada. Contudo, conforme a temperatura aumenta, ocorre uma
redução na diferença apresentada em gm/IDS para transistores JL e FinFETs num dado
IDS. Este efeito está relacionado com a maior dependência da mobilidade com a
temperatura em transistores IM com respeito aos JL. Como descrito em 2.4.2, em
dispositivos fortemente dopados, o espalhamento por impurezas ionizadas, que
apresenta baixa dependência com a temperatura, se torna de extrema importância.
Deste modo, em altas temperaturas, os valores de gm/IDS de dispositivos JL e de modo
inversão são bastante similares em todo o intervalo de IDS/(W/L) avaliado.
1E-9 1E-8 1E-7 1E-6 1E-5
0
10
20
30
40
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 30 nm
gm/I
DS [
V-1]
IDS
/(W/L) [A]
FinFET modo inversão
Junctionless
473 K
223 K T = 223 K, 273 K, 300 K,
373 K, 423 K, 473 K
-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,20
10
20
30
40
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 30 nm
IM JL Temperatura
, 223 K
, 300 K
, 473 K
gm/I
DS [V
-1]
VGT
[V]
(A) (B)
Figura 3.46 – Características (A) gm/IDS vs. IDS/(W/L) e (B) gm/IDS vs. VGT para dispositivos JL e FinFETs de L = 1,0 µm e Wfin,mask = 30 nm com VDS = 1,0 V e temperaturas entre 223 K e 473 K.
A fraca influência da temperatura na mobilidade do transistor sem junções faz
com que curvas similares de gm/IDS vs. IDS/(W/L) sejam obtidas em qualquer
temperatura. Esta peculiaridade torna os transistores JL extremamente interessantes
para a aplicação em circuitos analógicos polarizados por corrente, como, por exemplo,
em espelhos de corrente, uma vez que, devido às características do JL, estes circuitos
podem ser mantidos operando em um grande intervalo de temperaturas sem que se
160
altere seu nível de inversão, garantindo propriedades satisfatórias em termos de
casamento e ruído 74. De acordo com a Figura 3.46 (B), a eficiência de ambos os
dispositivos estudados para converter IDS em gm em função de VGT é semelhante
independentemente da temperatura.
As curvas de gm/IDS em função de IDS/(W/L) de um transistor JL com uma
dopagem um pouco superior às apresentadas anteriormente (ND = 5x1019 cm-3) para
uma maior faixa de temperaturas são apresentadas na Figura 3.47. Neste caso, os
dispositivos foram caracterizados no intervalo entre 100 K e 380 K. Como se pode notar
na figura, a variação da concentração de dopantes de 3x1019 cm-3 para 5x1019 cm-3 tem
pouca influência nas curvas de gm/IDS. Em inversão fraca, gm/IDS equivale ao inverso de
S e aumenta com a diminuição da temperatura. Ao se aumentar IDS/(W/L), as curvas,
inclusive aquelas de temperaturas mais baixas que não eram mostradas anteriormente,
tendem ao mesmo gm/IDS em um dado valor de corrente da mesma forma como na
Figura 3.46.
1E-9 1E-8 1E-7 1E-6 1E-5 1E-40
10
20
30
40
50
60
70
80
90
gm/I
DS [V
-1]
IDS
/(W/L) [A]
VDS
=1V; L=1m
Wfin,mask
= 30 nm
ND = 5.10
19 cm
-3
T=100K, 125K, 150K,
175K, 200K, 300K, 380K
>T
Junctionless
Figura 3.47 – Curvas de gm/IDS vs. IDS/(W/L) para transistores JL de L = 1,0 µm e Wfin,mask = 30 nm com VDS = 1,0 V e temperaturas entre 100 K e 380 K.
Na Figura 3.48 são mostradas as curvas de VEA em função de gm/IDS para
dispositivos JL e de modo inversão com Wfin,mask de (A) 30 nm e (B) 40 nm em
diferentes temperaturas. Para ambas as dimensões avaliadas, a tensão Early máxima
do transistor FinFET ocorre em temperatura ambiente. Tanto em temperaturas mais
161
altas como em mais baixas, transistores FinFET apresentam uma redução de VEA
concordando com os resultados dispostos na referência 158. Conforme mencionado
anteriormente, o menor VEA obtido em temperaturas mais altas se deve ao aumento da
degradação da mobilidade com T, enquanto que a degradação de VEA em temperaturas
mais baixas está associada com a piora da condutância de dreno que se opõe ao
aumento de gm. Na verdade, a dependência de gD com a temperatura também é
observada em transistores JL. Assim como no caso de dispositivos de modo inversão,
transistores JL exibem um aumento de gD com a diminuição da temperatura, que
contribui para uma queda em VEA. Em ambos os dispositivos, a degradação de gD com
a diminuição da temperatura é associada ao aumento da modulação do comprimento
de canal. De outro modo, a degradação da mobilidade do JL tem uma fraca
dependência com a temperatura 60, fazendo com que ocorra o incremento da tensão
Early com T mesmo para temperaturas superiores a 300 K. Quando as Figura 3.48 (A)
e (B) são comparadas, pode-se concluir que em ambos os dispositivos existe uma
redução de VEA quando Wfin,mask é aumentado de 30 nm para 40 nm, embora a
tendência das curvas permaneça similar.
1 2 3 4 5 6 7 8 9 100
15
30
45
60
75
90
Wfin,mask
= 30 nm
VDS
= 1,0 V
L = 1 m
IM JL Temperatura
, 223 K
, 300 K
, 473 K
VE
A [V
]
gm/I
DS [V
-1]
1 2 3 4 5 6 7 8 9 100
15
30
45
60
75
90
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 40 nm
IM JL Temperatura
, 223 K
, 300 K
, 473 K
VE
A [V
]
gm/I
DS [V
-1]
(A) (B)
Figura 3.48 – Tensão Early em função de gm/IDS extraída para dispositivos JL e FinFETs de modo inversão de (A) Wfin,mask = 30 nm e (B) Wfin,mask = 40 nm com L = 1,0 µm, VDS = 1,0 V e temperaturas entre
223 K e 473 K.
Na Figura 3.49, são apresentadas as curvas de VEA vs. T para dispositivos JL
entre 100 K e 450 K com VGT = 0,4 V. A análise compara transistores sem junções com
162
duas concentrações de dopantes diferentes e dispositivos de modo inversão. De
mesma forma como apresentado na figura anterior, transistores IM têm seu máximo VEA
em torno de 300 K, enquanto que JL apresentam um incremento linear de VEA com T,
devido à baixa dependência da degradação da mobilidade destes dispositivos com a
variação da temperatura. A variação da concentração de dopantes no canal de
3x1019 cm-3 para 5x1019 cm-3 praticamente não afeta a dependência de VEA com T,
enquanto que o aumento de Wfin,mask reduz VEA e sua dependência com a temperatura.
Pode-se notar através da Figura 3.48 que este efeito é observado tanto em dispositivos
de modo inversão como em JL. Em dispositivos de modo inversão, o aumento de
Wfin,mask modifica o comprimento característico dos dispositivos reduzindo VEA e
alterando sua dependência com a temperatura 158. Como mostrado em 3.4.3, um efeito
similar é observado em transistores JL.
100 150 200 250 300 350 400 450 500
20
40
60
80
100
120
FinFETs modo inversão
(Wfin,mask
= 30nm, NA= 1.10
18cm
-3)
VE
A [V
]
Temperatura [K]
Junctionless W
fin,mask N
D
30nm , 5.1019
cm-3
30nm , 3.1019
cm-3
40nm , 3.1019
cm-3
L = 1m
VDS
= 1,0 V
VGT
= 0,4 V
Figura 3.49 – VEA vs. T experimentais para dispositivos JL e FinFETs de diversos Wfin e ND com VDS = 1,0 V e VGT = 0,4 V.
A influência da temperatura no ganho intrínseco dos dispositivos é salientada na
Figura 3.50. As curvas de AV vs. T são exibidas na Figura 3.50 (A) para dispositivos de
modo inversão e JL com Wfin,mask de 30 nm e 40 nm polarizados com VDS = 1,0 V e
VGT = 0,4 V. As curvas apresentadas mostram uma tendência semelhante com as
curvas de VEA apresentadas na Figura 3.49. Transistores de modo inversão têm seu
máximo ganho em temperatura ambiente, enquanto que o ganho do JL sempre
163
aumenta com T. Como no caso de VEA, a redução de AV em temperaturas mais baixas é
atribuída à maior condutância de dreno em ambos os dispositivos. De mesmo modo, a
diminuição de AV em transistores de modo inversão em altas temperaturas está
relacionada com sua degradação da mobilidade. De forma semelhante ao que ocorria
em VEA, a variação da concentração de dopantes no canal de 3x1019 cm-3 para
5x1019 cm-3 não afeta a dependência do ganho com a temperatura. A Figura 3.50 (B)
mostra as curvas de AV vs. gm/IDS para dispositivos JL e IM de Wfin,mask = 30 nm
polarizados com VDS = 1,0 V em diferentes temperaturas, mostrando que o melhor AV
obtido no JL em temperaturas mais altas é mantido em todo o intervalo de gm/IDS. Este
efeito também é observado em dispositivos Trigate ou FinFETs, que apresentam
máximo AV em temperatura ambiente em todo o intervalo de gm/IDS.
100 150 200 250 300 350 400 450 500
38
40
42
44
46
48
50
52
54
FinFET modo inversão
(Wfin,mask
= 30nm, NA= 1.10
18cm
-3)
L = 1m
VDS
= 1,0 V
VGT
= 0,4 V
Junctionless W
fin,mask N
D
30nm , 5.1019
cm-3
30nm , 3.1019
cm-3
40nm , 3.1019
cm-3
AV [d
B]
Temperatura [K]1 2 3 4 5 6 7 8 9 10
10
20
30
40
50
60
IM JL Temperatura
, 223 K
, 300 K
, 473 K
A
V [d
B]
gm/I
DS [V
-1]
Wfin,mask
= 30 nm
VDS
= 1,0 V
L = 1 m
(A) (B) Figura 3.50 – Curvas de (A) AV vs. T e (B) AV vs. gm/IDS extraídas para dispositivos JL e FinFETs de
L = 1,0 µm com VDS = 1,0 V.
O estudo comportamento analógico de transistores sem junções pode ser
encontrado nas referências 153,154,159.
164
3.4.5 Distorção Harmônica
As não-linearidades apresentadas por transistores sem junções e de porta tripla
de modo inversão foram avaliadas em termos das distorções geradas pelas harmônicas
de segunda e terceiras ordens uma vez que, como mencionado anteriormente, estas
duas figuras de mérito são complementares e juntas podem fornecer uma visão
satisfatória da distorção intrínseca de um transistor. A distorção será avaliada para os
dispositivos operando em saturação como amplificadores unitários, da mesma forma
como feito em 3.1.2. Assim como nas análises anteriores, a distorção harmônica do JL
foi extraída com o auxílio do Método da Função Integral 30. Este método foi aplicado
diretamente às características IDS–VGS considerando um sinal senoidal de amplitude Va
associado ao sinal de entrada do dispositivo, fazendo a polarização de porta do
transistor VGS = VGT + Va.sen(ωt), com ωt entre 0 e 2π.
As Figura 3.51 (A) e (B) exibem, respectivamente, HD2 e HD3 em função de
gm/IDS para JL e dispositivos modo inversão de Wfin,mask = 30 nm com VDS = 1,0 V e
amplitude do sinal de entrada Va = 50 mV. A partir das curvas de HD2 apresentadas
para diversas temperaturas, pode-se notar que a distorção de segunda ordem é
praticamente insensível ao tipo de dispositivo (JL ou modo inversão) e à variação da
temperatura. De acordo com a expressão (3.5) desenvolvida para FinFETs de porta
tripla ou dispositivos Trigate, HD2 é influenciado principalmente pela resistência série e
pela degradação da mobilidade, levando a suspeita que RS seja levemente superior em
JL com respeito aos transistores modo inversão, compensando a maior degradação da
mobilidade dos FinFETs modo inversão. Pode-se concluir também que esta relação
entre θ e RS apresenta pequena variação com a temperatura. Os mínimos de distorção
observados em baixos gm/IDS para todas as curvas de HD2 indicam a polarização em
que os dispositivos mudam do regime de saturação para o triodo.
Através da Figura 3.51 (B) pode-se perceber que a distorção de terceira ordem
de ambos os dispositivos é extremamente inferior a HD2. De fato, HD3 é mantido pelo
menos 40 dB inferior que HD2 em todo o intervalo de gm/IDS, o que evidencia que, assim
como nos FinFETs, HD2 domina THD no JL. De acordo com a figura, dispositivos JL e
165
IM apresentam similares valores de HD3, exceto por um deslocamento dos picos de
linearidade ao longo de gm/IDS. Também neste caso acredita-se que estes picos
correspondam à polarização em que o efeito dominante na degradação da mobilidade
muda de espalhamento de fônons para espalhamento devido à rugosidade da
superfície. Em níveis de inversão mais altos, HD3 é dominado pela rugosidade de
superfície e em maiores gm/IDS pelo espalhamento de fônons. Conforme a temperatura
é reduzida, os picos de linearidade do transistor modo inversão se movem para gm/IDS
mais altos, indicando que a rugosidade de superfície prevalece sobre o espalhamento
de fônons em VGT mais baixos. Estes resultados concordam com aqueles mostrados na
referência 160 para FinFETs, onde é demonstrado que a rugosidade da superfície
domina a degradação da mobilidade em baixas temperaturas enquanto que o
espalhamento de fônons prevalece conforme T é aumentado. Entretanto, este
fenômeno não pode ser claramente observado em transistores JL. Nestes dispositivos,
a redução da temperatura move os picos de linearidade para inversão mais forte. Este
comportamento pode ser relacionado com o fato que o transistor sem junções
apresenta condução volumétrica, principalmente através da região central da camada
de silício, ao contrário dos transistores modo inversão em que a condução ocorre
próximo às interfaces.
1 2 3 4 5 6 7 8 9 10
-70
-60
-50
-40
-30
-20
Wfin,mask
= 30 nm
Va = 50 mV
VDS
= 1,0 V
L = 1 m
IM JL Temperatura
, 223 K
, 300 K
, 473 K
HD
2 [
dB
]
gm/I
DS [V
-1]
1 2 3 4 5 6 7 8 9 10
-110
-100
-90
-80
-70
-60
VDS
= 1,0 V
L = 1 m
Wfin,mask
= 30 nm
Va = 50 mV
IM JL Temp.
, 223 K
, 300 K
, 473 K
HD
3 [d
B]
gm/I
DS [V
-1]
(A) (B)
Figura 3.51 – (A) HD2 vs. gm/IDS e (B) HD3 vs. gm/IDS extraídas para dispositivos JL e FinFETs de modo inversão com Va = 50 mV, VDS = 1,0 V e temperaturas entre 223 K e 473 K.
166
De forma análoga à apresentada em 3.1.4, a influência do ganho intrínseco de
tensão AV na distorção foi determinada. Assim como na seção citada, foram extraídos
HD2 e HD3 de transistores JL e modo inversão para uma amplitude de tensão de saída
Vout almejada, objetivando uma análise mais realista. A Figura 3.52 exibe a distorção
harmônica de dispositivos JL e IM de Wfin,mask = 30 nm em função de gm/IDS para Vout =
1,5 V.
1 2 3 4 5 6 7 8 9 10-80
-70
-60
-50
-40
-30
-20
IM JL Temp.
, 223 K
, 300 K
, 473 K
VDS
= 1,0 V
L = 1 m
Wmask
= 30 nm
Vout
= 1,5 V
HD
2 [
dB
]
gm/I
DS [V
-1]
1 2 3 4 5 6 7 8 9 10-200
-160
-120
-80
-40
VDS
= 1,0 V
L = 1 m
Wmask
= 30 nm
Vout
= 1,5 V
IM JL Temperatura
, 223 K
, 300 K
, 473 K
HD
3 [
dB
]
gm/I
DS [V
-1]
(A) (B)
Figura 3.52 – (A) HD2 vs. gm/IDS e (B) HD3 vs. gm/IDS extraídas para dispositivos JL e FinFETs de modo inversão com Vout = 1,5 V, VDS = 1,0 V e temperaturas entre 223 K e 473 K.
Como pode ser observado ao se comparar as curvas da Figura 3.52 (A) com
aquelas apresentadas na Figura 3.51 (A), todas as curvas de HD2 são deslocadas para
menores níveis de distorção. Este deslocamento é explicado pela influência de AV na
distorção. De acordo com a análise de Fourier 70, a distorção harmônica depende da
amplitude de entrada em um amplificador unitário e diminui com a redução de Va.
Como transistores JL apresentam AV superior ao dos dispositivos de modo inversão,
eles permitem que se atinja o Vout almejado através da aplicação de uma menor
amplitude de entrada, reduzindo HD. Transistores sem junções também apresentam
melhor distorção harmônica com o aumento da temperatura devido ao incremento de
AV, enquanto que transistores de modo inversão apresentam sua menor HD2 em
temperatura ambiente. As curvas de HD3 vs. gm/IDS mostradas na Figura 3.52 (B)
seguem a mesma tendência de HD2 e transistores JL exibem melhor linearidade que
167
aqueles de modo inversão. Além disso, HD3 reduz com o aumento de T no dispositivo
JL e apresenta seu melhor resultado em temperatura ambiente para dispositivos IM.
Quando dispositivos de diferentes W fin,mask são avaliados em termos de HD2 e
HD3 (Wfin,mask é aumentado de 30 nm para 40 nm), a distorção harmônica se mantém
praticamente igual à apresentada na Figura 3.51 quando a análise é feita com um
similar Va. Quando um Vout semelhante é almejado, as curvas de HD2 e HD3 de ambos
os dispositivos exibem tendência similar àquelas da Figura 3.52. Contudo, conforme AV
diminui com o incremento de Wfin,mask, uma degradação levemente mais forte de HD2 e
HD3 é obtida com respeito à mostrada na Figura 3.52 para ambos os dispositivos.
Uma análise da distorção harmônica apresentada por transistores sem junções
quando estes operam em saturação como amplificadores é efetuada na referência 161.
DORIA, R. T.; PAVANELLO, M. A.; TREVISOLI, R. D.; DE SOUZA, M.; LEE, C.W.; FERAIN, I.; AKHAVAN, N. D.; YAN, R.; RAZAVI, P.; YU, R.; KRANTI, A.; COLINGE, J. P.; Junctionless multiple gate transistors for analog application, a ser submetido ao: IEEE Transactions on Electron Devices. DORIA, R. T.; PAVANELLO, M. A.; LEE, C. W.; FERAIN, I.; AKHAVAN, N. D.; YAN, R.; RAZAVI, P.; YU, R.; COLINGE, J. P.; Junctionless Multiple Gate Transistors Performance for Analog Applications, em: Proceedings of EUROSOI, p. 79-80, 2010. DORIA, R. T.; PAVANELLO, M. A.; LEE, C. W.; FERAIN, I.; AKHAVAN, N. D.; YAN, R.; RAZAVI, P.; YU, R.; KRANTI, A.; COLINGE, J. P.; Analog Operation and Harmonic Distortion Temperature Dependence of nMOS Junctionless Transistors, em: SBMicro 2010 – 25th International Symposium on Microelectronics Technology and Devices, São Paulo, 2010. DORIA, R. T.; PAVANELLO, M. A.; TREVISOLI, R. D.; DE SOUZA, M.; LEE, C.W.; FERAIN, I.; AKHAVAN, N. D.; YAN, R.; RAZAVI, P.; YU, R.; KRANTI, A.; COLINGE, J. P.; Analog Operation of Junctionless Transistors at Cryogenic Temperatures, a ser publicado no: Proceedings of International SOI Conference, 2010.
168
4 CONCLUSÕES E TRABALHOS FUTUROS
Neste trabalho foi realizado um estudo da operação analógica de alguns dos
mais promissores transistores de múltiplas portas, com especial atenção à distorção
harmônica apresentada pelos dispositivos. O trabalho foi efetuado com base nas
características elétricas de FinFETs, GAAs convencionais e com estrutura de canal
gradual e transistores sem junções (JL). No caso de FinFETs, a presença de tensão
mecânica no canal do transistor foi também considerada.
Inicialmente, foi feito um estudo da distorção harmônica apresentada por
FinFETs convencionais e tensionados operando em saturação como amplificadores
unitários. Neste estudo, dispositivos convencionais e tensionados de L = 10 m e
diversos Wfin apresentaram similar distorção de segunda ordem (HD2) para toda a
excursão de gm/IDS avaliada. Tanto em transistores convencionais como em
tensionados, HD2 reduz levemente com a largura de fin do dispositivo (Wfin) passando
de -25 dB em gm/IDS = 9 V-1 no dispositivo convencional mais largo para -22 dB no mais
estreito, o que está relacionado com a mútua interação entre a mobilidade de baixo
campo (μ0), a degradação da mobilidade (θ), Wfin e a resistência série (RS). A análise da
distorção de terceira ordem (HD3), contudo, mostrou que transistores mais largos
exibem menor distorção em baixos gm/IDS (redução que pode ser superior a 10 dB em
relação ao mais largo) e pior HD3 em altos gm/IDS apresentado valores de 10 dB a
20 dB mais altos que o mais largo. Neste último caso, dispositivos convencionais
parecem proporcionar uma resposta mais linear com respeito aos tensionados. Como
HD2 sofre influência não somente da mobilidade dos portadores, mas também de RS e
Wfin, o efeito de cada componente de mobilidade (tais como rugosidade de superfície e
espalhamento de fônons) não podem ser distinguidas. Assim, estes efeitos foram
observados através de HD3.
Como distorção harmônica e ganho de tensão em malha aberta (AV) são
variáveis correlacionadas, o ganho de tensão em malha aberta de amplificadores
unitários compostos por FinFETs foi determinado e as figuras de mérito HD2 e HD3
foram obtidas para uma similar amplitude de saída Vout para proporcionar uma
169
comparação justa. Como os transistores tensionados mais estreitos mostram AV
reduzido em cerca de 15 dB em relação aos dispositivos convencionais, uma grande
vantagem em favor dos dispositivos convencionais mais estreitos foi obtida tanto para
HD2 como para HD3 com respeito aos tensionados. Ao se avaliar HD2 e HD3 em
FinFETs tensionados em função da temperatura, percebeu-se que tanto HD2 como
HD3 apresetam pequena variação, inferior a 5 dB no intervalo de 380 K a 210 K. Ao se
considerar a influência do ganho de tensão intrínseco, dispositivos mais estreitos
apresentam melhor linearidade que os mais largos para qualquer temperatura no
intervalo analisado.
A análise das não-linearidades exibidas por estruturas 2-MOS compostas por
FinFETs de porta tripla em termos de polarização de porta, amplitude de entrada, W fin e
resistência interna do canal (RON) permitiu concluir que o ponto ótimo para a polarização
da sobretensão de condução (VGT), da perspectiva da distorção, ocorre para tensões
superiores a 0,4 V. Para sobretensão de condução maior que 0,4 V, dispostivos de
diferentes Wfin apresentam HD3 entre -57 dB e -63 dB quando Va = 0,1 V. Para VGT
maiores, uma melhora linear pode ser observada em HD3 para dispositivos de diversos
Wfin. Entre VGT = 0,5 V e 0,8 V, HD3 é menor em dispositivos mais largos, enquanto que
para sobretensões de condução maiores que 0,8 V a distorção aumenta com W fin. Este
comportamento está relacionado com a degradação da mobilidade observada em
transistores de diferentes larguras de fin. Quando HD3 é avaliado em função de RON, os
dispositivos mais largos apresentam menor HD3 em quase toda a excursão e
proporcionam a redução de até 5 dB em relação ao dispositivo mais estreito em
RON.W = 30 kΩ.µm. Assim como no caso anterior, as origens da distorção foram
apontadas.
A presença de tensão mecânica afeta levemente as não-linearidades em
estruturas 2-MOS e, quando avaliada em função de VGT, a distorção apresentada por
dispositivos tensionados é sempre menor que aquela exibida por transistores
convencionais de dimensões similares independente da largura ou do comprimento dos
dispositivos. De outro modo, a avaliação de HD3 em termos de RON para um VGT fixo
mostrou que dispositivos tensionados de L = 10 µm promovem uma redução de RON.W
por um fator de 2 com respeito aos convencionais, mantendo similar HD3, o que é
170
indesejável em estruturas resistivas. Contudo, para dispositivos mais curtos a redução
de RON.(W/L) propiciada pela tensão mecânica é menor e, para dispositivos com
L < 310 nm, um aumento de RON.(W/L) é observado. Logo, ao considerar um RON.(W/L)
similar, estruturas 2-MOS compostas por FinFETs tensionados de L = 150 nm
melhoram HD3 em até 5 dB em relação às compostas por dispositivos convencionais,
enquanto que aquelas com L = 610 nm degradam HD3 em 5 dB.
Embora efetuada majoritariamente através de simulações bidimensionais, a
avaliação da linearidade apresentada por estruturas 2-MOS compostas por GAAs
convencionais e de canal gradual (GC GAAs) com diversas razões de LLD/L permitiu
concluir que a melhor polarização para estes dispositivos em termos de HD3 ocorre
para sobretensões de condução superiores a 2,0 V. Deste modo, pode se perceber que
os transistores GAAs e GC GAAs analisados se mostram interessantes em tecnologias
que utilizem tensão de alimentação superiores a 2 V, enquanto que os FinFETs
avaliados permitem tensões inferiores a 1 V. A estrutura GC se mostrou eficiente na
redução da distorção, e em VGT = 2,1 V, GC GAAs com quaisquer LLD/L apresentam
melhora em HD3 de pelo menos 10 dB em relação ao GAA convencional para toda a
excursão do sinal de entrada. Neste estudo também foi proposta uma discussão
buscando clarear as causas das não-linearidades, mostrando que os diferentes HD3
para dispositivos de vários LLD/L estão relacionados com a maior degradação da
mobilidade apresentada por GC GAAs. Ao se diminuir a temperatura de 300 K para
200 K uma importante piora em HD3 (superior a 20 dB) é observada em todos os
dispositivos.
Finalmente, foi efetuado um estudo envolvendo transistores JL que teve como
principal foco suas características analógicas. Assim, foi feita uma análise comparativa
dos parâmetros analógicos do JL com aqueles apresentados por FinFETs de porta
tripla de modo inversão (IM) em função da temperatura (T). Neste caso, os resultados
do dispositivo JL não foram comparados com aqueles dos dispositivos pruduzidos no
Imec devido à diferente maior maturidade no processo de fabricação de destes últimos.
A análise de gm/IDS mostrou que ambos os dispositivos JL e IM se comportam de modo
similar em inversão fraca, enquanto que o transistor IM apresentou maior gm/IDS com
relação ao JL em inversão moderada/forte. Contudo, o dispositivo JL aparenta ser
171
insensivel à variação de temperatura em inversão moderada/forte uma vez que ele
apresenta similar nível de inversão em um dado IDS/(W/L) para uma grande faixa de
temperaturas, enquanto que o IM mostra degradação de gm/IDS com o aumento de T. A
tensão Early (VEA) do transistor JL sempre aumenta com o incremento de T levando-o a
apresentar VEA superiores a 100 V em temperatura superiores a 400 K, enquanto que
IM apresentam sua máxima VEA (~55 dB) em temperatura ambiente. Como o ganho de
tensão dos dispositivos é derivado de VEA, AV aumenta com T em transistores JL e
apresenta seu máximo valor em temperatura ambiente em dispositivos IM. Ambos os
dispositivos mostraram similares HD2 (-25 dB ~ -30 dB) e HD3 (-65 dB ~ -75 dB)
quando polarizados com uma amplitude de entrada semelhante e os JL apresentaram
alguma vantagem nestas duas figuras de mérito quando os dispositivos foram
polarizados de forma a fornecer similar amplitude de saída, devido ao maior AV.
A partir dos resultados obtidos neste trabalho, pode-se dar prosseguimento ao
estudo da distorção harmônica em estruturas de múltiplas portas, procurando verificar a
influência da redução da temperatura em HD2 e HD3 apresentados por FinFETs
operando em triodo, aplicados a estruturas balanceadas. Pode-se também, nesta
mesma análise, polarizar-se estruturas 2-MOS compostas por FinFETs ou GC GAAs
através de fontes de corrente para avaliar seu comportamento quando uma corrente
constante é aplicada nos dispositivos. Poder-se-ia, ainda, verificar o comportamento
analógico e a distorção harmônica gerada por tais dispositivos em função da freqüência
de operação ou então quando estes fossem aplicados a circuitos mais complexos,
como amplificadores operacionais.
Por ser um dispositivo extremamente recente, a continuação do trabalho
envolvendo transistores JL, permite uma série de estudos, desde o desenvolvimento de
modelos matemáticos para sua corrente de dreno e tensão de limiar, até a análise de
ruído e sua aplicação em circuitos analógicos.
172
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186
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160 COLINGE, J. P.; FLOYD, L.; QUINN, A. J.; REDMOND, G.; ALDERMAN, J. C.; XIONG, W.; CLEAVELIN, C. R.; SCHULZ, T.; SCHRUEFER, K.; KNOBLINGER, G.; PATRUNO, P.; Temperature effects on Trigate SOI MOSFETs, IEEE Electron Device Letters, v. 27, n. 3, p. 172-174, 2006. 161 DORIA, R. T.; PAVANELLO, M. A.; LEE, C. W.; FERAIN, I.; AKHAVAN, N. D.; YAN, R.; RAZAVI, P.; YU, R.; KRANTI, A.; COLINGE, J. P.; Analog Operation and Harmonic Distortion Temperature Dependence of nMOS Junctionless Transistors, em: SBMicro 2010 – 25th International Symposium on Microelectronics Technology and Devices, São Paulo, 2010.
187
APÊNDICE A – SIMULAÇÃO ATLAS FINFET
Abaixo segue um dos arquivos de simulação tridimensional Atlas do dispositivo
FinFET com L = 910 nm, Wfin = 40 nm e Hfin = 60 nm:
#############################################################
# Simulação do dispositivo FinFET
# L=910 nm Wfin=40 nm Hfin=60 nm
# Obtenção das curvas Id x Vg para Vds = 0,75 V
#############################################################
# Geração da grade no Devedit
go devedit simflags="-3d"
DevEdit version=2.8.5.R
#Dopagem da lâmina
set Na=15
#Definição do tamanho da estrutura
work.area x1=-0.022 y1=-0.13 x2=0.022 y2=0.032
#Definição do óxido de porta
region reg=1 mat="Silicon Oxide" z1=-0.605 z2=0.605 \
polygon="-0.022,0.03 -0.02,0.03 -0.02,-0.03 0.02,-0.03 0.02,0.03
0.022,0.03 0.022,-0.032 -0.022,-0.032"
#Definição do corpo central
region reg=2 name=body1 mat=Silicon z1=-0.605 z2=0.605 \
polygon="0,-0.02 0.02,-0.03 -0.02,-0.03"
#
#Definição do corpo esquerdo
region reg=3 name=body2 mat=Silicon z1=-0.605 z2=0.605 \
polygon="0,0.03 0,-0.02 -0.02,-0.03 -0.02,0.03"
#
#Definição do corpo direito
region reg=4 name=body3 mat=Silicon z1=-0.605 z2=0.605 \
polygon="0,0.03 0,-0.02 0.02,-0.03 0.02,0.03"
#Definição do óxido enterrado
region reg=5 name=box mat="Silicon Oxide" z1=-0.605 z2=0.605 \
polygon="-0.022,0.03 -0.022,0.13 0.022,0.13 0.022,0.03"
############################
#Grade
############################
bnd.cond when=never
188
constr.mesh id=1 mat.type=semiconductor max.height=0.01 max.width=0.004
min.height=0.009 min.width=0.0035
constr.mesh id=2 region.id=5 max.height=0.04 max.width=0.006 min.height=0.035
min.width=0.0055
constr.mesh id=3 x1=-0.02 y1=0.03 x2=-0.019 y2=-0.03 default max.height=0.004
max.width=0.001 min.height=0.0035 min.width=0.0009
constr.mesh id=4 x1=-0.019 y1=0.03 x2=-0.015 y2=-0.03 default
max.height=0.004 max.width=0.004 min.height=0.0035 min.width=0.0035
constr.mesh id=5 x1=0.015 y1=0.03 x2=0.019 y2=-0.03 default max.height=0.004
max.width=0.004 min.height=0.0035 min.width=0.0035
constr.mesh id=6 x1=0.019 y1=0.03 x2=0.019 y2=-0.03 default max.height=0.004
max.width=0.001 min.height=0.0035 min.width=0.0009
constr.mesh id=7 x1=-0.019 y1=-0.028 x2=0.019 y2=-0.03 default
max.height=0.001 max.width=0.004 min.height=0.0009 min.width=0.0035
constr.mesh id=8 x1=-0.019 y1=0.03 x2=0.019 y2=0.029 default max.height=0.001
max.width=0.004 min.height=0.0009 min.width=0.0035
constr.mesh id=9 x1=-0.02 y1=0.03 x2=-0.0198 y2=-0.03 default
max.height=0.004 max.width=0.0002 min.height=0.0035 min.width=0.00015
constr.mesh id=10 x1=0.02 y1=0.03 x2=0.0198 y2=-0.03 default max.height=0.004
max.width=0.0002 min.height=0.0035 min.width=0.00015
constr.mesh id=11 x1=0.0198 y1=-0.0298 x2=-0.0198 y2=-0.03 default
max.height=0.0002 max.width=0.004 min.height=0.00015 min.width=0.0035
constr.mesh id=12 x1=-0.021 y1=-0.031 x2=0.021 y2=-0.03 default
max.height=0.001 max.width=0.004 min.height=0.0009 min.width=0.0035
constr.mesh id=13 x1=-0.021 y1=-0.03 x2=-0.02 y2=0.03 default
max.height=0.004 max.width=0.001 min.height=0.0035 min.width=0.0009
constr.mesh id=14 x1=0.021 y1=-0.03 x2=0.02 y2=0.03 default max.height=0.004
max.width=0.001 min.height=0.0035 min.width=0.0009
constr.mesh id=15 x1=-0.021 y1=0.031 x2=0.021 y2=0.03 default
max.height=0.001 max.width=0.004 min.height=0.0009 min.width=0.0035
constr.mesh id=16 x1=-0.02 y1=-0.028 x2=0.02 y2=-0.024 default
max.height=0.002 max.width=0.004 min.height=0.0015 min.width=0.0035
constr.mesh id=17 x1=-0.02 y1=-0.024 x2=0.02 y2=-0.018 default
max.height=0.004 max.width=0.006 min.height=0.0035 min.width=0.0055
constr.mesh id=18 x1=-0.02 y1=0.12 x2=0.02 y2=0.13 default max.height=0.01
min.height=0.009
Mesh Mode=MeshBuild
z.plane z= -0.605 spacing=0.05
z.plane z= -0.505 spacing=0.02
z.plane z= -0.465 spacing=0.008
z.plane z= -0.455 spacing=0.008
z.plane z= -0.445 spacing=0.008
z.plane z= -0.41 spacing=0.004
z.plane z= -0.38 spacing=0.025
z.plane z= -0.2 spacing=0.1
z.plane z= 0.0000 spacing=0.1
z.plane z= 0.2 spacing=0.1
z.plane z= 0.38 spacing=0.025
z.plane z= 0.41 spacing=0.004
z.plane z= 0.445 spacing=0.008
z.plane z= 0.455 spacing=0.008
z.plane z= 0.465 spacing=0.008
189
z.plane z= 0.505 spacing=0.02
z.plane z= 0.605 spacing=0.05
z.plane max.spacing=1000000 max.ratio=2
structure outf=Wfin40L910_estrutura_T300.str
#Simulação da estrutura no Atlas
go atlas
#TITLE Finfet Intrinseco L=910 nm - T=300 K
#*******************************
# Simulaçao do Finfet
# L=910 nm Wfin=40 nm Hfin=60 nm
# Canal intrinseco Na=1E15 cm-3
# Temperatura = 300 K
# toxf=2.0 nm toxb=100 nm
#*******************************
#Definição dos eletrodos
electrode name=gate x.min=-0.022 x.max=0.022 y.min=-0.032 y.max=-0.032 z.min=-
0.455 z.max=0.455
electrode name=gate2 x.min=-0.022 x.max=-0.022 y.min=-0.032 y.max=0.03 z.min=-
0.455 z.max=0.455
electrode name=gate3 x.min=0.022 x.max=0.022 y.min=-0.032 y.max=0.03 z.min=-
0.455 z.max=0.455
electrode name=source z.max=-0.555 y.max=-0.03 x.min=-0.02 x.max=0.02
electrode name=drain z.min=0.555 y.max=-0.03 x.min=-0.02 x.max=0.02
electrode name=substrate bottom
#Definição das dopagens
doping uniform conc=1e15 boron reg=2 x.min=-0.022 x.max=0.022 y.min=-0.03
y.max=0.03 z.min=-0.605 z.max=0.605
doping uniform conc=1e15 boron reg=3 x.min=-0.022 x.max=0.022 y.min=-0.03
y.max=0.03 z.min=-0.605 z.max=0.605
doping uniform conc=1e15 boron reg=4 x.min=-0.022 x.max=0.022 y.min=-0.03
y.max=0.03 z.min=-0.605 z.max=0.605
#doping uniform conc=1.5e18 boron reg=2 x.min=0.15 x.max=0.20 y.min=0
y.max=0.065 z.min=0.002 z.max=0.122
#doping uniform conc=1.5e18 boron reg=2 x.min=0.4 x.max=0.45 y.min=0
y.max=0.065 z.min=0.002 z.max=0.122
#doping gaussian n.type conc=1e19 char=0.2 lat.char=0.00304 reg=2 x.r=0.15
z.min=0.002 z.max=0.022
#doping gaussian n.type conc=1e19 char=0.2 lat.char=0.00304 reg=2 x.l=0.24
z.min=0.002 z.max=0.022
#doping gaussian n.type conc=5e20 char=0.2 lat.char=0.00304 reg=2 x.r=0.1
z.min=0.002 z.max=0.022
#doping gaussian n.type conc=5e20 char=0.2 lat.char=0.00304 reg=2 x.l=0.29
z.min=0.002 z.max=0.022
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=2 z.r=-0.455
x.min=-0.02 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=2 z.l=0.455
x.min=-0.02 x.max=0.02 y.min=-0.03 y.max=0.03
190
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=3 z.r=-0.455
x.min=-0.02 x.max=0 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=3 z.l=0.455
x.min=-0.02 x.max=0 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=4 z.r=-0.455
x.min=0 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=1e19 char=0.02 lat.char=0.00304 reg=4 z.l=0.455
x.min=0 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=2 z.r=-0.505
x.min=-0.02 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=2 z.l=0.505
x.min=-0.02 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=3 z.r=-0.505
x.min=-0.02 x.max=0 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=3 z.l=0.505
x.min=-0.02 x.max=0 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=4 z.r=-0.505
x.min=0 x.max=0.02 y.min=-0.03 y.max=0.03
doping gaussian n.type conc=5e20 char=0.02 lat.char=0.00304 reg=4 z.l=0.505
x.min=0 x.max=0.02 y.min=-0.03 y.max=0.03
#Definição dos contatos
contact name=gate workfunc=4.7
contact name=gate2 workfunc=4.7 common=gate
contact name=gate3 workfunc=4.7 common=gate
contact name=substrate workfunc=4.95
#Geração da estrutura básica
save outf=fin90_Wfin40_T300.str
#Definição dos modelos
models fermi kla cvt auger bgn fldmob consrh incomplete ioniz print temp=300
mobility region=2 BN.CVT=4.7E7 CN.CVT=1.74E5 DELN.CVT=5.82E14 FELN.CVT=1.0E50
mobility region=3 BN.CVT=1E7 CN.CVT=1.28E5 DELN.CVT=3.5E14 FELN.CVT=0.2E50
mobility region=4 BN.CVT=1E7 CN.CVT=1.28E5 DELN.CVT=3.5E14 FELN.CVT=0.2E50
#Definição dos métodos de resolução
method newton autonr bicgst trap maxtrap=10
output minset
#Polarização
solve init
# Incremento de Vds até 0,75 V
solve vdrain=1e-3
solve vdrain=5e-3
solve vdrain=0.01 vstep=0.02 vfinal=0.75 name=drain
#Geração da estrutura com dreno polarizado
solve outf=fin90_Wfin40_T300_1.sol
#Ionização por impacto
impact selb
191
solve prev
# Curva Ids x Vgs para Vds=0,75 V
log outf=idvgfin90_Wfin40_T300_075_maiorrug.log master
solve vgate=0.0 vstep=0.01 vfinal=1.2 name=gate
quit
192
APÊNDICE B – SIMULAÇÃO ATHENA GC GAA
Abaixo segue o arquivo de simulação Athena do processo de fabricação de um
dispositivo GC GAA com L = 3 m e relação LLD/L = 0,5:
#################################################################
#Processo de Fabricação de um Transistor nMOS GC GAA com #LLD/L = 0,5,
tsi = 80 nm e tox = 30 nm
#################################################################
go athena
# Grade na direção x
line x loc=0.00 spac=0.125 tag=left
line x loc=1.9 spac=0.125
line x loc=2.1 spac=0.01
line x loc=2.25 spac=0.0025
line x loc=2.4 spac=0.01
line x loc=2.6 spac=0.1
line x loc=3.4 spac=0.1
line x loc=3.6 spac=0.05
line x loc=3.75 spac=0.0025
line x loc=3.9 spac=0.05
line x loc=4.1 spac=0.1
line x loc=4.9 spac=0.1
line x loc=5.1 spac=0.01
line x loc=5.25 spac=0.0025
line x loc=5.4 spac=0.01
line x loc=5.6 spac=0.125
line x loc=7.5 spac=0.125 tag=right
# Grade na direção y
line y loc=0.0 spac=0.005 tag=top
line y loc=0.02 spac=0.005
line y loc=0.025 spac=0.01
line y loc=0.053 spac=0.01 tag=bottom
# Definição da lamina
region silicon xlo=left xhi=right ylo=top yhi=bottom
# Definição da concentração inicial da lâmina
init boron=1.0e15
method grid.ox=0.005
# Etapa 10 - Oxidação de porta – parte 1
diffus temp=950 time=47 dryo2
diffus temp=950 time=20 inert t.rate=-15/2
diffus temp=800 time=30 inert
###### Etapa extra - implantação iônica para formação do GC
depo photoresist positive thick=1 divi=5
193
etch photoresist start x=2.25 y=-2
etch photoresist cont x=2.25 y=1
etch photoresist cont x=4.65 y=1
etch photoresist done x=4.65 y=-2
# Etapa 11 - Implantação Iônica para ajuste de Vth
implant boron dose=1.1E12 energy=20 pears
etch photoresist all
#etch oxide all
diffus time=30 temp=400 inert
# Etapa12 - Oxidação de porta - parte 2
diffus temp=950 time=10 dryo2
diffus temp=950 time=30 inert t.rate=-15/2
diffus temp=800 time=60 inert
# Etapas 13 e 14
depo poly thick=0.34 div=4 phosphor=1e20
diffus temp=900 time=60 inert
diffus temp=800 time=15 inert
# Etapa 15 - Definição do Si-poli
etch poly left p1.x=2.25
etch poly right p1.x=5.25
diffus time=30 temp=400 inert
# Etapa 16 - Implantação de Fonte e Dreno
implant arsenic dose=4e15 energy=40 pearson
# Etapa 17 - Ativação das impurezas
diffus temp=850 time=20 dryo2
diffus temp=850 time=170 inert
# Etapas 18 - Deposição de 350 nm de SiO2
depo oxide thick=0.25 div=4
diffus time=30 temp=900 dryo2
# Etapa 19 - Abertura das janelas de contato
etch oxide start x=0.75 y=-2
etch oxide continue x=0.75 y=0.03
etch oxide continue x=1.5 y=0.03
etch oxide done x=1.5 y=-2
etch oxide start x=6.0 y=-0.4
etch oxide cont x=6.75 y=-0.4
etch oxide cont x=6.75 y=0.03
etch oxide done x=6.0 y=0.03
# Etapa 20 - Deposição de Al
deposit alumin thick=0.5 div=5
# Etapa 21 - Definição do Al
etch alumin start x=2.25 y=-2
etch alumin continue x=5.25 y=-2
etch alumin continue x=5.25 y=1
194
etch alumin done x=2.25 y=1
# Espelhamento da estrutura
structure mirror bottom
#Definição dos eletrodos
electrode name=gate x=3.75 y=-0.1
electrode name=source x=0.2 y=-0.4
electrode name=drain x=7.2 y=-0.4
electrode name=gate2 x=3.75 y=0.2
electrode name=source2 x=0.2 y=0.5
electrode name=drain2 x=7.2 y=0.5
#Geração do arquivo de saída e visualização no TONYPLOT
structure outfile=LLD05-Athena.str
tonyplot LLD05-Athena.str
quit
195
APÊNDICE C – SIMULAÇÃO DE CIRCUITOS GC GAA
Abaixo segue um dos arquivos de simulação do módulo de circuitos do Atlas
utilizado para a simulação de estruturas 2-MOS compostas por GC GAAs com
L = 10 m e relação LLD/L = 0,3:
#############################################################
# Simulação da estrutura 2-MOS GC GAA com LLD/L = 0,3
# Obtenção das curvas Id x Vd para Vgt = 1 V.
#############################################################
go atlas
.BEGIN
# Definição das fontes Vg, VD1 e ED2 (simétrica à VD1)
VG 2 0 0
VD1 1 0 0
ED2 3 0 1 0 -1
# Definição dos transistores e dos arquivos de entrada
AGCIN 1=drain 2=gate 0=source 2=gate2 1=drain2 0=source2 INFILE=LLD03-Athena-
L10.str
AGCOUT 3=drain 2=gate 0=source 2=gate2 3=drain2 0=source2 INFILE=LLD03-Athena-
L10.str
# Gravação do arquivo de incremento dos potenciais
.LOG OUTFILE=IDxVD_2tr_Vgtxx_LLD03--1a1_NEWcvt_T200
# Incremento de Vg de 0 a 1.18 V (Vgt = 1V)
.DC VG 0.08 0.18 0.1
.NODESET V(1)=0
# Decremento de VD1 de 0 a -0.5 V
.DC VD1 0 -0.5 -0.1
# Incremento de VD1 de –0.5V a 0.5 V para a curva Id x Vd1
.DC VD1 -0.5 0.5 0.01
.END
# Definição dos modelos utilizados em cada um dos dispositivos
MODELS DEVICE=AGCIN FERMI KLA CVT BGN CONSRH AUGER FLDMOB INCOMPLETE IONIZ
PRINT TEMP=200
MOBILITY DEVICE=AGCIN NEWCVT
IMPACT DEVICE=AGCIN SELB
MODELS DEVICE=AGCOUT FERMI KLA CVT BGN CONSRH AUGER FLDMOB INCOMPLETE IONIZ
PRINT TEMP=200
MOBILITY DEVICE=AGCOUT NEWCVT
IMPACT DEVICE=AGCOUT SELB
#Definição dos contatos para cada dispositivo
196
contact name=gate n.poly device=AGCIN
contact name=gate2 n.poly device=AGCIN
contact name=drain neutral device=AGCIN
contact name=source neutral device=AGCIN
contact name=drain2 neutral device=AGCIN
contact name=source2 neutral device=AGCIN
contact name=gate n.poly device=AGCOUT
contact name=gate2 n.poly device=AGCOUT
contact name=drain neutral device=AGCOUT
contact name=source neutral device=AGCOUT
contact name=drain2 neutral device=AGCOUT
contact name=source2 neutral device=AGCOUT
# Definição dos métodos
method newton autonr trap maxtrap=10
GO ATLAS
quit
197
APÊNDICE D – SIMULAÇÃO SENTAURUS JUNCTIONLESS
Abaixo segue um dos arquivos de simulação do Sentaurus utilizado para a
simulação de dispositivos Junctionless L = 1 m e Wfin,sim = 10 nm:
#########################
File * input files:
Grid = "L1000-W10-H10-tox02-Na1e19_msh.tdr"
Doping = "L1000-W10-H10-tox02-Na1e19_msh.tdr"
Parameter = "Param.par"
* output files:
Plot = "1000-10-10-02-1e19_IdVd_Vg0.05_T300_des.tdr"
Current = "1000-10-10-02-1e19_IdVd_Vg0.05_T300_des.plt"
Output = "1000-10-10-02-1e19_IdVd_Vg0.05_T300_des.log"
Electrode
Name="fonte" Voltage= 0.000
Name="dreno" Voltage= 0.000
Name="porta" Voltage= 0.000 Material="PolySi"(P)
Name="substrato" Voltage= 0.000 Material="Silicon"(P=1e15)
##Modelos
Physics
Temperature=300
Mobility (
Phumob Enormal HighFieldSaturation IncompleteIonization)
IncompleteIonization
Recombination( SRH(DopingDep TempDependence)
)
EffectiveIntrinsicDensity (BandGapNarrowing (OldSlotboom))
Physics (Material="Silicon") eQuantumPotential
##Parâmetros do arquivo de saída
Plot
AcceptorConcentration
BandGap BandGapNarrowing
ConductionBandEnergy
ConductionCurrent
DielectricConstant
DonorConcentration
Doping
DisplacementCurrent
eCurrent eDensity eDriftVelocity eEffectiveStateDensity eENormal
eEparallel eEquilibriumDensity eMobility eQuantumPotential eQuasiFermi
eRelativeEffectiveMass eSaturationVelocity eVelocity
EffectiveBandGap EffectiveIntrinsicDensity
ElectricField
198
ElectronAffinity
Potential EquilibriumPotential
hCurrent hDensity hDriftVelocity hEffectiveStateDensity hENormal
hEparallel hEquilibriumDensity hMobility hQuantumPotential hQuasiFermi
hRelativeEffectiveMass hSaturationVelocity hVelocity
IntrinsicDensity
Temperature
Current
TotalRecombination
ValenceBandEnergy
SpaceCharge
SRHRecombination
Math
ExitOnFailure
Math
Method = ils
number_of_threads = 2
stacksize = 1000000
Solve
## Solução inicial
Quasistationary ( Goal name="porta" voltage=0.000 )
Coupled Poisson CurrentPlot ( Time = (-1))
Quasistationary ( Goal name="porta" voltage=0.000 )
Coupled Poisson eQuantumPotential CurrentPlot ( Time = (-1))
Quasistationary ( Goal name="porta" voltage=0.000 )
Coupled Poisson Electron Hole eQuantumPotential CurrentPlot
( Time = (-1))
## Polarização de dreno
Quasistationary ( Goal name="dreno" voltage=0.05 )
Coupled Poisson Electron Hole eQuantumPotential CurrentPlot
( Time = (-1))
## Rampa de tensão na porta
Quasistationary
( Minstep=0.00001
Goal name="porta" voltage=1.5 )
Coupled Poisson Electron Hole eQuantumPotential CurrentPlot
( Time = (range = (0 1) intervals = 150))