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Estudo e Implementação de Lógica Adiabática para Circuitos

Integrados com Baixo Consumo

LUCAS MACHADO

Orientador: Prof Dr. Renato Perez RibasBanca: Prof. Dr. Gilson Inácio Wirth e Prof. Dr. André Inácio Reis

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL

INSTITUTO DE INFORMÁTICA

CURSO DE GRADUAÇÃO EM ENGENHARIA DE COMPUTAÇÃO

Introdução◦ Contexto◦ Motivação ◦ Objetivos◦ Estilos lógicos digitais

Estilos lógicos de baixo consumo◦ Escala de tensão◦ Lógica Adiabática

Análise Elétrica◦ Ferramentas◦ Funcionamento◦ Comparação

Layout Implementação Somador completo

◦ CMOS◦ 2N-2N2P◦ Comparação

Sumário

Porto Alegre, julho de 2010 2UFRGS - Engenharia de Computação

Trabalho de Diplomação

Circuito integrado

IntroduçãoContexto



Circuito integrado consome energia

IntroduçãoContexto



Circuito integrado

Ideia “verde”◦Menor dependência de fontes de energia não-renováveis

Portáteis◦Maior duração da bateria

Economia de energia ◦ Dissipação de calor

IntroduçãoMotivação



Estudo e implementação da Lógica Adiabática

Comparação das lógicaseletricamente

Estudar possibilidade de criação de uma biblioteca de células utilizando lógica adiabática

IntroduçãoObjetivos



PMOS

NMOS

CMOS

Com transistores de passagem

Dinâmico

IntroduçãoEstilos Lógicos Digitais



E = (RC/T)*CV²

Estilos Lógicos de baixo consumo Escala de Tensão



Performance Consumo

O termo adiabático na física é relacionado a um processo que mantém a energia do sistema, sem entrar ou dissipar calor

Em CI’s, o termo se refere auma lógica de transistoresque recupera a energiadescarregada

Estilos Lógicos de baixo consumo Lógica Adiabática



Em um circuito CMOS convencional, a maior parte da energia dissipada é referente a capacitância de gate

E = (RC/T)*CV²




Diversas:

◦2N-2N2P◦Clocked CMOS adiabatic logic (CAL)◦Pass-Transistor Adiabatic Logic (PAL)◦Efficient Charge Recovery Logic (ECRL) ◦Positive Feedback Adiabatic Logic (PFAL)◦True Single-Phase Energy-Recovering Logic (TSEL)◦Single-phase source-coupled adiabatic logic (SCAL)




Transistores MN3 e MN4 implementam a função a ser executada

Transistores MP1, MP2, MN1 e MN2 fazem a memorização das saídas




Tem-se quatro fases de funcionamento:entrada, avaliação, retenção e recuperação




Modelo PTM

Análise ElétricaFerramentas



SpiceOpus

TSEL e SCAL não funcionaram com o modelo PAL não funcionou a 250 MHz 2N-2N2P:

Análise ElétricaFuncionamento



Entrada Negada

Entrada

Saída

Saída Negada

Fonte

Recuperação de energia acontece até atingir a tensão de threshold

Análise ElétricaConsumo



Análise ElétricaComparação



LayoutO que é layout simbólico?



LayoutLógica Adiabática



LayoutLógica Adiabática



Tensão do sistema?

Terra?Tensão de referência?

Diferentes fontes de clock

Implementação Full-AdderCMOS



Implementação Full-Adder2N-2N2P



Implementação Full-AdderComparação



Importância pela revisão da literatura

Aprendizado e desenvolvimento de uma tecnologia alternativa

Revisão de conceitos da faculdade

Identificação de problemas e soluções

ConclusãoPesquisa e Análise Elétrica



ConclusãoLayout



PRÓS CONTRAS

Altura pequena Várias alimentações

Facilidade de roteamento Cascateamento

Comprovado: robustez CMOS

Alternativa: subthreshold em tecnologias menores

Problema: diminuição da diferença: Vdd – Vth

Solução: a ideia ainda é válida!

ConclusãoComparação



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Integrados com Baixo Consumo

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Perguntas?

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