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Circuitos Digitais 2 (Lgica Sequencial) (Flip-Flops)Aula 3 Prof. Abel Guilhermino
Flip-Flop
Um flip-flop um latch no transparente, controlado pelo clock. Isto significa que o valor atual da sada Q do elemento de memria no relacionado com o valor atual da entrada. So circuitos que possuem dois estados estveis, ou seja, so circuitos biestveis:
Flip = atirar ao alto ou movimento rpido Circuito assume estado lgico alto Flop = queda brusca ou repentina Circuito assume estado lgico baixo
Um flip-flop um circuito digital bsico que armazena um bit de informao. A sada de um flip-flop s muda de estado durante a transio do sinal de clock. Existem vrios tipos:
Flip-Flop D, Flip-Flop D com reset assncrono Flip-Flop D com reset sncrono, Flip-Flop D com clock enable Flip-Flop T, SR, JK outros.....
Flip-Flop RS bsico (Assncrono)
So construdos a partir de portas que tem a seguinte configurao:S Q
QR
A realimentao mostra que o novo estado na sada depende do estado anterior que est injetado na entrada.
Flip-Flop RS bsico (Assncrono)
Tabela da verdadeS 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 QA 0 1 0 1 0 1 0 1 Q 0 1 0 0 1 1 X XQ = QA Q = QA Q=0 Q=0 Q=1 Q=1 no permitido no permitido
Resumindo:S 0 0 1 1 R 0 1 0 1 Q QA 0 1 X
Flip-Flop RS bsico (Assncrono)S
S 0
R 0
Q QA
Q
0Q R
10 1
01 X
1 1
Desvantagens
As sadas mudam imediatamente aps as entradas mudarem
Isto um problema lgico, pois as mudanas de dados nas clulas sero casuais, no sendo possvel controlar a operao. A soluo FF RS Sncrono
Quando as entradas esto em nvel alto as sadas sero indefinidas
Este problema ser resolvido com um FF JK
Flip-Flops RS Sncrono
Tem como caracterstica um terceira entrada denominada pulso de controle (clock ou CK) agregada a um estgio de entrada adicional. O clock faz com que o flip-flop RS atualize seus estados.S
R
Flip-Flops RS Sncrono
Com o clock em nvel zero (CK=0), as sadas anteriores so mantidas. Com o clock em nvel um (CK=1), o flip-flop RS sncrono opera como um flip-flop RS bsico. FlipFlop RS SincR CK S Q
Q
Flip-Flop JK
Tipo de flip-flop RS aprimorado, onde o erro lgico foi eliminado.J Q clk K Q
Alterado!
Flip-Flop JK
Tabela da VerdadeJ 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 QA 0 1 0 1 0 1 0 1 QA 1 0 1 0 1 0 1 0 S 0 0 0 0 1 0 1 0 R 0 0 0 1 0 0 0 1 Qf QA QA QA 0 1 QA 1 0
QA =0 0 1 QA
=1 = QA = QA
Flip-Flop JK
Obs: Para J=K=1
Para obter a ltima opo da tabela da verdade necessrio que os atrasos das portas sejam convenientes, caso contrrio pode haver oscilao das sadas. O problema totalmente resolvido com FF JK mestre escravo. Obs: atualizar transparencias
Tabela JK Simplificada
QA QA
Alterado!
Flip-Flop Mestre-Escravo
Possui este nome devido aos dois blocos internos com os quais ele formado Estes dois blocos representam dois circuitos separados de latch. O latch mestre utilizado para aceitar a entrada do bit de dado A no flip-flop O valor de A armazenado no mestre e, ento, transferido para o escravo em um tempo posterior. Ambas as entradas so sincronizadas pelo sinal de clockAMestre (Ativo)
A
Escravo
Q
B
Mestre
A
Escravo (Ativo)
Q=A
Mestre ativo
Escravo ativo
Flip-Flop JK Mestre-Escravo
Para eliminar a oscilao do flip-flop JK, foram combinados dois flip-flops RS como no circuito a seguir, denominado flip-flop JK Master-Slave (MestreEscravo).
Alterado!
Flip-Flop JK Mestre-Escravo
Quando o clock for 0 o circuito de entrada est inativo, logo as entradas do escravo no sero alteradas e a sada do flip-flop JK MS no ser alterada. Quando o clock for 1 o mestre operar como um flipflop JK normal, mas o escravo estar inativo e as sadas no sero alteradas. Quando o clock voltar para o nvel 0 o circuito mestre para de funcionar. O circuito escravo volta a funcionar (habilitado) e as sadas do mestre no instante que o clock volta a zero so transferidas para o escravo. Isto muito interessante porque no vai haver mais que uma mudana na sada do flip-flop JK mestreescravo por ciclo de clock.
Flip-Flop JK Mestre-Escravo
Tabela da verdade:J 0 0 1 1 K 0 1 0 1 Q QA 0 1 QA Note que este um circuito sensvel descida do clock. Para continuarmos um que seja sensvel subida do clock, basta colocarmos um inversor na entrada do clock.
Flip-Flop JK Mestre-EscravoC L P R 0 1 0 1 Q No permitido 0 1Funcionamento normal
Com entrada Preset e Clear
0 0 1 1
Alterado!
Flip-Flop JK Mestre-Escravo
Tabela da verdade:CL PR 0 0 1 1 0 1 0 1 Q No permitido 0 1Funcionamento normal
Flip-Flop D (JK tipo D)
A partir de um flip-flop JK, podemos construir um tipo particular de flip-flop atravs da conexo ilustrada abaixo, obtendo um flip-flop tipo D.
Flip-Flop T (JK tipo T)
A partir de um flip-flop JK, podemos construir um outro tipo particular de flip-flop atravs da unio de suas entradas J e K (ilustrada abaixo), obtendo um flip-flop tipo T.
Alterado!
Aplicaes dos Flip-Flops
Com a utilizao dos flip-flops, podemo construir circuitos: divisores
de freqncia; registradores de deslocamento unidirecionais e bidirecionais e contadores assncronos e sncronos.
Comercialmente temos os CIs: TTL
7476 (dual JK FF /sensvel a borda 1->0) CMOS 4027 (dual JK FF/sensvel a borda 0->1)
Exerccios
Implemente em VHDL um Flip-Flop tipo D Implemente em VHDL um Flip-Flop tipo D com reset assncrono Implemente em VHDL um Flip-Flop tipo D com reset sncrono Implemente em VHDL um Flip-Flop tipo T Implemente em VHDL um Flip-Flop SR Implemente em VHDL um Flip-Flop JK