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UNIVERSIDADE FEDERAL DO RIO GRANDE DO SULINSTITUTO DE INFORMÁTICA

PROGRAMA DE PÓS-GRADUAÇÃO EM MICROELETRÔNICA

Controle Adaptativo para Acesso à Memória Compartilhada em Sistemas em Chip

Apresentação de Defesa de Tese de Doutorado

Eng. MSc. Alexsandro Cristovão BonattoOrientador: Prof. Dr. Altamiro Susin

15 de Agosto de 2014

Tese de Doutorado - Alexsandro Bonatto 2

Sumário da Apresentação

● Contextualização do Problema● Funcionamento da DRAM● Metodologia● Resultados● Comentários Finais


Contextualização do Problema

● Projeto de sistemas-em-Chip (SoCs), formados a partir de um número crescente de elementos de processamento (EPs);

● Integração de memórias de alta capacidade:– Memórias externas ao chip: tipicamente DRAM– Interfaces síncronas de comunicação: DDR (Double Data Rate)

● Limitações de velocidade de acesso aos dados: Memory wall● Hierarquia de memórias: cache, DRAM e disco

CPU(Registradores)

CacheL1

CacheL2

CacheL3

MemóriaPrincipal

Armazenamentoem

Disco

64kB1ns

256kB3-10ns

2-4MB10-20ns

4-16GB50-100ns

4-16TB5-10ms

Tamanho: 1000 BytesVelocidade: 300 ps

BarramentodeE/S

Barramentode

Memória


Estruturas de Comunicação

● Barramento, rede em chip, controlador multi-cliente

MEP1 EP2 EP3

M

EP1 EP2

R R

EP3

R R

EP2 EP3EP1

M

Árb.

Controlador deMemória Arb


Controlador de Memória Multi-Cliente

● Melhorar a eficiência através da especialização das partes do circuito (ESMAEILZADEH et al., 2013).

● Considerar os aspectos específicosde acesso à memória (SEICULESCU et al., 2011);

● Explorar a organização de dadospara aumentar a eficiência computacional (NEWMAN, 2014);

● Garantir os valores de largura de banda mínima e de latência máxima (AKESSON; GOOSSENS; RINGHOFER, 2007);

● Reproduzir um comportamento predizível no tempo (controlável) (MUTLU, 2013); (AKESSON; GOOSSENS, 2011).

EP2 EP3EP1

M

Controlador deMemória Arb


Hipóteses

● Otimização do acesso ao canal de memória é atingida a partir do(a):– Controle de transações em sequências de rajadas: aumento

da largura de banda e redução da potência dissipada;– Divisão do acesso ao canal de memória satisfazendo

qualidade de serviço dos clientes;– Controle dos tempos de resposta: clientes com requisitos de

tempo real;● Controle adaptativo de prioridades;● Diretrizes de projeto orientadas às características da

memória:– Análise do comportamento da memória;– Implementação de regras de qualidade de serviço.


Contribuições da Tese

● Controle adaptativo para acesso à memória compartilhada:– Avaliação em tempo-real dos requisitos dos clientes;– Adaptação dinâmica de prioridades;– Estimação dos piores casos de acesso.


Contribuições da Tese

● Controle adaptativo para acesso à memória compartilhada:– Avaliação em tempo-real dos requisitos dos clientes;– Adaptação dinâmica de prioridades;– Estimação dos piores casos de acesso.

● Arquitetura de um subsistema de memória para SoCs com características de:– Adaptatividade: implementa um controle adaptativo;– Previsibilidade: apresenta um comportamento previsível;– Escalabilidade: implementa múltiplas interfaces;– Heterogeneidade: suporta interfaces com acessos

diferenciados.


DRAMArquitetura Interna

● Memória organizada em bancos, linhas e colunas:

Matriz deCélulas deMemória(banco 0)

Sense Ampl.


Sense Ampl.


Sense Ampl.


Sense Ampl.

x8 bancos


Sense Ampl.


Sense Ampl.


Sense Ampl.

Buffer de Dados

Banco deCélulas deMemória(banco 0)

Sense Ampl.

Decod.Linhas

(banco 0)

Decod.Colunas

(banco 0)

Decod.Banco





Sense Ampl.


Sense Ampl.


Sense Ampl.


Sense Ampl.

x8 bancos


Sense Ampl.


Sense Ampl.


Sense Ampl.

Buffer de Dados

Linhas de bits


Sense Ampl.

Decod.Linhas

(banco 0)

Decod.Colunas

(banco 0)

Decod.Banco

Banco deCélulas deMemória

Sense Ampl.

Multiplex Col.

Decodif. L in.

Buffer dadosEscr/Leitura


Dispositivos de Memória Dinâmica

● Gerações de DRAM:– Computação: SDRAM, DDR, DDR2, DDR3, DDR4.– Gráfica: GDDR, GDDR2, GDDR3, GDDR5.– Portáteis: LPDDR, LPDDR2

● Taxas de dados crescentes:– DDR: 400 Mtps*– DDR2: 1066 Mtps– DDR3: 2133 Mtps– DDR4: 4800 Mtps

● Pequena melhora na velocidade do núcleo

*Mega-transferências por segundo


Dispositivos de Memória Dinâmica

● Gerações de DRAM:– Computação: SDRAM, DDR, DDR2, DDR3, DDR4.– Gráfica: GDDR, GDDR2, GDDR3, GDDR5.– Portáteis: LPDDR, LPDDR2

● Taxas de dados crescentes:– DDR: 400 Mtps*– DDR2: 1066 Mtps– DDR3: 2133 Mtps– DDR4: 4800 Mtps

● Pequena melhora na velocidade do núcleo

*Mega-transferências por segundo

DDR-400 DDR2-1066 DDR3-800 DDR3-1066 DDR3-1333 DDR3-2133 DDR4-24000

10

20

30

40

50

60 tRC tRP tBURSTA

tras

o (

ns)

Redução de 17,6% para tRC, 11,2% para tRP e 12x para tBURST


Operações para Acesso aos DadosEtapas da Leitura de Dados

● Diagrama de tempo para leitura de uma rajada BL8 no modo de página fechada:

Ciclo de linha → tRC = tRAS + tRP

Tempo para leitura de um bloco de dados:tr(n) = max( tRC; tRCD + (n−1)・tCCD + tRTP + tRP )

Amplificação Restauração

tRCD

tCAS tBURST

Acesso Pré-carga

tRP

tempo

tRTP

tRAS

Endereço eComando

Barramentode Dados

Etapas noBanco de Memória

Act Rd Pre Act


Operações para Acesso aos DadosEtapas da Escrita de Dados

● Diagrama de tempo para escrita de uma rajada BL8 no modo de página fechada:


Tempo para escrita de um bloco de dados:tw(n) = tRCD + tCWD + n・tBURST + tWR + tRP


tRCD tCWD tBURST

Pré-carga

tRP

tempo

tWR

tRAS

Endereço eComando

Barramentode Dados


Act Wr Pre Act


Operações para Acesso aos DadosSequência de Rajadas de Dados

● Diagrama de tempo para escrita de uma rajada BL8 no modo de página fechada:


Tempo para escrita de um bloco de dados:tw(n) = tRCD + tCWD + n・tBURST + tWR + tRP


tRCD tCWD 2 x tBURST

tempo

tWR

tRAS

Endereço eComando

Barramentode Dados


Act Wr Pre


Largura de Banda Sequência de Rajadas de Dados

● Largura de banda sustentada aumenta com o aumento da repetição do número de rajadas


MetodologiaDescrição

● Memory-centric design: – Avaliação das características da memória para traçar

diretrizes ao projeto de partes do SoC, com objetivo de melhorar o desempenho no compartilhamento do canal de memória.


MetodologiaDescrição

● Memory-centric design: – Avaliação das características da memória para traçar

diretrizes ao projeto de partes do SoC, com objetivo de melhorar o desempenho no compartilhamento do canal de memória.

● Arquitetura do controlador de memória:– Acessos em sequências de rajadas;– Adaptação dinâmica de prioridades;– Análise dos piores casos em tempo de execução.

● Tamanho da transação (em sequências de rajadas);● Prazo de conclusão (deadline);● Granularidade mínima: menor tamanho contíguo de

acesso em uma transação.


MetodologiaArquitetura do Subsistema de Memória

● Elementos principais formadores do subsistema de memória:– Memórias temporárias (buffers ou filas)– Multiplexadores para dados, comandos e endereços– Árbitro para gerenciamento dos acessos– Monitor de clientes: gera estatísticas dos acessos– Interface física com a memória (PHY)

CME(DDR3 IP)

DDR3SDRAM

cmei

addr

cmeo

cmd

data

clk

cii(0)

cio(0)

cii(1)

cio(1)

cii(n)

cio(n)

Cliente(0)

Cliente(1)

Cliente(n)

Interfacede Clientes

InterfaceDDR3Árbitro e

Escalonador

Buffer de Comando e

DadosMódulo de Controle

do CME

Monitor deClientes

cmicmo

Buffer de Comando e

Dados

Buffer de Comando e

Dados

aii(n)

aio(n)

aii(1)

aio(1)

aii(0)

aio(0)

aii

aio

ipoipi

Interfacedo Árbitro

Interfacedo IP CME

Camada de suporte multi-clientes


FuncionamentoTransações e Granularidade

● Adiciona informações das transações solicitadas pelos clientes:– Tamanho da transação: l(n)– Prazo para conclusão: dl(n)

ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR




ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR




ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR

Fila




ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR

Fila

Round-Robin




ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR

Fila

Round-Robin

Prioridade Fixa




ClienteC0

Buffer 0

Árbitro

ClienteC1

Buffer 1IP DDR

Fila

Round-Robin

Prioridade Fixa

Multiplos clientescom QoS

Uma entrada de cliente


Prazo de ConclusãoAnálise do pior caso

● Árbitro com classificação dinâmica de prioridades;● Interrupção baseada nos prazos de conclusão;● Cálculo do tempo de resposta no pior caso (WCRT).

req(n)

time_reg

Tempo




req(n)

time_regdl(n)

wcrt(n)

Tempo




req(n)

dl(n)

wcrt(n)irq(n)

Tempo

Eleva prioridade do

cliente

time_reg


Análise do pior casoWorst-Case Response Time

● Modelo analítico utilizado para determinar o pior caso: – Cálculo do tempo de resposta para o conjunto de clientes;

– Gera uma estimativa confiável dos tempos de acesso (SHAH; KNOLL; AKESSON, 2013);

– Baseado nos parâmetros da DRAM;– Depende do algoritmo de arbitragem implementado.

● Controlador deve ser implementado com comportamento previsível:– Política de página fechada;– Não implementa reordenamento de bancos ou comandos.


Pior Caso do Tempo de Resposta

● WCRT para escrita e leitura:

● Para n clientes:

wcrtE(l)=tRBC (l)+tED (l)+tAA

wcrtL(l)=tRBC (l)+tLD (l)+tAA

tAA=tRFC+tWR+tRP+tRCD

wcrtE(l)=∑ tRBC (l)+tED (l)+tAA

wcrt L(l)=∑ tRBC (l)+tLD (l)+tAA


Modelo de Atrasos com Preempção

A

B

C

D

WW

WW

g x tCCD

g

tRCDtempo

a w w

tR(0)tRBC = g x tCCD + K

tR(1)

tWR tRP

tRBC (l)=(⌈ l (0)/ g ⌉−1)⋅(l (0)⋅tCCD+K )

tED (l )=l (1)⋅tCCD+KCliente

C0

Buffer 0A

tRBC

Árbitro

ClienteC1

Buffer 1B

tRBC

CIP

D DDR

p

K=tWR+ tRP+tRCD



A

B

C

D

WW

WW

g x tCCD

g

tRCD tWR tRP

WWWWWWWW

l1

tRCD l1 x tCCDtempo

a w w a w w w wp

tR(0)

tED = l(1) x tCCD + K

tRBC = g x tCCD + KtR(1)

tWR tRP

tRBC (l)=(⌈ l (0)/ g ⌉−1)⋅(l (0)⋅tCCD+K )


C0

Buffer 0A

tRBC

Árbitro

ClienteC1

Buffer 1B

tRBC

CIP

D DDR

p

K=tWR+ tRP+tRCD



A

B

C

D

WW

WW

g x tCCD

g

tRCD tWR tRP

WWWWWWWW

l1

tRCD l1 x tCCDtempo

a w w a w w w wp

WW

WW

g x tCCD

g

tRCD

a w w

tWR tRP

p

tR(0)

tED = l(1) x tCCD + K

tRBC = g x tCCD + KtR(1)

tWR tRP

tRBC = g x tCCD + K

tRBC (l)=(⌈ l (0)/ g ⌉−1)⋅(l (0)⋅tCCD+K )


C0

Buffer 0A

tRBC

Árbitro

ClienteC1

Buffer 1B

tRBC

CIP

D DDR

p

K=tWR+ tRP+tRCD


Análise da GranularidadeTempo de Resposta e Largura de Banda

● Varia conforme a granularidade mínima de acessos:– Caso avaliado: n=2, l(0)=l(1)=4– g=4 → preempção desabilitada– Largura de banda varia de 787 MB/s para 1896 MB/s

1 2 3 40,0

100,0

200,0

300,0

400,0

500,0

600,0

0

1000

2000

3000

4000

5000

6000

7000tRBD tED wcrt BW

Granularidade

Atr

asos (

ns)

Larg

ura

de B

anda (

MB

/s)

1 2 3 40,0

50,0

100,0

150,0

200,0

250,0

300,0

350,0

0

500

1000

1500

2000

2500tRBD tED wcrt BW

Granularidade

Atr

asos (

ns)

Larg

ura

de B

anda(M

B/s

)

Cliente Preemptado Cliente que Preempta


Análise da GranularidadeDiferentes Tamanhos de Transação

● Caso avaliado: 2 clientes

1 2 3 40

500

1000

1500

2000

2500

Cliente que preempta Cliente preemptado

Granularidade

BW

mín

ima

(M

B/s

)

1 2 3 4 5 6 7 80

500

1000

1500

2000

2500

3000


GranularidadeB

W t

eó

ric

a (

MB

/s)

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160

500

1000

1500

2000

2500

3000

3500Cliente que preempta Cliente preemptado

Granularidade

BW

Te

óri

co

(M

B/s

)




1 2 3 40

500

1000

1500

2000

2500


Granularidade

BW

mín

ima

(M

B/s

)

+140%

1 2 3 4 5 6 7 80

500

1000

1500

2000

2500

3000


GranularidadeB

W t

eó

ric

a (

MB

/s)

- 6%

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160

500

1000

1500

2000

2500

3000


Granularidade

BW

Te

óri

co

(M

B/s

)




1 2 3 40

500

1000

1500

2000

2500


Granularidade

BW

mín

ima

(M

B/s

)

+140%

1 2 3 4 5 6 7 80

500

1000

1500

2000

2500

3000


GranularidadeB

W t

eó

ric

a (

MB

/s)

- 6%

+335%-12%

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160

500

1000

1500

2000

2500

3000


Granularidade

BW

Te

óri

co

(M

B/s

)




1 2 3 40

500

1000

1500

2000

2500


Granularidade

BW

mín

ima

(M

B/s

)

+140%

1 2 3 4 5 6 7 80

500

1000

1500

2000

2500

3000


GranularidadeB

W t

eó

ric

a (

MB

/s)

- 6%

+335%-12%

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160

500

1000

1500

2000

2500

3000


Granularidade

BW

Te

óri

co

(M

B/s

)

+768%

-17%


Árbitro AdaptativoCaracterísticas da implementação

● Controle de acessos dos clientes:– Preempção com granularidade mínima g(n) = l(n)/2

● Prioridades adaptativas:– Classificação em tempo de execução.

● Análise do WCRT:– Implementação com hardware dedicado;– 3n+1 ciclos de relógio para um conjunto de n clientes;– Cálculo é realizado a cada mudança dos parâmetros dos

clientes.


Fila de Pedidos de InterrupçãoImplementação e funcionamento

Gerador deIRQ 0

ContadorTempo Absoluto

req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)

req de todos clientes

Interfacecom IP

time_reg

Tempo Absoluto



Gerador deIRQ 0


req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)


Interfacecom IP

req(0)

time_reg

d(0)

wcrt(0)

Tempo Absoluto

Clientec0



Gerador deIRQ 0


req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)


Interfacecom IP

req(0)

time_reg

d(0)

wcrt(0)

Tempo Absoluto

req(1)

dl(1) wcrt(1)

Clientec0

Clientec1



Gerador deIRQ 0


req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)


Interfacecom IP

req(0)

d(0)

wcrt(0)

Tempo Absoluto

req(1)

dl(1) wcrt(1)

Clientec0

Clientec1

time_reg



Gerador deIRQ 0


req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)


Interfacecom IP

req(0)

d(0)

wcrt(0)

Tempo Absoluto

req(1)

dl(1) wcrt(1)

irq(1)

Clientec0

Clientec1

irq(1)

time_reg



Gerador deIRQ 0


req(0)Clientec0

irq(0)

Fila dePedidos

Prioritáriose

Decodificação

Gerador deIRQ 1

req(1)Clientec1

irq(1)

Gerador deIRQ n

req(n)Clientecn

irq(n)Escalonador

deClientes

irq(n)


Interfacecom IP

req(0)

d(0)

wcrt(0)

irq(0)

Tempo Absoluto

req(1)

dl(1) wcrt(1)

irq(1)

Clientec0

Clientec1

irq(0)

irq(1)

time_reg


Análise do Pior CasoTempo de Resposta e Largura de Banda

● Simulação para 2, 4 e 8 clientes compartilhando igualmente o canal de memória:

4 8 16 32 4 8 16 32100% da BW peak 100% BW sustentada

0

0,5

1

1,5

2

2,5 2 clientes 4 clientes 8 clientes

BW

No

rma

liza

da

● DDR3-800 64-bits:100% BW peak: 6400 MB/s100% BW sustentada:

l(n)=4 3064 MB/sl(n)=8 4098 MB/sl(n)=16 4952 MB/sl(n)=32 5542 MB/s

● Modelo garante piores casos de tempo de resposta e largura de banda mínima prevista.

4 8 16 32 4 8 16 32100% da BW peak 100% BW sustentada

0,00

0,20

0,40

0,60

0,80

1,00

1,202 cli 4 cli 8 cli

tR N

orm

aliz

ad

o


Controle do tempo de respostaAnálise dos piores casos

FCFS RR FPP AA FCFS RR FPP AA FCFS RR FPP AACaso 1 Caso 2 Caso 3

0200400600800

100012001400 C0 C1 C2 C3 Média

tR (

ns

)


0200400600800

100012001400

C0 C1 C2 C3

BW

(M

B/s

)

● Cada cliente ocupa 12,5% da lagura de banda sustentada para 16 rajadas (4952MB/s);

● Intervalos de acesso de 1655 ns; ● WCRT = 1055 ns.

Caso 1

dl (ns)BW

(MB/s)

C0 5000 618

C1 5000 618

C2 5000 618

C3 5000 618




0200400600800

100012001400 C0 C1 C2 C3 Média

tR (

ns

)


0200400600800

100012001400

C0 C1 C2 C3

BW

(M

B/s

)

Caso 1

dl (ns)BW

(MB/s)

C0 5000 618

C1 5000 618

C2 5000 618

C3 5000 618

Caso 2

C0 700 1236C1 5000 618C2 5000 618C3 5000 618

Caso 3C0 700 1236C1 700 1236C2 5000 618C3 5000 618






0200400600800

100012001400 C0 C1 C2 C3 Média

tR (

ns

)


0200400600800

100012001400

C0 C1 C2 C3

BW

(M

B/s

)

700ns

Caso 1

dl (ns)BW

(MB/s)

C0 5000 618

C1 5000 618

C2 5000 618

C3 5000 618

Caso 2

C0 700 1236C1 5000 618C2 5000 618C3 5000 618

Caso 3C0 700 1236C1 700 1236C2 5000 618C3 5000 618






0200400600800

100012001400 C0 C1 C2 C3

BW

(M

B/s

)

FCFS RR FPP AA FCFS RR FPP AA FCFS RR FPP AASim 1 Sim 2 Sim 3

0500

100015002000250030003500

sub-titleC0 C1

C2 C3

Média

tR (

ns

)

Caso 4

dl (ns)BW

(MB/s)

C0 5000 1236

C1 5000 1236

C2 5000 1236

C3 5000 1236

Caso 5

C0 800 1236C1 5000 1236C2 5000 1236C3 5000 1236

Caso 6C0 800 1236C1 800 1236C2 5000 1236C3 5000 1236

● Cada cliente ocupa 25% da lagura de banda sustentada para 16 rajadas (4950MB/s)

● Intervalos de acesso de 825 ns ● WCRT = 1055 ns




0200400600800

100012001400 C0 C1 C2 C3

BW

(M

B/s

)


0500

100015002000250030003500

sub-titleC0 C1

C2 C3

Média

tR (

ns

)

Caso 4

dl (ns)BW

(MB/s)

C0 5000 1236

C1 5000 1236

C2 5000 1236

C3 5000 1236

Caso 5

C0 800 1236C1 5000 1236C2 5000 1236C3 5000 1236

Caso 6C0 800 1236C1 800 1236C2 5000 1236C3 5000 1236



800ns


MC H264 Video CPU Graf. MC H264 Video CPU Graf. MC H264 Video CPU Graf. MC H264 Video CPU Graf.Caso 1 Caso 2 Caso 3 Caso 4

0,00

0,20

0,40

0,60

0,80

1,00

1,20RR1 RR FCFS FPP AA

WC

RT

nor

mal

izad

o

Set-top Box de Televisão Digital

Caso 1 Caso 2 Caso 3 Caso 4

l(n) dl(n) l(n) dl(n) l(n) dl(n) l(n) dl(n)

CPU 1 290 ns 1 290 ns 1 290 ns 1 290 ns

MC 1 500 ns 1 500 ns 18 500 ns 18 500 ns

H264 1 680 ns 6 4100 ns 1 680 ns 6 4100 ns

Video 1 680 ns 6 4100 ns 1 680 ns 6 4100 ns

Gráfico 1 340 ns 6 2050 ns 1 340 ns 6 2050 ns

WCRT 530 ns 680 ns 700 ns 850 ns



0,00

0,20

0,40

0,60

0,80

1,00


WC

RT

nor

mal

izad

o




CPU 1 290 ns 1 290 ns 1 290 ns 1 290 ns

MC 1 500 ns 1 500 ns 18 500 ns 18 500 ns

H264 1 680 ns 6 4100 ns 1 680 ns 6 4100 ns

Video 1 680 ns 6 4100 ns 1 680 ns 6 4100 ns


WCRT 530 ns 680 ns 700 ns 850 ns


Comentários Finais

● Implementação e validação de um controle adaptativo de acesso à memória compartilhada:– Controlador de memória multi-clientes;– Árbitro adaptativo com prioridades dinâmicas:

● Adaptação é baseada nas características de acesso.● Principais características:

– Comportamento predizível no tempo:● Esquema de análise do pior caso, granularidade e

preempção.– Avaliação do funcionamento em tempo de execução;– Escalabilidade das interfaces;– Suporte à clientes com acesso heterogêneos.


Comentários Finais

● Metodologia de projeto de SoCs que explora aspectos funcionais da memória:– Permite prever características de funcionamento do

subsistema de memória:● Largura de banda;● Tempos de resposta;● Potência dissipada (não avaliada nesse trabalho).

● Modelo de comportamento do sistema:– Possibilita prever piores casos de execução:

● Análise dos tempos de resposta.– Permite implementar garantias de prazo e largura de banda:

● Desejável para clientes do tipo tempo-real.


Comentários Finais

● Limitações do sistema:– Implementação em hardware:

● Frequência máxima de operação limitada pelo número de clientes;

● Tempo de adaptação: Compromisso entre área e frequência.– Verificação de clientes “ativos”: melhorias podem ser

inseridas para verificar clientes ativos● Reduz estimativa de pior caso do tempo de resposta.


Lista de Publicações

● BONATTO, A.C.; PEREIRA, F., BORIN, A., NEGREIROS, M., SUSIN, A.A. Adaptive shared memory control for multimedia systems-on-chip. SBCCI 2014

● BONATTO, A.C.; SUSIN, A.A. Run-Time SoC Memory Subsystem Mapping of Heterogeneous Clients. ISCAS 2014

● BONATTO, A.; SUSIN, A. Memory Subsystem Architecture Design for Multimedia Applications; ISVLSI 2013 (PhD Student Forum).

● BONATTO, A. et al. Towards an Efficient Memory Architecture for Video Decoding Systems. SBESC 2012

● BONATTO, A.; SOARES, A.; SUSIN, A. Multichannel SDRAM controller design for H.264/AVC video decoder. SPL 2011.

● BONATTO, A.; SOARES, A.; SUSIN, A. High Efficiency Reference Frames Storage for H.264/AVC Decoder Hardware Implementation. In: LASCAS 2010

● BONATTO, A. C. et al. A 720p H.264/AVC decoder ASIC implementation for digital television set-top boxes. SBCCI 2010.


Lista de Publicações

● SOARES, A. B.; BONATTO, A. C.; SUSIN, A. A. Development of a SoC for Digital Television Set-Top Box: architecture and system integration issues. International Journal of Reconfigurable Computing, 2013.

● NEGREIROS, M. et al. Towards a video processing architecture for SBTVD. SPL 2012.

● SOARES, A. B.; BONATTO, A. C. a.; SUSIN, A. A. Integration issues on the development of an h.264/AVC video decoder SoC for SBTVD set top box. SBCCI 2011.


UNIVERSIDADE FEDERAL DO RIO GRANDE DO SULINSTITUTO DE INFORMÁTICA

PROGRAMA DE PÓS-GRADUAÇÃO EM MICROELETRÔNICA

Controle Adaptativo para Acesso à Memória Compartilhada em Sistemas em Chip


Referências

● AKESSON, B.; GOOSSENS, K. Architectures and modeling of predictable memory controllers for improved system integration. DATE 2011.

● AKESSON, B.; GOOSSENS, K.; RINGHOFER, M. Predator: a predictable sdram memory controller. In: HARDWARE/SOFTWARE CODESIGN AND SYSTEM SYNTHESIS (CODES+ISSS), 2007 5TH IEEE/ACM/IFIP INTERNATIONAL CONFERENCE ON. Anais. [S.l.: s.n.], 2007. p.251–256.

● ESMAEILZADEH, H. et al. Power challenges may end the multicore era. Commun. ACM, New York, NY, USA, v.56, n.2, p.93–102, Feb. 2013.

● HENRIKSSON, T et al.. Network Calculus Applied to Verification of Memory Access Performance in SoCs. ESTIMedia 2007.

● NEWMAN, L. H. Piz Daint Supercomputer Shows the Way Ahead on Efficiency. IEEE Spectrum, [S.l.], Jan. 2014.

● SEICULESCU, C. et al. A DRAM Centric NoC Architecture and Topology Design Approach. ISVLSI 2011.

● SHAH, H.; KNOLL, A.; AKESSON, B. Bounding SDRAM interference: detailed analysis vs. latency-rate analysis. DATE 2013.

controle adaptativo para acesso à memória compartilhada em ...bonatto/thesis/presentation.pdf ·...

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