Sel 414 - Sistemas Digitais

Prof. Homero Schiabel

ANÁLISE DE SIST.

SEQUENCIAIS

SÍNCRONOS

ELEMENTOS DE

MEMÓRIA: LATCHES E

FLIP-FLOPS

Latch RS

S

R

Q

Q

R

S

Q

Q

R S Q*

0 0 Q

0 1 1

1 0 0

1 1 1 **

Latch RS

Entradas

de excitação

S R Q Q*

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

0 0 0 0

Latch RS

R

S

Q

Q

Estado

presente

Estado

futuro

1 1 0 X 1 1 1 X

Não muda

RESET

SET

“Proibido”

TABELA DE

EXCITAÇÃO

DIAGRAMA

DE ESTADO

EQUAÇÃO

CARACTERÍSTICA Q* = S + R Q

Latch RS

Latch RS Síncrono

TABELA DE

EXCITAÇÃO

Ck S R Q Q*

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

0 0 0 0

1 1 0 X

1 1 1 X

Não muda

RESET

SET

“Proibido”

X X 0 0 X X 1 1

0

0

1

1

1

1

1

1

1

1

Mantém DIAGRAMA DE

ESTADO

S

R

Q

Q

Ck

0

1 0XX

0XX

1X0

10X

110

101

CSR

Latch RS

K-MAP EQUAÇÃO

CARACTERÍSTICA

(*) C = CK

Se C = 0 Q* = Q

Se C = 1

Q* = S + RQ

que é a eq. característica do RS simples

Q* = SC + RQ + QC

FF RS MS

FLIP-FLOP

• Latches inadequados para uso em sistemas

seqüenciais síncronos quando o sinal de Enable

está ativo, as entradas são gatilhadas diretamente

com a saída Q

• Portanto: qualquer mudança na entrada de excitação

causa imediatamente uma mudança na saída do latch

Quando o Enable está ativo o Latch comporta-se

como Circuito Combinacional!

FF RS MS

FLIP-FLOP

Solução controle de tempo – CLOCK – para

restringir os tempos nos quais os estados dos

elementos de memória podem mudar

Flip-flop Mestre-Escravo SR

S

R

Ck Q

Q

S

R

Ck Q

Q

C

FF RS MS

FLIP-FLOP

Flip-flop Mestre-Escravo RS

• Saída do latch RS reage imediatamente a mudanças na entrada

• Saída do FF RS controlada pelo pulso de C

S

R

Ck Q

Q

S

R

Ck Q

Q

C

Equação característica Q* = S + RQ

= à do latch simples

FF RS MS

Flip-flop RS Mestre-Escravo

S

R

Ck Q

Q

S

R

Ck Q

Q

C

TABELA DE

EXCITAÇÃO

DIAGRAMA DE

ESTADO

x0

0x

FF RS MS

Flip-flop Tipo D Mestre-Escravo

TABELA DE

EXCITAÇÃO

DIAGRAMA DE

ESTADO

D

Ck Q

Q

S

Ck Q

Q

C

Q* = D EQUAÇÃO

CARACTERÍSTICA

FF JK MS

Flip-flop JK Mestre-Escravo

TABELA DE

EXCITAÇÃO

DIAGRAMA DE

ESTADO

? EQUAÇÃO

CARACTERÍSTICA

DIAGRAMA LÓGICO ?

0x

x0 1x

x1

FF JK MS

Flip-flop JK Mestre-Escravo

DIAGRAMA DE

ESTADO

EQUAÇÃO

CARACTERÍSTICA

DIAGRAMA LÓGICO

Q* = KQ + JQ

0x

x0 1x

x1

FF Tipo D

Flip-flop Tipo D sensível à borda

• Sensibilidade a bordas elimina as transições não estáveis

período durante o qual o sinal na entrada de excitação é dispo-

nibilizado ao Latch do FF = muito curto.

Símbolo Lógico

padrão IEEE, do

FF D sensível à

subida de borda.

O pequeno triângulo na entrada

CLK indica que o dispositivo é

disparado em borda positiva.

TABELA DE EXCITAÇÃO

FF JK e tipo T

Flip-flop JK sensível à borda

O pequeno triângulo

e o cículo na entrada

CLK indicam que o

dispositivo é sensível

a transições em

borda negativa.

TABELA DE EXCITAÇÃO

Q* = JQ + KQ

EQUAÇÃO

CARACTERÍSTICA

Flip-flop tipo T

EQUAÇÃO

CARACTERÍSTICA

Q* = JQ + KQ

= TQ + TQ

SUMÁRIO – LATCHES E FF

Dispositivo Equação Característica

Latch SR Q* = S + RQ

Latch SR Gatilhado Q* = SC + QR + CQ

Latch D Q* = DC + CQ

Flip-flop SR Q* = S + RQ

Flip-flop D Q* = D

Flip-flop JK Q*

= KQ + JQ

Flip-flop T (sensível a borda) Q* = Q

Flip-flop T (com relógio) Q* = TQ + TQ

FF JK e tipo T

Exercício – Análise de sist. sequencial síncrono

FF JK e tipo T

1. Determinar:

• Tabela de Estado;

• Diagrama de Estado;

• Diagrama de tempo

Sequência de entrada:

X = 01101000

Estado inicial: y = 0

Clock

z

y

y

x

T

CLK

Q

Q

1

23

1

23

1

23

1 2

Exercício – Análise de sist. sequencial síncrono

FF JK e tipo T

2. Determinar:

• Tabela de Estado;

• Diagrama de Estado;

• Diagrama de tempo

Sequência de entrada:

X = 0011110

Estado inicial: y10 y2

0 = 10