uma reflexão sobre as tendências da eletrônica mauricio massazumi oka lsi/psi/usp

Uma Reflexão Sobre asUma Reflexão Sobre asTendências da EletrônicaTendências da Eletrônica

Mauricio Massazumi Oka

LSI/PSI/USP

"Technology Drivers"

memória (PC)microprocessador (PC)

notebooksservidores e roteadores (Internet)

serviço móvel

Lâmina Nível 0 Nível 1

Nível 2Nível 3Nível 4

Sistema Eletrônico em Níveis Hierárquicosde Subsistemas

1) Placas de CI (PWB)2) Indústria de Semicondutores3) Encapsulamento4) Convergência: PCI e encapsulamento

A Placa de Circuito Impresso (PCI)

baixo valor agregadoreduzir defeitos por número de solda

PCB Market

1999 $35 Billion

2002 $38 Billion

Multilayer

U.S. (28%), Japan (27%)

Taiwan (8-9%), Rest of World

Through hole

Placa de CIMetalização dofuro da placaTerminal do

componente

Componente

Soldafundida

Soldafundida

SMT (Surface Mount Technology)

Componente

Capa do componente

Pasta de solda

Ilha de soldagem

Placa de CI

Solda após refusão

Dupla faceMulti camadasMaior densidadeZL = jL

meado dos anos 60 - Ind. Aero-espacial

Through Hole vs. SMT

Segundos (s)

Temperatura (ºC)

200

100

60 120 180 240 300 360

Região 2

Região 3

Região 4Região 1

Segundos (s)

Temperatura (ºC)

200

100

60 120 180 240 300 360

Região 2

Região 3

Região 4Região 1

Segundos (s)

Temperatura (ºC)

200

100

60 120 180 240 300 360

Região 2

Região 3

Região 4Região 1

Região 1: Pré-Aquecimento

Região 2: Ativação

Região 3: Refusão

Região 4: Resfriamento

Laminado para Dupla Face

Fabricação de Laminado

Multicamadas

NEMA: National Electrical Manufacturers Association

Malha de Fibra de Vidro

Folha de Cobre

Sistema de Resina Epoxy

epoxide group

Business for Lead-free Products ahead of the World

PortableMD player

Sn-Cu

Sn-Ag-Cu

Sn-Ag-Bi-In

227 ℃

210 ～ 205 ℃

220 ℃

Current solder: Sn-Pb

Melting point: 183 ℃

Sn-Zn-Bi

197 ℃

Reflow soldering process

Flow soldering process

Expandto all

products

20021998 1999 2000 2001

Personal

cassette

player

Number of products adopting lead-free solder

1 216

(6,000,000 sets in total)

188

DVC

World’s first lead-free productby reflow process

World’s first lead-free productby flow process

Lead-freesoldering materials

World’s firstcomplete

elimination of use of lead

solderTV

Car audio system

Notebook PC

Promoting the First Application in the WorldPromoting the First Application in the World

Video deck Vacuum cleaner

Advanced Packaging June 2004

Dimensão Mínima

Semiconductor Industry

PWB Industry

1960 1970 1980 19900.25

2.5

25

250

(1270)

Fea

ture

dim

ensi

on

, m

mx1

0-3

Year

Indústria de Semicondutores

altíssimo valor agregado1) reduzir número de pontos de solda2) processo em lote e escalamento

2000: $204,4B2001: $139,0B

Mercado de Semicondutores

Custo de Processamento

ENIAC: 18.000 válvulas, 140 kW

2N706 (Transistor mesa - Fairchild) Minutemanamostra: US$ 250volume: US$ 100custo: US$ 0,50

Custo de Processamento

Lei de Moore (1965)Electronic Magazine

CMOS

Lei de Escalamento - Dennard (IBM) 1973

Processador Processo Vertical Horizontal Área

Willamette 180 nm 15,7 mm 13,8 mm 217 mm2

Northwood 130 nm 11,27 mm 11,27 mm 127 mm2

Itanium 2 (0,18 um, 19,5 x 21,6 mm, 421 mm2, 221M Tr, 1 GHz, 130W)

Pentium 4: FC-PBGA 2 de 478 pinos

Pentium II e III de 242 contatos

S.E.C.C.2 : Single Edge Contact Cartridge 2

Itanium 2

1,5MB L3 cache: 221M Tr

6,0MB L3 cache (Madison ): ~ 500M Tr

16KB+16KB L1 cache (dados e instruções), 256KB L2

0,18 um, 19,5 x 21,6 mm, 421 mm2, 221M Tr, 1 GHz, 130W

Consumo do GPU: estimado 120W máximoMais de 220 M de transistorsTecnologia de 0,13 mDie size: 305 mm2

BGA flip-chip de 40mm x 40mmPin count: 1309Clock do core: 400 MHz

NVIDIA GeForce 6800 Ultra (NV 40)

ULSI Process Roadmap

0.500.503.3 volts3.3 volts

0.350.352.5 volts2.5 volts

0.270.272.5 volts2.5 volts

0.180.181.8 volts1.8 volts

0.150.151.8 volts1.8 volts

19941994 19951995 19961996 19971997 19981998

0.130.131.5 volts1.5 volts

19991999

Pro

cess

Per

form

ance

Pro

cess

Per

form

ance

20002000 20012001

0.100.101.2 volts1.2 volts

120 MHz

200 MHz

300 MHz

350 MHz

400 MHz

600 MHz

1000 MHz

Dual InlaidCopper

Interconnect

TFSOI

Buried Oxide

Silicon Substrate

Dual InlaidCopper with SiOF

Low K ILD

Production DatesProduction Dates

O encapsulamento de CIs(plásticos)

proteção do CIteste

retrabalho

Total 2003: US$ 6,5 B

Encapsulamento de CIs

DIP (Dual Inline Package)

pitch: 2,54 mm / 64 pinos

QFP (Quad Flat Pack)& Fine Pitch

QFP vs. BGA

BGA (Ball Grid Array)

C4: Controlled Collapse

Chip ConnectionIBM (1969)

epóxi BT (substrato)vias térmicasvias sinal/terramáscara de solda

resina BT (Bismaleimide Triazine)

BGA (Ball Grid Array)

JEDEC J-STD-020.classification for moisture-sensitive components ·        Level 1 — unlimited floor life at 30°C/85% RH·        Level 2 — one year floor life at 30°C/60% RH·        Level 2a — four week floor life at 30°C/60% RH·        Level 3 — 168 hour floor life at 30°C/60% RH·        Level 4 — 72 hour floor life at 30°C/60% RH·        Level 5 — 48 hour floor life at 30°C/60% RH·        Level 5a — 24 hour floor life at 30°C/60% RH·        Level 6 — time on label floor life at 30°C/60% RH

IPC/JEDEC J-STD-033

Package thickness less than or equal to 1.4 mm: For levels 2a through 5a, bake time ranges from 4 to 14 hours at 125°C, or 5 to 19 days at 40°C.

Package thickness less than or equal to 2.0 mm: For levels 2a through 5a, bake time ranges from 18 to 48 hours at 125°C, or 21 to 68 days at 40°C.

Package thickness less than or equal to 4.0 mm: For levels 2a through 5a, bake time is 48 hours at 125°C, or 67 or 68 days at 40°C.

Convergência: PCI e encapsulamento

30 mm

20 mm

15 mm

10 mm (0.4 in.)

Type Area Weight

QFP 100% 100%

BGA ~50% ~50%

TAB ~40% ~40%

COB ~25% ~10%

CSP ~25% ~10%

Flip chip~10% ~5%

Type Area Weight

QFP 100% 100%

BGA ~50% ~50%

TAB ~40% ~40%

COB ~25% ~10%

CSP ~25% ~10%

Flip chip ~10% ~5%

Trend 9 JSH

TAB: Tape Automated Bonding

Filme de polímero com padrões de metal (Cu eletrodepositado)

DCA (Direct Chip Attachment)

DCA (Direct Chip Attachment)

Wire Bonding

Flip chip

CET & KGD

Efeito do Underfill

UBM: Under Bump Metalization

Tendências do DCA

CSP (Chip Scale Package)HDI (High Density Interconnect)

Interposer

CSP (Chip Scale Package)

MCM (Multi Chip Module)

Coombs

HDI (High Density Interconnect)

PTFE: politetrafluoroetilenoTeflon

HDI (High Density Interconnect)

fibras aramida: Kevlar

HDI (High Density Interconnect)

Tessera: Folded Stacked Technology

3D - µZ™ Chip Stack package utiliza tecnologia µBGA® da Tessera

SOC / MCM / SiP / SOP

SOP: 35 x 35 mm em painéis de 600 x 600 mmatual: 50 componentes/cm2 / futro: 10k componentes/cm2

SOP

warpage aceitável

Material para isolação

Conclusões

Tendência: Sistema Eletrônico

Portabilidade (Menor, Low Power, Wireless)Maior Funcionalidade

Novas FunçõesUbíquo

Tendência da Microeletrônica

EscalamentoSOC (Analógico + Digital)

Sensores e Atuadores

Design CenterIP

Fab-less

Tendência do Encapsulamento e PWB

Convergência?Dimensões Críticas ~10 um

Novos MateriasNovos Processos

Mais do que proteçãoCo-design