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UNIVERSIDADE FEDERAL DO CEARÁ
CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ENGENHARIA ELÉTRICA
DESENVOLVIMENTO DE UM INVERSOR MONOFÁSICO UTILIZANDO
CONTROLADOR DIGITAL BASEADO EM FPGA
WELLINGTON DE OLIVEIRA AVELINO
Fortaleza, Dezembro de 2010
ii
UNIVERSIDADE FEDERAL DO CEARÁ
CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ENEGENHARIA ELÉTRICA
DESENVOLVIMENTO DE UM INVERSOR MONOFÁSICO UTILIZANDO
CONTROLADOR DIGITAL BASEADO EM FPGA
Trabalho submetido à Universidade Federal do
Ceará como parte de requisitos para obtenção de
grau de Graduado em Engenharia Elétrica.
Orientador: Prof. Msc. Carlos Gustavo Castelo
Branco
WELLINGTON DE OLIVEIRA AVELINO
Fortaleza, Dezembro de 2010
iv
"Comece fazendo o que é necessário,
depois o que é possível e de repente
você estará fazendo o impossível.”
São Francisco de Assis
v
Aos meus pais Orlando e Edilma,
Aos meus Irmãos William, Wallison e Werbeson
À minha querida tia Maria do Socorro
À todos da minha família que não os citei,
Eu dedico esse trabalho.
vi
AGRADECIMENTOS
Primeiramente a Deus por me conceder a graça da vida e uma oportunidade
dessa magnitude.
À Universidade Federal do Ceará por proporcionar todo esse tempo de
experiência de vida e conhecimento. À essa instituição que me transformou uma pessoa
mais humana.
Ao professor Carlos Gustavo pela sua valiosa orientação e amizade
disponibilizada durante este tempo como orientador, também foi o responsável por
despertar ainda mais interesse pelo mundo da Eletrônica de Potência. Agradeço a
confiança em mim depositada e a oportunidade de trabalhar em outros projetos sob sua
orientação.
Aos membros da banca examinadora: Prof. Cláudio Sá e ao Prof. Francisco
Sales pelas importantes contribuições dadas à essa versão da monografia e no decorrer
do meu aprendizado.
Aos professores Fernando, Ruth, Luiz Henrique, Arthur, Demercil, René,
Laurinda, José Carlos, Ailson, Ricardo The, Sérgio Daher, Otacílio, Paulo Praça e todos
do Departamento de Engenharia Elétrica da UFC, responsáveis diretamente pela minha
formação acadêmica na graduação.
À todos meus colegas de graduação em especial: Dalton Honório, Carlos
Alberto, Gean Jacques, Levy Ferreira, Pedro André, Luiz Fernando, Luís Paulo, Décio
Haramura, Eduardo Façanha, Dante Shimoda e Guilherme Hertz.
vii
Avelino, W. O. “DESENVOLVIMENTO DE UM INVERSOR MONOFÁSICO
UTILIZANDO CONTROLADOR DIGITAL BASEADO EM FPGA”, Universidade
Federal do Ceará – UFC, 2010, 112p.
RESUMO
Este trabalho de conclusão de curso apresenta a análise, o projeto e simulação de
um inversor monofásico com tensão eficaz de saída de 127V. O intuito principal é
apresentar o desenvolvimento deste conversor utilizando uma estratégia de controle
digital baseado em dispositivos de lógica reprogramável, os FPGAs, implementado
através da linguagem de descrição de hardware, VHDL. São apresentadas algumas
aplicações destes dispositivos como controladores de conversores de potência, dando
ênfase ao desempenho do circuito de controle, no que conv=cerne a precisão e
velocidade. O estágio de processamento de potência é representado por um inversor em
ponte completa, responsável pela modulação senoidal da tensão de saída. O circuito de
potência é desenvolvido para um protótipo de 5 kVA, com frequência de 60 Hz, onde é
introduzido o estudo das partes integrantes dando ênfase ao dimensionamento e análise
dos esforços nos interruptores e no filtro LC de saída. Foi feita a compensação em
frequência, garantindo estabilidade de operação, regulação de tensão de saída em
decorrência das variações de carga e do barramento CC, a fim de manter tensão de saída
senoidal com distorção harmônica reduzida. O projeto do compensador e dos circuitos
auxiliares ao controle e potência são apresentados. São mostrados os resultados de
simulação para as condições nominais com cargas lineares e não-lineares.
Palavras-chave: Distorção harmônica, Eletrônica de Potência, FPGA, Inversor em ponte
completa, Lógica reprogramável, Linguagem de descrição de hardware, VHDL.
viii
Avelino, W. O. “DEVELOPMENT OF A SINGLE-PHASE INVERTER USING
DIGTAL CONTROLLER BASED ON FPGA” DE UM INVERSOR MONOFÁSICO
UTILIZANDO CONTROLADOR DIGITAL BASEADO EM FPGA”, Universidade
Federal do Ceará – UFC, 2010, 112p.
ABSTRACT
This work of course conclusion presents the analysis, project and simulation of
a single-phase inverter capable to operate with 127V RMS output voltage. The main
purpose is to present an implementation of the converter using the control strategy
based on reprogrammable devices, FPGAs, implemented through the hardware
description language VHDL. Some applications are presented about these devices
working as controllers of power converters, with emphasis to the performance of the
control circuit regarding the accuracy and actuation speed. Power stage is representing
by a full bridge inverter, responsible for sinusoidal modulation of the output voltage.
This prototype was developed for 5 kVA, with a frequency of 60 Hz where it is
introduced the study of the parts of the inverter, emphasizing the design and analysis of
efforts to switches and LC filter output. It was made a voltage compensator,
guaranteeing stable operation, adjustment of output voltage under variations load and
the input voltage, maintaining sinusoidal output voltage with low harmonic distortion.
The simulation results are presented. for the nominal conditions with linear and
nonlinear loads.
Key-words: Full Bridge Inverter, reprogrammable logic, harmonic distortion, FPGA,
VHDL, hardware description language, Power Electronics.
ix
SUMÁRIO
SUMÁRIO
LISTA DE FIGURAS .................................................................................................... xii
LISTA DE TABELAS ................................................................................................... xv
SIMBOLOGIA .............................................................................................................. xvi
ACRÔNIMOS E ABREVIATURAS .......................................................................... xviii
SÍMBOLOS DE UNIDADES DE GRANDEZAS FÍSICAS ........................................ xix
SUB-ÍNDICES UTILIZADOS....................................................................................... xx
1 INTRODUÇÃO GERAL .......................................................................................... 1
2 CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES
BASEADOS EM FPGA APLICADO À CONVERSORES ESTÁTICOS ..................... 5
2.1 INTRODUÇÃO ...................................................................................................... 5
2.2 ESTADO DA ARTE .............................................................................................. 5
2.3 PROPOSTA DE TRABALHO ............................................................................. 10
2.4 CONCLUSÕES .................................................................................................... 10
3 CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
12
3.1 INTRODUÇÃO .................................................................................................... 12
3.2 O FPGA ................................................................................................................ 12
3.2.1 BLOCOS LÓGICOS ................................................................................ 13
3.2.2 ROTEAMENTO ....................................................................................... 14
3.2.3 BLOCOS DE ENTRADA E SAÍDA ....................................................... 15
3.3 A FAMÍLIA CYCLONE II .................................................................................. 16
3.3.1 KIT DE DESENVOLVIMENTO CYCLONE II FPGA .......................... 17
3.4 AS LINGUAGENS DE DESCRIÇÃO DE HARDWARE .................................. 18
3.4.1 LINGUAGEM VHDL .............................................................................. 19
x
SUMÁRIO
3.4.2 VANTAGENS E DESVATAGENS DA UTILIZAÇÃO DO VHDL ..... 20
3.4.3 MODELAGEM UTILIZANDO VHDL-AMS ......................................... 20
3.5 CONCLUSÕES .................................................................................................... 22
4 CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA ............ 23
4.1 INTRODUÇÃO .................................................................................................... 23
4.2 TOPOLOGIA MONOFÁSICA EMPREGADA .................................................. 23
4.3 TÉCNICA DE MODULAÇÃO EMPREGADA .................................................. 24
4.4 ANÁLISE DAS ETAPAS DE FUNCIONAMENTO .......................................... 26
4.5 EQUACIONAMENTO ........................................................................................ 27
4.6 PROJETO DO FILTRO DE SAÍDA LC .............................................................. 28
4.6.1 CÁLCULO DA INDUTÂNCIA DE SAÍDA ........................................... 28
4.6.2 CÁLCULO DO CAPACITOR DE SAÍDA ............................................. 32
4.7 DETERMINAÇÃO DOS ESFORÇOS DE CORRENTE E TENSÃO NOS
COMPONENTES ....................................................................................................... 32
4.7.1 DETERMINAÇÃO DOS ESFORÇOS NOS ELEMENTOS PASSIVOS
33
4.7.2 DETERMINAÇÃO DOS ESFORÇOS NOS SEMICONDUTORES ..... 34
4.8 DETERMINAÇÃO DAS FUNÇÕES DE TRANSFERÊNCIA .......................... 36
4.9 REPRESENTAÇÃO DO SISTEMA EM DIAGRAMA DE BLOCOS ............... 39
4.10 CONCLUSÕES .................................................................................................. 40
5 CAPÍTULO V – PROJETO DO INVERSOR ........................................................ 42
5.1 INTRODUÇÃO .................................................................................................... 42
5.2 REPRESENTAÇÃO DO SISTEMA A SER PROJETADO ................................ 42
5.3 ESPECIFICAÇÕES DE PROJETO ..................................................................... 43
5.4 PROJETO DO INVERSOR DE FREQUÊNCIA ................................................. 44
xi
SUMÁRIO
5.5 PROJETO DO ESTÁGIO DE POTÊNCIA ......................................................... 44
5.6 PROJETO DO ESTÁGIO DE CONTROLE ........................................................ 51
5.7 CÁLCULO DA MALHA DE TENSÃO .............................................................. 57
5.8 CÁLCULO DA MALHA DE TENSÃO DISCRETIZADA ................................ 62
5.9 CONCLUSÕES .................................................................................................... 65
6 CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS ....... 66
6.1 INTRODUÇÃO .................................................................................................... 66
6.2 SIMULAÇÃO DO INVERSOR ........................................................................... 66
6.3 RESULTADOS DE SIMULAÇÃO ..................................................................... 68
6.4 RESULTADOS EXPERIMENTAIS .................................................................... 73
6.5 CONCLUSÕES .................................................................................................... 75
7 CONCLUSÃO GERAL .......................................................................................... 76
8 REFERÊNCIAS BIBLIOGRÁFICAS .................................................................... 80
9 APÊNDICE A – Esquemáticos dos circuitos auxiliares ......................................... 85
10 APÊNDICE B – Descrições em VHDL importantes ao projeto ............................. 88
xii
LISTA DE FIGURAS
LISTA DE FIGURAS
Figura 2.1 - Arquitetura de hardware do inversor com controlador misto. ...................... 6
Figura 2.2 - Esquema Geral de um PFC ........................................................................... 7
Figura 2.3 - Implementação da malha de controle no FPGA ........................................... 7
Figura 2.4 - Diagrama em blocos do algoritmo da Modulação Vetorial desenvolvido em
FPGA ................................................................................................................................ 8
Figura 2.5 - Esquema de controle digital para simulação em VHDL-AMS..................... 9
Figura 2.6 - Descrição de um resistor em VHDL-AMS ................................................... 9
Figura 3.1 - Estrutura interna de um FPGA ................................................................... 13
Figura 3.2 - Esquema de um bloco lógico padrão .......................................................... 14
Figura 3.3 - Esquema de um Ponto de Interconexão Programável ................................ 15
Figura 3.4 - Representação de uma Switch Matrix ........................................................ 15
Figura 3.5 - Diagrama de blocos do Cyclone II EP2C20 ............................................... 16
Figura 3.6 - Placa de Desenvolvimento FPGA baseado na família Cyclone II ............. 18
Figura 4.1 Inversor em Ponte Completa ......................................................................... 23
Figura 4.2 Formas de onda da modulação bipolar ......................................................... 25
Figura 4.3 - Primeira etapa de funcionamento ............................................................... 26
Figura 4.4 - Segunda etapa de funcionamento ............................................................... 26
Figura 4.5 - Circuito equivalente da saída do inversor ................................................... 29
Figura 4.6 - Ondulação da corrente parametrizada do indutor de filtro de saída ........... 30
Figura 4.7 - Modelo do conversor para a determinação da função de transferência Gv(s):
(a)completo, (b) equivalente ........................................................................................... 37
Figura 4.8 - Diagrama de Bode do sistema não compensado: ganho e fase................... 38
Figura 4.9 - Circuito analógico do controlador de tensão e resposta em frequência ...... 38
Figura 4.10 - Representação por diagrama de blocos do sistema em modo de tensão ... 39
xiii
LISTA DE FIGURAS
Figura 4.11 - Representação por diagrama de blocos do sistema discretizado .............. 40
Figura 5.1 - Representação em diagrama de blocos do sistema a ser projetado............. 42
Figura 5.2 - Inversor em ponte completa conectado ao barramento CC ........................ 44
Figura 5.3 - Esquemático simplificado do circuito lógico de controle do inversor........ 51
Figura 5.4 - Implementação do gerador de referência .................................................... 53
Figura 5.5 - Implementação da portadora ....................................................................... 54
Figura 5.6 – Implementação do Modulador PWM ......................................................... 54
Figura 5.7 – Implementação do controlador PID digital ................................................ 55
Figura 5.8 - Circuito básico para operação do ADS7804 ............................................... 55
Figura 5.9 - Diagrama de tempo de conversão (C/S fixado em "baixo") ....................... 56
Figura 5.10 - Implementação do controlador do conversor A/D .................................... 57
Figura 5.11 Diagrama de Bode do da função de transferência FTLAv(s). .................... 59
Figura 5.12 Diagrama de Bode de Cv(s) ........................................................................ 61
Figura 5.13 - Diagrama de Bode da função de transferência FTLAv(cc)(s) .................. 61
Figura 5.14 - Diagrama de ganho dos controladores discretizados ................................ 64
Figura 5.15 - Diagrama de fase dos controladores discretizados ................................... 64
Figura 6.1 Esquema do circuito de controle para a simulação ....................................... 66
Figura 6.2 Circuito amplificador diferencial utilizado na realimentação ....................... 67
Figura 6.3 - Esquema de ligação do conversor ............................................................... 67
Figura 6.4 - Tensão e Corrente de saída para a carga nominal ....................................... 68
Figura 6.5 Análise do espectro harmônico da tensão de saída para carga linear ........... 69
Figura 6.6 Tensão e corrente para um degrau de carga .................................................. 70
Figura 6.7 – Esquemático da carga com FP=0,7 ............................................................ 70
Figura 6.8 – Tensão e corrente na saída do inversor para carga com FP = 0,7 .............. 71
xiv
LISTA DE FIGURAS
Figura 6.9 Análise do espectro harmônico da tensão de saída (FP = 0,7) ...................... 71
Figura 6.10 - Esquemático da carga não linear .............................................................. 72
Figura 6.11 - Tensão e corrente na saída do inversor para carga não linear .................. 72
Figura 6.12 Análise do espectro harmônico da tensão de saída (Carga Não Linear) ..... 73
Figura 6.13 Vista geral superior do protótipo................................................................. 73
Figura 6.14 Vista Lateral do protótipo ........................................................................... 74
Figura 6.15 Tensão e corrente de saída do inversor em malha aberta ............................ 74
xv
LISTA DE TABELAS
LISTA DE TABELAS
Tabela 3-1 - Bibliotecas da linguagem VHDL e suas finalidades .................................. 21
Tabela 5-1 - Especificações do projeto........................................................................... 43
Tabela 5-2 - Parâmetros assumidos ................................................................................ 43
Tabela 5-3 - Especificação do capacitor de filtro ........................................................... 46
Tabela 5-4 - Parâmetros de projeto do indutor de filtro ................................................. 47
Tabela 5-5 - Especificações do projeto do indutor de filtro ........................................... 49
Tabela 5-6 - Especificação dos interruptores e diodos do inversor ................................ 50
Tabela 5-7 - Tabela com valores da senóide de referência............................................. 52
Tabela 5-8 - Parâmetros de projeto do compensador de tensão ..................................... 57
Tabela 6-1 - Parâmetros para a carga não linear ............................................................ 72
xvi
SIMBOLOGIA
SIMBOLOGIA
Símbolo Significado Unidade
Ângulo de defasagem entre tensão e corrente de
saída
rad
Ganho do sensor de tensão -
Rendimento teórico -
0 Permeabilidade no vácuo H/m
r Permeabilidade relativa do ar -
Frequência angular da rede rad/s
eA Área efetiva do núcleo de ferrite cm²
wA Área disponível da janela do núcleo de ferrite cm²
fB Densidade de fluxo magnético T
fC Capacitância do filtro do inversor F
vC Função de transferência do compensador analógico -
invD Razão cíclica instantânea -
e Sinal de erro da expressão do controlador -
E Tensão da fonte V
cF Fator de Crista -
cruzf Frequência de cruzamento Hz
mF Ganho do modulador PWM -
0f Frequência de corte do filtro de saída Hz
1pf, 2pf Frequência dos pólos do compensador Hz
FP Fator de Potência -
rf Frequência fundamental da tensão de saída Hz
sf Frequência de chaveamento Hz
vFTLA Função de transferência da planta em malha aberta -
1zf, 2zf Frequência dos zeros do compensador Hz
vG Função de transferência da planta -
adcH Ganho do conversor A/D -
vH Ganho do sensor de tensão -
Cfi Corrente no capacitor de filtro do inversor A
dI Corrente através dos diodos A
Lfi Ondulação instantânea da corrente no indutor do
filtro LC do inversor
A
Lfi Ondulação parametrizada da corrente no indutor do
filtro LC do inversor
A
Lfi Corrente instantânea no indutor do filtro LC do
inversor
A
0I Corrente de saída A
sI Corrente através das chaves A
xvii
SIMBOLOGIA
fJ Densidade de corrente A/cm²
nk Parâmetros do controlador na versão discretizada -
vK Ganho do compensador -
wK Fator de ocupação da janela do núcleo -
fL Indutância do filtro do inversor H
gl Entreferro do indutor de filtro cm
fM Índice de frequência -
iM Índice de modulação -
n
Número de pontos da tabela de referência -
fiosn Número de fios em paralelo -
eN Número de espiras do indutor -
Lfr Resistência do indutor de filtro do inversor Ω
vazioR Carga do inversor operando a vazio Ω
26 AWGS
Área de seção de cobre para o cabo de 26 AWG cm²
cuS
Área de seção de cobre cm²
0S Potência aparente do inversor VA
t Intervalo de tempo s
aT Período de amostragem do conversor A/D s
TDH Taxa de distorção harmônica %
sT Período de comutação s
u Sinal de controle da expressão do controlador -
barramentoCCV Tensão do barramento CC V
CCV Tensão média no barramento CC V
CCV Ondulação de tensão no barramento CC V
CfV Tensão no capacitor de filtro V
dV Tensão sobre os diodos V
máximoV Valor máximo da tabela da senóide de referência -
0V Tensão de saída V
psV Tensão da moduladora senoidal V
ptV Tensão da portadora triangular V
sV Tensão sobre a chave V
tabelaV Valores da tabela da senóide de referência -
xviii
ACRÔNIMOS E ABREVIATURAS
ACRÔNIMOS E ABREVIATURAS
Símbolo Significado
A/D Analógico/Digital
AMS Analog and Mixed-Signals
ASIC Application Specific Integrated Circuit
AWG American Wire Gauge
CA Corrente Alternada
CAD Computer-Aided Design
CC Corrente Contínua
CI Circuito Integrado
CLB Configurable Logic Block
DDR Double Data Rate
DSP Digital Signal Processing
EMI Electromagnetic Interference
EPROM Erasable Programmable ROM
EEPROM Electrically-EPROM
FPGA Field Programmable Gate Array
GPEC Grupo de Processamento de Energia e Controle
HDL Hardware Description Language
IDH Índice de Desenvolvimento Humano
IGBT Insulateed gate Bipolar tansistor
LAB Logic Array Block
LE Logic Element
PFC Power Factor Correction
PID Proporcional-Integrativo-Diferencial
PIP Ponto de Interconexão Programável
PLL Phased Locked Loop
PWM Pulse Width Modulation
RAM Random Acess Memory
SRAM Static RAM
SDRAM Synchronous Dynamic RAM
TDH Taxa de Distorção Harmônica
UPS Uninterruptible Power Suplly
VHISC Very-High-Speed Integrated Circuit
VLSI Very Large Scale Integration
xix
SÍMBOLOS DE UNIDADES DE GRANDEZAS FÍSICAS
SÍMBOLOS DE UNIDADES DE GRANDEZAS FÍSICAS
Símbolo Significado
Ω Ohm
A Ampere
cm Centímetro
dB Decibel
F Faraday
H Henry
Hz Hertz
rad Radiano
s Segundo
T Tesla
V Volt
VA Volt-Ampere
W Watt
xx
SUB-ÍNDICES UTILIZADOS
SUB-ÍNDICES UTILIZADOS
Símbolo Significado
barramento CC Valor relativo ao barramento CC
cc com compensador
di Relativo ao diodo
eficaz Valor eficaz da grandeza
inv Grandeza do inversor
maximo Valor máximo da grandeza
médio Valor médio da grandeza
mínimo Valor mínimo da grandeza
pico Valor de pico da grandeza
sc Sem compensador
Si Relativo ao IGBT
1
INTRODUÇÃO GERAL
1 INTRODUÇÃO GERAL
O desenvolvimento econômico do Brasil nesses últimos anos proporcionou um
maior bem-estar das pessoas. Fatores fundamentais que confirmam este fato é a redução
da pobreza, o aumento do poder aquisitivo com uma melhora no IDH (Índice de
Desenvolvimento Humano, que é um método padronizado de avaliação e medida do
bem-estar de um país) [1].
O acréscimo do poder de compra da população proporcionou uma popularização
de diversos equipamentos eletrônicos resultando em um aumento crescente no consumo
de energia elétrica. São de fundamental importância estudos referentes à melhoria da
qualidade do fornecimento de energia, bem como à racionalidade na sua utilização,
devido principalmente a necessidade de volumosos investimentos e grande impacto
ambiental causado para que ocorra um incremento na geração de energia elétrica.
Normas recentes ao consumo de energia elétrica mostram-se com maior rigidez,
exigindo conversores estáticos que apresentem alta eficiência, baixo conteúdo
harmônico e reduzida interferência eletromagnética (EMI), conforme [2], [3] e [4].
Outro quesito importante que precisa acompanhar a eficientização do consumo de
energia elétrica é o aumento da densidade volumétrica de potência, com finalidade de
obtenção de conversores compactos, condição necessária à miniaturização dos
equipamentos eletrônicos.
O desenvolvimento da eletrônica de potência proporcionou a disseminação de
circuitos chaveados em conversores estáticos, ocasionado pela elevada eficiência e
redução significativa de material empregado na confecção dos aparelhos eletrônicos
com o acionamento de semicondutores em alta frequência [5]. Esta melhoria trouxe aos
projetistas mais opções de topologias para que o processamento de energia se encaixe
nos padrões exigidos, ao mesmo tempo em que deixou alguns conversores para
aplicações restritas por razões de problemas advindos da distorção harmônica, perdas
por comutação e interferência eletromagnética. Outra causa da imposição de maior
rigidez nas normas técnicas foi o advento de cargas consideradas “críticas” como
sistemas de comunicação e de computadores, equipamentos hospitalares, estações de
trabalho e servidores de banco de dados em centro de informática que necessitam um
2
INTRODUÇÃO GERAL
fornecimento livre de perturbações e de interrupções, sendo necessária a tensão de saída
mais próxima de uma senóide pura.
Os inversores de frequência têm por finalidade converter de níveis de tensão ou
corrente contínuos em níveis alternados, apresentando simetria em amplitude. A
frequência de operação pode ser fixa ou variável. Dentre as aplicações onde a variação
da frequência da tensão é o principal atributo destacam-se o controle de velocidade de
motores de indução [6], máquinas que através da interação de campos magnéticos
existentes no estator e rotor, produzem torque mecânico e possuem relação direta entre a
rotação do eixo com a frequência da tensão de alimentação.
Inversores de tensão senoidais que operam com frequência fixa precisam
satisfazer parâmetros que são importantes para a carga a ser alimentada. Fontes de
alimentação para sistemas embarcados e fontes ininterruptas de energia figuram entre as
principais aplicações desses conversores, quando a frequência da tensão de saída é fixa.
Nesse tipo de emprego, as variáveis controladas nos inversores são as tensões entre as
fases e fase-neutro, que precisam ser mantidas dentro de faixas de valores estabelecidas
pela norma sob diversas condições de alimentação do inversor e tipos de cargas.
Normalmente perturbações resultantes de alterações na tensão de alimentação, variações
bruscas na carga e utilização de cargas não-lineares impedem um bom desempenho do
inversor, assim se faz necessária a inclusão de uma malha de controle de tensão para
que eventuais variações não se reflitam na saída do inversor, preservando sua forma de
onda senoidal.
A gradativa redução do custo e elevação da performance dos microcontroladores
e dos DSP’s (“Digital Signal Processor”) torna estes dispositivos atrativos para o
controle e gerenciamento de sistemas complexos. É possível implementar um sistema
de controle e gerenciamento em um único dispositivo, obtendo-se um sistema mais
flexível, menos susceptível a variações paramétricas, mais compactos e de simples
interação. Contudo, o que muito ainda se vê, são unidades de processamento de energia
com conversores estáticos operando com controle analógico [7]. A substituição dos
controladores analógicos pelos digitais se deu na maior parte na década de 80 com
avanços significativos em eletrônica digital e microcontroladores, estendendo a atuação
destes dispositivos lógicos, colocando em discussão características como confiabilidade,
facilidade de manutenção e flexibilidade para reconfiguração [8].
3
INTRODUÇÃO GERAL
Contemporaneamente, observa-se o aumento da utilização de controladores
digitais baseados em arranjo de portas lógicas cujo mesmo pode ser reconfigurado.
Esforços computacionais e quantidade de espaço para memória de programa são
atributos desconsiderados em chips como os FPGAs (“Field Programmable Gate
Array”), já que sua configuração baseia-se no desenvolvimento de circuitos lógicos
digitais que são internamente conectados e cuja funcionalidades são independentes uma
das outras [9], [10] e [11]. Sem comentar que os FPGAs presentes no mercado têm uma
alta densidade de componentes lógicos, sendo possível fazer o controle de vários
sistemas e implementações independentes [12] e [13].
Diante do que foi introduzido, pode-se verificar a importância de um controlador
digital que possa ser usado em conversores estáticos e que favoreça o avanço da
eletrônica de potência permitindo facilidade de reconfiguração, característica importante
na fase de projeto. Para um futuro não tão distante, a eletrônica de potência juntamente
com o desenvolvimento de novas tecnologias de controle, tem o papel de proporcionar
uma maior eficientização do consumo da energia elétrica, possibilitando uma melhor
resposta desses dispositivos contribuindo para uma melhor conservação dos recursos
disponibilizados aos consumidores de energia elétrica.
As motivações que impulsionaram este trabalho se concentram na possibilidade
de implementar topologias de conversores estáticos com lógica reprogramável, já que
vários estudos sobre este controlador estão em desenvolvimento há alguns anos e o
mesmo aponta uma aceitação no mercado. É objetivo também deste trabalho, tentar
buscar melhores resultados e maiores vantagens com relação aos controladores já
empregados [14].
O texto é dividido em seis capítulos. Após a Introdução, é feito uma
contextualização geral no Capítulo 2, mostrando o estado da arte da utilização de lógica
reprogramável a conversores estáticos dando um enfoque particular a inversores de
frequência.
O controlador utilizado é apresentado no capítulo 3. São apresentadas as
principais características, destacando a família Cyclone II e apresentando o kit de
desenvolvimento utilizado no protótipo. Outro aspecto abordado é a evolução do modo
de programação e configuração dos FPGAs com a chegada das linguagens de descrição
4
INTRODUÇÃO GERAL
de hardware, VHDL(“VHSIC - Very High Speed Integrated Circuit - Hardware
Description Language”) é a linguagem abordada.
O estudo do inversor de frequência, projeto do compensador e considerações
importantes serão apresentados no Capítulo 4. Nesta parte são definidas algumas
características e equações importantes que serão aproveitadas nos capítulos
subsequentes.
No Capítulo 5 serão apresentadas todas as descrições lógicas desenvolvidas
como também o projeto e dimensionamento de componentes necessários para a
concretização do projeto. Componentes internos são mostrados e explanando-se os
modos de interação entre eles para se obter a modulação por largura de pulso senoidal
através de circuitos digitais. Circuitos de aquisição de sinais e conversão analógico-
digital também fazem parte deste tópico.
O Capítulo 6 é reservado para a exibição dos resultados de simulação e
experimentais obtidos em laboratório. Ensaios com degraus de carga e com inserção de
cargas não-lineares são mostrados a fim de validar o emprego do inversor com esse
controlador digital.
E Por fim, a Conclusão geral apresenta um resumo geral dos resultados
relevantes obtidos durante a execução do trabalho desenvolvido e as sugestões para o
desenvolvimento de trabalhos futuros.
5
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
2 CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES
BASEADOS EM FPGA APLICADO À CONVERSORES ESTÁTICOS
2.1 INTRODUÇÃO
Este capítulo tem por finalidade apresentar o revisão bibliográfica de
controladores digitais baseado em FPGA aplicado a conversores de potência, mostrando
aplicações onde se faz necessária esta técnica na implementação de algoritmos de
controle.
2.2 ESTADO DA ARTE
Existe atualmente uma tendência a introduzir técnicas VLSI (“Very Large Scale
Integration”) como os FPGAs em conversores de potência. Comparado com DSPs e
aplicação de circuitos integrados específicos (ASIC “Application Specific Integrated
Circuit”) que dominam as aplicações de controle digital, os FPGAs fornecem soluções
de custo relativamente baixo, combinando as vantagens de ambos os métodos. A
capacidade de realizar processamento paralelo, por meio de lógica reconfigurável
permite que um sistema opere em alta velocidade com boa precisão. Em comparação
com ASICs, cuja sua customização é voltada para o uso particular, pode-se reduzir
empecilhos gerados quando se utiliza um DSP como controlador. Porém, o FPGA
suporta a reconfiguração do sistema e amplia as necessidades das unidades de projetos
que são caracterizados por rápida evolução e aplicações diversificadas.
Uma das aplicações da lógica reconfigurável em conversores de potência está
apresentada em [15]. O artigo trará de uma implementação de um controlador
microprocessado auxiliado por um FPGA para um inversor utilizado em sistemas de
condicionamento de potência. O microprocessador manipula operações de alto nível,
tais como controle de sequência de acionamento, monitoramento de potência, adaptação
paramétrica, auto-calibração e diagnóstico, enquanto que o CI de controle sintetizado
em um FPGA se encarrega das tarefas de baixo nível em tempo real, como controle das
malhas de tensão e corrente, geração dos sinais de acionamento das chaves por PWM
6
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
(“Pulse Width Modulation”) e aquisição de dados, como apresentado no diagrama
simplificado da Figura 2.1.
Figura 2.1 - Arquitetura de hardware do inversor com controlador misto.
Devido ao elevado grau de integração do CI de controle, a complexidade do
sistema pode ser extremamente reduzida. A natureza da alta velocidade do circuito de
controle sintetizado no FPGA efetivamente estendeu a largura de banda das fontes de
alimentação CA até a faixa que não pode ser alcançada pelas técnicas convencionais de
controle digital baseado em DSP e microcontroladores.
Outra aplicação do controlador digital baseado em FPGA está em [16] cujo
esquema simplificado é mostrado na Figura 2.2. Nela pode-se observar que a
implementação do algoritmo de controle não é direcionado a DSPs, devido à natureza
sequencial dos DSPs. Pelo menos duas instruções seriam necessárias depois de cada
amostra (adição e comparação) e isso torna o processo de DSP com atuação mais lenta
para obter uma resolução aceitável da razão cíclica conforme Figura 2.3.
7
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
Figura 2.2 - Esquema Geral de um PFC
Usando FPGA, este algoritmo poderia ser implementado internamente com
circuito lógicos, reduzindo o tempo de execução do algoritmo a retardo nos
componentes de adição e comparação. Esta abordagem é diferente da tradicional
baseada em algoritmos PID (Proporcional Integrativo Derivativo) já que nenhuma razão
cíclica é calculada, a chave é acionada diretamente. Assim, a corrente de entrada média
é controlada de forma mais precisa porque o módulo PWM é incorporado inerentemente
no algoritmo proposto.
Figura 2.3 - Implementação da malha de controle no FPGA
CA
Conversor
PFC
Controlador Digital
FPGA
ADC
ADC
L
O
A
D
ADC
Vin
Iin
Vo
ut
CA
L
O
A
D
Max
Vin
Iin
Vout
>
∑
X PI
VrefIref
GinOn-Off
∑Iin
MALHA DE CORRENTE MALHA DE TENSÃO
Somador
+
∑ Iin
Comparador
>
ADC
Multiplicador
X
Vin.Gin
Gin
Vin
On-Off
20
11
20
n
8
12
Símbolos chaves:
Lógica
Combinacional
Registradores
Números de bits
usados pela variável
8
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
Baseado na característica da simultaneidade do dispositivo FPGA, o algoritmo
de alta velocidade, em que todos os recursos são executados simultaneamente, pode ser
usado para o controle do conversor PFC (“Power Factor Correction”) enquanto
permite ainda que o sistema opere com alta precisão, apesar da sua simplicidade.
O advento da lógica reconfigurável permite que algoritmos cada vez mais
complexos possam ser executados com precisão e velocidade. A referência [17], mostra
a implementação do algoritmo da modulação vetorial usando coordenadas móveis não-
ortogonais em FPGA para inversores multiníveis. Neste trabalho, a utilização da
flexibilidade do FPGA para fazer cálculos do algoritmo proporcionou uma maior
precisão nos resultados, em comparação com os algoritmos simulados em software.
Figura 2.4 - Diagrama em blocos do algoritmo da Modulação Vetorial desenvolvido em FPGA
A divisão do algoritmo em uma parte paralela e outra sequencial proporcionou
uma melhor precisão na geração dos sinais PWM uma vez que o modulador passa a
trabalhar em altas freqüências. A Figura 2.4 mostra o diagrama de blocos que comporta
o algoritmo da modulação vetorial.
A utilização da lógica reprogramável em conversores estáticos, exige a
necessidade de se obter simuladores mistos para projeto de conversores que utilizam
tanto a tecnologia analógica como a tecnologia digital. Com a evolução das linguagens
de descrição de hardware aplicado aos FPGAs isso se tornou mais viável, como descrito
na referência [18], onde apresenta uma metodologia de desenvolvimento de controle
digital para conversores de potência. Podem-se modelar os estágios de potência e
9
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
controle em um mesmo ambiente, através da linguagem VHDL-AMS (“VHDL-Analog
and Mixed-Signals”). Esta linguagem possibilita descrições comportamentais de toda a
estrutura, podendo assim simular, testar e validar o sistema de controle digital sem a
necessidade de um protótipo. O esquema de controle digital de um conversor Buck é
mostrado na Figura 2.5.
Figura 2.5 - Esquema de controle digital para simulação em VHDL-AMS
Nesse exemplo, todos os componentes da simulação foram descritos em
linguagem de descrição de hardware, tornando ainda mais fácil a prototipação de
conversores de potência com controle digital. Um exemplo das partes que integram a
simulação é mostrada na Figura 2.6 onde apresenta um componente usado na simulação
e sua descrição comportamental.
Figura 2.6 - Descrição de um resistor em VHDL-AMS
10
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
Essa implementação possui destaque pela capacidade de simulação de todos os
componentes tanto analógicos como digitais do conversor, desta foram, é possível
reduzir o tempo de desenvolvimento do sistema total, bem como os custos finais do
projeto.
2.3 PROPOSTA DE TRABALHO
Tendo em vista as vantagens apresentadas nos artigos pesquisados, bem como a
escassez de literaturas relacionada a aplicações do controlador em questão em
conversores de potência, verifica-se a necessidade de um maior amadurecimento na
utilização da técnica de controle por FPGA. Dessa forma, o intuito principal desse
trabalho é a implementação de lógica reprogramável em conversores estáticos, com o
emprego de controle digital baseado em FPGA aplicado a um inversor monofásico. O
projeto baseia-se na utilização de metodologias de controle clássicas já bem conhecidas
em compensadores analógicos e a migração desse compensador para uma versão
discretizada.
Apesar do algoritmo de controle não ser considerado complexo e não absorver o
máximo da capacidade de reprogramação e velocidade de operação do controlador,
espera-se obter vantagens com a utilização deste dispositivo por sua confiabilidade,
precisão e integrabilidade. Esta última, muito importante por dar margem ao projetista
utilizar um único chip para o controle de vários conversores.
A importância deste trabalho também se concentra na possibilidade destes
dispositivos serem utilizados em conjunto com DSPs, possibilitando uma menor
utilização dos recursos computacionais dos microcontroladores. Isso faz com que eles
direcionem seu processamento para sistemas supervisórios e de interface com o usuário.
2.4 CONCLUSÕES
O controle digital por lógica programável possibilita o avanço da eletrônica de
potência no que concerne a utilização de algoritmos de controle mais precisos e mais
rápidos. Nesta perspectiva, os esforços de pesquisa para aplicações de controle digital
precisa ser focada no projeto de circuitos integrados, mais do que no projeto do
11
CAPÍTULO II – REVISÃO BIBLIOGRÁFICA DE CONTROLADORES BASEADOS
EM FPGA APLICADO À CONVERSORES ESTÁTICOS
algoritmo e implementação. Questões como minimização de área ocupada, a
escalabilidade, a minimização do consumo de energia e redução de ciclo de execução
desempenham um papel fundamental nas atividades de futuros projetistas. O engenheiro
na área de eletrônica de potência está, neste caso, profundamente envolvido na solução
de problemas de design digital de circuito integrado, uma atividade que tende a ser cada
vez mais comum no futuro.
12
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
3 CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL
PROPOSTO
3.1 INTRODUÇÃO
Este capítulo tem como objetivo apresentar o estudo da arquitetura proposta para
o controle do inversor de frequência. É mostrado também um fator determinante na
evolução dos projetos envolvendo lógica programável que foi o advento das linguagens
de descrição de hardware, mostrando em particular a linguagem VHDL que também já
explora projetos e simulação de circuitos analógicos.
3.2 O FPGA
FPGA são circuitos programáveis compostos por conjuntos de células lógicas
alocadas em forma de matriz. Em geral, a funcionalidade destes blocos, assim como o
seu roteamento, é configurável por software. A expressão “Field Programmable” da
denominação em inglês da sigla FPGA significa que as funções desse dispositivo são
definidas por um programa do usuário em vez de serem definidas pelo fabricante do
chip. Em circuitos ASICs a implementação é realizada no ato da construção da pastilha.
Nos FPGAs, dependendo do dispositivo, o programa pode ser “instalado”
permanentemente, semi permanentemente como parte do processo de montagem da
placa, ou carregado a partir de uma memória flash cada vez que o dispositivo é ligado
[19].
Existem basicamente três tecnologias no mercado para a confecção dos FPGAs,
onde cada uma terá melhor desempenho dependendo da aplicação para a qual será
utilizada. A primeira delas é a tecnologia com RAM (“Random Acess Memory”)
estática, a qual implementa as conexões entre os blocos lógicos através de portas de
transmissão ou multiplexadores controlados por células SRAM (“Static RAM”), essa
técnica tem como vantagem a possibilidade de ser rapidamente configurada, porém
exige hardware externo auxiliar que deve ser montado junto com os blocos lógicos [20].
A segunda técnica utiliza transistores de passagem, consistindo de uma grande
quantidade de transistores que são configurados em modo de corte (alta impedância
13
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
entre dois nós internos) ou saturação (conexão entre nós). Esta é a opção de menor
custo.
E por último as que são baseadas na tecnologia de criação de memórias
EPROM/EEPROM, estas permitem a reprogramação dos transistores internos. Sua
principal vantagem é permitir a reprogramação sem que se precise armazenar a
configuração externa.
Na Figura 3.1 está demonstrada a estrutura interna de um FPGA.
Figura 3.1 - Estrutura interna de um FPGA
3.2.1 BLOCOS LÓGICOS
As funções lógicas são implementadas no interior dos blocos lógicos os quais
podem ser descritos como combinações dos blocos de construção, servindo para formar
a unidade utilizada para gerar as funções necessárias no dispositivo. Em algumas
arquiteturas os blocos lógicos possuem recursos sequenciais tais como flip-flops ou
registradores, além da utilização de portas lógicas para implementação de circuitos
combinacionais. Utilizando esses blocos, um usuário pode construir elementos
funcionais lógicos. O fabricante Xilinx chama seu bloco lógico de CLB (“Configurable
Logic Block”), enquanto que a Altera utiliza o termo LE (“Logic Element”).
14
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
Figura 3.2 - Esquema de um bloco lógico padrão
Conforme ilustrado na Figura 3.2, os segmentos pertencentes ao canal à
esquerda do bloco lógico possuem multiplexadores que fazem as conexões ao CLB. Já,
a saída do bloco é conectada aos segmentos do canal à direita, através dos pontos de
interconexão programável.
3.2.2 ROTEAMENTO
O processo de escolha das interconexões do dispositivo é denominado
roteamento. A interconexão entre os blocos é feita através de uma rede de duas camadas
de metal. As conexões físicas entre os fios são feitas ou com transistores controlados
por bits de memória denominados PIP (Ponto de Interconexão Programável), Figura
3.3, ou com chaves de interconexão (Switch Matrix), Figura 3.4. O PIP é um transistor
de passagem controlado por uma célula de memória de configuração. Segmentos em
cada lado do transistor estão conectados ou não, dependendo do valor que está na célula
de memória. Um PIP é uma unidade básica de um bloco configurável.
15
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
Figura 3.3 - Esquema de um Ponto de Interconexão Programável
Figura 3.4 - Representação de uma Switch Matrix
As matrizes de conexão são chaves de interconexão que permitem o roteamento
entre os blocos lógicos através de linhas e colunas. Estas são programáveis na fase de
roteamento automático, executada pelo software do fabricante do FPGA.
3.2.3 BLOCOS DE ENTRADA E SAÍDA
São responsáveis pelo interfaceamento das saídas dos blocos lógicos com o meio
externo, funcionando como um pino bidirecional de entrada e saída no FPGA. Sua
constituição é basicamente de buffers bidirecionais com alta impedância de saída,
possibilitando guardar sinais de I/O, para reutilização nos blocos lógicos.
16
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
3.3 A FAMÍLIA CYCLONE II
Os dispositivos Cyclone II possuem arquitetura bidimensional baseada em linhas
e colunas para implementar a lógica customizada pelo usuário, conforme pode ser
visualizada na Figura 3.5. Essa família contem chips com interconexões de várias
velocidades entre colunas e linhas, para fornecerem ligações de sinais entre blocos
lógico vetoriais (LABs “Logic Arrays Blocks”), blocos de memória e multiplicadores. A
matriz lógica é composta de LABs, com 16 elementos lógicos cada. O Elemento lógico
consiste de uma pequena unidade de lógica que proporciona execução eficaz das
funções lógicas do usuário. Os LABs são agrupados em linhas e colunas através do
dispositivo. A família Cyclone II possui chips que variam em densidade de 4.608 a
68.416 LEs, segundo [21].
Figura 3.5 - Diagrama de blocos do Cyclone II EP2C20
Os dispositivos dessa família ainda podem contar com as seguintes
características na arquitetura:
Rede global de clock com mais de 4 PLLs (“Phased Locked Loops”);
Bloco de memória M4K (dual-port, 260 MHz);
Blocos de multiplicadores (250 MHz);
17
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
Suporte para vários padrões de I/O, com entrada máxima de 805 Mbps e
saída máxima de 640 Mbps;
Interface com dispositivos de memória DDR, DDR2, SDR, SDRAM e
QSRII SRAM (acima de 167 MHz);
Alguns dispositivos possuem interface de tensão múltipla: o FPGA pode
se ligar a outros dispositivos com tensões diferentes.
3.3.1 KIT DE DESENVOLVIMENTO CYCLONE II FPGA
O kit de desenvolvimento Cyclone II FPGA Starter Development Board, oferece
recursos integrados que permitem ao usuário desenvolver e testar os projetos que vão
desde circuitos simples a vários projetos de multimídia, tudo isso sem a necessidade de
implementar as interfaces de aplicações complexas de programação, controladores de
memória flash SRAM, SDRAM e etc. [22]. O kit de desenvolvimento pode ser visto na
Figura 3.6.
A placa de desenvolvimento possui as seguintes características:
FPGA Altera Cyclone® II EP2C20;
Dispositivo de configuração serial Altera EPCS4;
Controlador USB-Blaster, suportando JTAG e programação serial ativa;
SRAM 512 KByte;
SDRAM 8 MByte;
Memória Flash de 4 MByte;
SD Flash Card socket;
4 Chaves Push Button;
10 chaves Toggle;
Conjunto com 10 LEDs vermelhos;
Conjunto com 8 LEDs verdes;
Osciladores para fontes de clock 50 MHz, 27 MHz, and 24 MHz;
CODEC de áudio com resolução de 24-bit;
VGA DAC (rede de resistors, 4-bit) com conector de saída VGA;
Transceiver RS-232 com conector 9-pinos;
18
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
Conectores para mouse e teclado PS/2;
2 conectores de expansão de 40-pinos com resistores de proteção;
Figura 3.6 - Placa de Desenvolvimento FPGA baseado na família Cyclone II
O kit desenvolvimento apresentado possui características importantes para
desenvolvimento de projetos e se torna uma ferramenta poderosa na implementação de
circuitos com lógica reconfigurável.
3.4 AS LINGUAGENS DE DESCRIÇÃO DE HARDWARE
A dificuldade de desenvolvimento e gerenciamento de sistemas de grande
complexidade, sobretudo quando envolvem equipes que trabalham separadamente e que
possuem habilidades diferentes, por pertencerem a vertentes diferentes da engenharia,
motivaram a criação de linguagens que possibilitam a interação entre as engenharias
usando um formato comum para todos os desenvolvedores envolvidos no projeto.
Essas linguagens empregam um alto nível de abstração e foram definidas como
linguagens de descrição de hardware, HDLs, devido ao fato de ser possível descrever o
comportamento dos componentes do sistema de forma natural, ou ainda, gerar circuitos
baseados na descrição da funcionalidade dos mesmos. Através dessa integração é
proporcionada fases mais curtas na implementação de projeto como também provê um
monitoramento e uma verificação constante do desenvolvimento do sistema, devido à
utilização de um mesmo simulador com os mesmos sinais para todos.
19
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
A probabilidade de erro no desenvolvimento é consideravelmente reduzida, bem
como o tempo e custo do projeto, com a inserção dessas vantagens proporcionadas pela
utilização de uma linguagem que descreva o comportamento do hardware.
3.4.1 LINGUAGEM VHDL
A linguagem de descrição de hardware VHDL foi desenvolvida com
possibilidade de ser utilizada em todas as fases da criação de sistemas eletrônicos. Tal
linguagem promove o desenvolvimento, verificação, síntese e teste no desenvolvimento
do hardware, bem como sua manutenção, modificação e expansão. Sua primeira
padronização ocorreu no ano de 1987, através do padrão IEEE Std 1076-1987 e adotou
a versão 7.2, concluída no ano de 1986. A partir desta primeira versão, muitas
modificações foram introduzidas na versão original e, em 1993, uma versão mais
atualizada e com novas especificações da linguagem foi compilada através do padrão
IEEE Std 1076-1993, conforme [23].
O desenvolvimento da linguagem VHDL foi motivado pela necessidade de um
padrão para o intercâmbio de informações referentes ao comportamento de um circuito
entre diversos fornecedores de equipamentos para o Departamento de Defesa dos
Estados Unidos da América. A descrição dessa linguagem apresenta, com exceções de
regiões específicas no código, comandos executados concorrentemente, ou seja, a
ordem na apresentação dos comandos é irrelevante para o comportamento da descrição.
A ocorrência de um evento em um sinal leva à execução de todos os comandos
sensíveis àquele sinal. Da mesma forma que em um circuito, a mudança de um valor em
um determinando nó afeta todas as entradas ligadas a esse ponto do circuito. Porém a
linguagem permite delimitar regiões de código sequencial, onde a execução de
comandos depende da ordem com que eles aparecem no código. Para essa região são
usados comandos específicos, que não podem ser empregados em região de código
concorrente.
20
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
3.4.2 VANTAGENS E DESVATAGENS DA UTILIZAÇÃO DO VHDL
A descrição de um sistema em VHDL apresenta inúmeras vantagens, dentre elas
podem ser citadas:
Intercâmbio de informações de projetos entre grupos de pesquisa sem
necessidade de alteração;
Permite ao projetista um maior detalhamento na descrição de circuitos ao
considerar no seu projeto os atrasos comuns aos circuitos digitais;
A linguagem independe da tecnologia atual, ou seja, o desenvolvimento
de um sistema e implementação posterior independe da evolução do
fabricante e do tipo de dispositivo utilizado;
Permite fácil modificação em projetos;
Reduz consideravelmente o tempo de projeto e de implantação.
Com relação às desvantagens, podem ser consideradas relevantes o fato de que:
VHDL não gera um hardware totalmente otimizado, essa função está
voltada ao desenvolvedor;
Exige um maior conhecimento de circuitos digitais por parte do projetista
para melhorar a otimização.
3.4.3 MODELAGEM UTILIZANDO VHDL-AMS
Com o crescente uso de sistemas digitais e a sua integração com sistemas
analógicos, sentiu-se a necessidade da atualização na linguagem VHDL. Em 1999, um
conjunto de atualizações (chamado de superset) da linguagem VHDL foi compilado. A
esse superset deu-se o nome de VHDL-AMS. O padrão IEEE Std 1706.1-1999, segundo
[24], viabiliza a descrição e simulação de sistemas analógicos e sistemas mistos. A
linguagem suporta vários níveis de abstração na descrição de circuitos elétricos e não-
elétricos. A padronização da linguagem promove uma interação entre a parte digital e a
parte analógica de maneira flexível e eficiente.
21
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
Na descrição de um componente através da linguagem VHDL-AMS, deve-se
analisar a sua finalidade, definir suas características como as interfaces de entrada e
saída, seus atributos e descrever sua estrutura ou comportamento. Na modelagem de um
componente em VHDL-AMS, é necessário que o projetista tenha pacotes com
informações sobre a linguagem, as quais ajudarão na análise sintática e semântica do
compilador da ferramenta CAD. Essas informações podem ser acerca dos tipos de
variáveis que serão utilizados para se modelar o sistema, operações matemáticas,
constantes matemáticas e físicas ou um pacote de componentes modelados pelo
desenvolvedor. A esses pacotes dá-se o nome de biblioteca (library). A linguagem
VHDL permite que o desenvolvedor mantenha, em uma única descrição, várias
bibliotecas, onde cada parte de seu componente esteja em bibliotecas distintas. A
Tabela 3-1 mostra as seguintes bibliotecas e suas finalidades.
Tabela 3-1 - Bibliotecas da linguagem VHDL e suas finalidades
BIBLIOTECAS DA LINGUAGEM VHDL-AMS
Biblioteca (library) Utilização Finalidade
std_logic_1164 library ieee;
use ieee.std_logic_1164.all;
Fornecer informações sobre o
tipo padrão lógico (Standard
Logic), que é utilizado para
descrever componentes digitais.
Define para esse tipo os níveis
lógicos alto, baixo e alta
impedância.
std_logic_arith library ieee;
use ieee.std_logic_arith.all;
Fornecer as operações
matemáticas de soma,
subtração, multiplicação, etc.
math_real library ieee;
use ieee.math_real.all;
Fornecer as operações
matemáticas e algumas
grandezas matemáticas e físicas
para o tipo real.
electrical_systems library ieee;
use ieee.electrical_systems.all;
Fornecer informações sobre o
tipo sistemas elétricos
(electrical_systems), que são
utilizados para descrever
componentes analógicos.
22
CAPÍTULO III – ARQUITETURA DO CONTROLADOR DIGITAL PROPOSTO
3.5 CONCLUSÕES
O avanço da tecnologia VLSI abriu as portas para a implementação de circuitos
digitais poderosos e de baixo custo, além de implantar menor tempo de projeto.
Dispositivos programáveis permitem ser configurados para uma grande variedade de
aplicações, com alto grau de precisão e confiabilidade. Essas características fazem os
FPGAs uma tendência para o futuro do processamento digital de sinais.
O advento das linguagens de descrição de hardware integra maior facilidade para
a implantação desses dispositivos para serem utilizados como controladores digitais. A
linguagem VHDL proporciona uma maior facilidade no projeto de circuitos lógicos
além de possibilitar a integração de projetos analógicos e digitais.
Isso tudo se torna uma tendência para o futuro do processamento digital de sinais
empregado em diversos sistemas, tanto mecânicos como elétricos, apesar de ainda ser
freada por uma questão de aceitação no mercado e elevado custo de dispositivo que
empregam essa técnica de projeto.
23
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
4 CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
4.1 INTRODUÇÃO
Neste capítulo será abordada a análise quantitativa e qualitativa do inversor de
frequência, determinando todo o equacionamento e dimensionamento das partes que
integram o conversor. Também será feita a determinação das funções de transferência e
apresentados os critérios utilizados para o projeto do compensador de tensão.
4.2 TOPOLOGIA MONOFÁSICA EMPREGADA
A estrutura de potência empregada neste trabalho foi a de um inversor em ponte
completa, conforme apresentada na Figura 4.1. Este conversor é o mais utilizado e
adequado para potências elevadas, por possuir características interessantes em relação a
esforços de corrente e tensão [26]. Para uma determinada potência, os níveis de tensão e
corrente, nos semicondutores serão menores quando comparados com outras topologias
monofásicas. Esta característica se constitui uma grande vantagem dessa estrutura. O
grande inconveniente desta topologia está no maior número de chaves estáticas, que
dependendo da sua utilização pode representar uma elevação nos custos do conversor.
E
+
-
Vo
Figura 4.1 Inversor em Ponte Completa
24
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Este tipo de configuração é a mais usada no estágio de saída de UPSs
monofásicas. É considerada entre as topologias, uma estrutura complexa, por utilizar
quatro interruptores, dois dos quais com referência diferente da referência do
barramento de entrada, o que torna o circuito de acionamento mais elaborado.
4.3 TÉCNICA DE MODULAÇÃO EMPREGADA
A técnica de modulação bipolar foi escolhida para o projeto, por apresentar
simplicidade na utilização e por precisar somente de um sinal PWM para gerar o
acionamento de todas as chaves da ponte. Este fato, dá a possibilidade de utilizar um
número menor de componentes lógicos internos ao FPGA, otimizando o circuito de
controle.
Nesta técnica de modulação, é feito o acionamento dos interruptores de um
mesmo braço de forma complementar entre si e os interruptores de braços diferentes de
forma cruzada. Assim, tomando como referência a Figura 4.1, pode-se observar o
padrão de acionamento das chaves segundo a modulação, os interruptores S1 e S4
recebem o mesmo sinal de comando bem como os interruptores S2 e S3.
O diagrama da Figura 4.2,mostra os padrões de acionamento das chaves no qual
os mesmos são gerados pela comparação do sinal modulador, representado pela senóide
de referência, com o sinal da portadora, representado pela onda triangular. O valor da
tensão de saída da ponte é determinado pela largura do pulso gerada através da variação
da amplitude do sinal de controle. Pode-se observar que a tensão gerada pela ponte
assume os valores +E e –E, e que ambos aparecem no semiciclo positivo e no semiciclo
negativo do sinal modulador, daí a denominação bipolar aplicado a essa técnica de
modulação.
25
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Vtrig
Vref
S1, S4
S2, S3
Vo
+E
-E
ωt
ωt
ωt
ωt
Figura 4.2 Formas de onda da modulação bipolar
26
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
4.4 ANÁLISE DAS ETAPAS DE FUNCIONAMENTO
O inversor em ponte completa utilizando modulação bipolar apresenta quatro
etapas de funcionamento, sendo duas delas referentes ao semiciclo positivo da tensão de
saída e duas ao semiciclo negativo. Para uma melhor avaliação, considera-se que
interruptores e diodos são ideais. As etapas de operação do semiciclo negativo não serão
descritas por serem análogas às do semiciclo positivo.
Na primeira etapa de funcionamento, os interruptores S1 e S4 são acionados,
conduzindo a corrente de carga. Os demais dispositivos semicondutores se encontram
bloqueados, conforme a representação da Figura 4.3.
Figura 4.3 - Primeira etapa de funcionamento
Na segunda etapa de funcionamento do inversor, os interruptores S1 e S4 são
bloqueados e os diodos D2 e D3 são polarizados diretamente e assumem a corrente de
carga. Apesar dos interruptores S2 e S3 serem acionados nesta etapa, a corrente não
muda de sentido durante este semiciclo, fazendo com que os mesmos não conduzam. A
segunda etapa está representada na Figura 4.4.
Figura 4.4 - Segunda etapa de funcionamento
27
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Após os comandos dos interruptores S2 e S3 serem interrompidos, os
interruptores S1 e S4 são acionados novamente, repetindo-se novamente a primeira etapa
de funcionamento, já ilustrada na Figura 4.3.
Na descrição das etapas de funcionamento do inversor foi considerada a carga na
saída como sendo uma fonte de corrente que mudava de sentido conforme o semiciclo
da tensão de saída. Utilizando uma carga com características indutivas, as etapas de
funcionamento mudam quando há regeneração de energia, pois a corrente estaria
defasada da tensão de saída.
4.5 EQUACIONAMENTO
Esta seção relaciona algumas equações básicas para a determinação posterior dos
filtros de saída do inversor de frequência.
O índice de modulação (Mi), dada pela Equação (4.1), representa a relação entre
as amplitudes da tensão de pico da senóide de saída do inversor com a tensão do
barramento CC. Pode-se calcular esse índice usando a seguinte fórmula:
pico
i
barramentoCC
VM
V (4.1)
Este índice é um parâmetro muito importante, pois define o valor mínimo da
tensão de entrada do inversor em ponte completa, já que índices de modulação
superiores a 0,8 implicam maior TDH (“Taxa de Distorção Harmônica”), maiores
esforços de corrente e tensão nos interruptores e largura máxima do pulso de PWM
aplicado aos interruptores, segundo [26]. A experiência de diversos profissionais,
refletida em literaturas, conforme em [27], [29], [30] e [31], mostra que um valor que
atende ao compromisso entre esforços de corrente e tensão, bem como a uma TDH
inferior a 5%, estaria infeior a 0,8.
Outro parâmetro importante para qualidade da forma de onda da tensão de saída
é o índice de frequência (Mf), dado pela Equação (4.2) o qual relaciona a frequência de
comutação do inversor ponte completa (fs) à frequência da tensão de saída fundamental
(fr). O índice de frequência deve ser maior ou igual a 100, a fim de permitir um bom
valor de frequência de corte (fo) para o filtro de saída.
28
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
s
f
r
fM
f (4.2)
4.6 PROJETO DO FILTRO DE SAÍDA LC
Com o intuito de eliminar as componentes de frequência diferente da frequência
fundamental existentes na tensão de saída do inversor, é proposto um filtro LC de forma
que a tensão fornecida pelo conversor seja a mais senoidal possível, ou seja, com baixa
TDH [28]. A norma CEI/IEC 61000-3-2 diz que a taxa de distorção harmônica total da
tensão de saída de inversores não deve exceder a 5%, e que o componente harmônico
mais significativo não deve ultrapassar a 3% da amplitude da componente fundamental
de baixa frequência. A frequência de corte do filtro de saída deve estar
aproximadamente uma década acima da frequência fundamental da tensão de saída. Pela
utilização da modulação bipolar, é preciso que a frequência de corte esteja
aproximadamente uma década abaixo da frequência de chaveamento dos interruptores.
4.6.1 CÁLCULO DA INDUTÂNCIA DE SAÍDA
Sabendo que a frequência de comutação das chaves é bem maior que a
frequência da tensão de saída do inversor, tem-se então, uma expressão que relaciona a
razão cíclica média instantânea em função do índice de modulação Mi do inversor e o
ângulo de defasagem entre tensão e corrente de saída α, segundo a referência [29], que é
dada pela Equação (4.3):
1
( ) 1 (2
inv iD t M sen t (4.3)
A largura dos pulsos pode variar desde um valor máximo, quando o sinal da
senóide de referência se encontra em π/2, até um valor mínimo quando o sinal se
encontra em 3π/2, considerando o fator de potência da carga unitário. O circuito
equivalente que concerne ao inversor com o filtro de saída é mostrado na Figura 4.5.
29
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Figura 4.5 - Circuito equivalente da saída do inversor
Considera-se o fator de potência da carga como unitário (α = 0) para o
dimensionamento do indutor de filtro de saída, conforme em [29]. A tensão aplicada
sobre o indutor quando o interruptor estiver conduzindo, em um período de comutação
do inversor, é dada pela Equação (4.4):
( )
( ) 2 ( )Lf
f Lf Lf o
i tL r i t E V sen t
t
(4.4)
Onde ∆t corresponde ao intervalo de condução da chave. A expressão que
relaciona o intervalo de condução e a razão cíclica na entrada do filtro LC durante um
período de comutação Ts, para o circuito equivalente, é dada pela Equação (4.5):
)inv st D t T (4.5)
Substituindo (4.5) em (4.4), obtém-se a expressão da Equação (4.6).
( )
( ) 2 ( )( )
Lf
f Lf Lf o
inv s
i tL r i t E V sen t
D t T
(4.6)
A queda de tensão proporcionada pela resistência do indutor pode ser
desprezada, devido os outros termos da Equação (4.6) ser muito mais significativos do
que este. Logo, temos a seguinte expressão substituindo (4.3) em (4.6):
( )( ) 2 ( )
11 ( )
2
Lf
f Lf Lf o
i s
i tL r i t E V sen t
M sen t T
(4.7)
rLfLf
Cf R1
LfI
CfI oI
30
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Isolando o termo que se refere à variação de corrente obtém-se:
12 ( ) 1 ( )
2( )o i s
Lf
f
E V sen t M sen t T
i tL
(4.8)
A ondulação de corrente parametrizada é dada por:
( )
( )2
Lf
Lf f
o s
i ti t L
V T
(4.9)
Utiliza-se nesse projeto o conceito de ondulação de corrente parametrizada para
o cálculo do indutor de filtro. O emprego desse artifício permite que a ondulação esteja
representada em função de parâmetros comuns a inversores de freqüência (Mi e ωt),
generalizando o cálculo dessa grandeza.
Substituindo (4.8) em (4.9), obtém-se:
1 1
( ) ( ) 1 ( )2
Lf i
i
i t sen t M sen tM
(4.10)
Através da Equação (4.10), pode ser plotado o gráfico que mostra a ondulação
relativa sobre diferentes valores do índice de modulação Mi, conforme a Figura 4.6:
Figura 4.6 - Ondulação da corrente parametrizada do indutor de filtro de saída
0 1.05 2.09 3.14 4.19 5.24 6.28
0.17
0.33
0.5
0.67
0.83
1
M1t
M2t
M3t
t
----------------
iLf t M1 = 0,6
M2 = 0,7
M3 = 0,8
31
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Para se determinar os valores máximo e mínimo da ondulação de corrente
parametrizada, deriva-se (4.10) em relação à ωt e iguala-se a zero, como na Equação
(4.11), mantendo os limites de ωt variando entre 0 e 2π:
( ( ))
0( )
Lfd i t
d t
(4.11)
Substituindo (4.10) em (4.11) e resolvendo-se a equação, obtêm-se os seguintes
valores:
1 0t (4.12)
22
t
(4.13)
A primeira solução correspondente a Equação (4.12), representa o valor máximo
da corrente parametrizada, enquanto que a segunda solução apresentada em (4.13)
corresponde ao valor mínimo da mesma. Para o dimensionamento do indutor utiliza-se
o ponto de valor máximo da corrente parametrizada. Substituindo (4.12) em (4.10),
obtêm-se:
(max)
1
2Lf
i
iM
(4.14)
Determina-se o valor máximo da ondulação da corrente no indutor, substituindo
(4.14) em (4.9) isolando o termo que representa a ondulação. Obtêm-se a seguinte
expressão:
(max)
2 1
2
o sLf
f i
V Ti
L M
(4.15)
Resolvendo-se (4.15):
(max)2
Lf
f s
Ei
L f
(4.16)
O valor do indutor de filtro pode ser calculado a seguir usando a Equação (4.17):
32
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
(max)2
f
s Lf
EL
f i
(4.17)
4.6.2 CÁLCULO DO CAPACITOR DE SAÍDA
Para realizar o cálculo do capacitor de saída, devem-se ressaltar as considerações
de projeto adotadas em inversores de tensão. Para o valor da frequência de corte, f0,
emprega-se uma década acima da frequência da tensão de saída e uma década abaixo da
frequência de chaveamento, conforme as referências [29], [30], [32] nos inversores são
do tipo ponte completa com modulação em três níveis, onde a frequência da tensão
sobre o filtro é o dobro da frequência de chaveamento.
Considerando que as características das cargas a serem alimentadas pelo inversor
são na sua totalidade não-lineares, adota-se para o projeto do filtro de saída do inversor
em ponte completa, a frequência de corte 30 vezes menor que a frequência dos pulsos
de tensão à entrada do filtro. Diante do exposto, o valor da capacitância de saída pode
ser calculado pela Equação (4.18):
0
1
30 2
s
f f
ff
L C
(4.18)
Isolando Cf tem-se:
2
30
2 s
f
f
fC
L
(4.19)
4.7 DETERMINAÇÃO DOS ESFORÇOS DE CORRENTE E TENSÃO NOS
COMPONENTES
Nesta seção é feita a análise qualitativa dos esforços de corrente e tensão nos
componentes que integram a estrutura de potência do inversor.
33
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
4.7.1 DETERMINAÇÃO DOS ESFORÇOS NOS ELEMENTOS PASSIVOS
Analisando o circuito equivalente da Figura 4.5, pode-se concluir que a corrente
do indutor de saída é a soma da corrente de carga e no capacitor de saída. Sabendo-se
que a corrente que circula no capacitor é igual à ondulação de corrente no indutor, pode-
se calcular a corrente eficaz no indutor de filtro de saída utilizando a seguinte expressão:
2 2
( ) 0 ( )Lf eficaz Cf eficazI I I (4.20)
Onde I0 corresponde ao valor eficaz da corrente de saída. Considerando-se que a
corrente eficaz no capacitor é igual ao valor médio da ondulação de corrente no indutor
que corresponde ao ângulo π/4 no gráfico da Figura 4.6, obtêm-se a equação
simplificada para a corrente eficaz no capacitor.
( )
4
2
Lf
Cf eficaz
i
I
(4.21)
Substituindo (4.21) em (4.20), obtêm-se
2
2
( ) 0
4
2
Lf
Lf eficaz
i
I I
(4.22)
A corrente de pico no indutor é dada por:
( ) ( )
22
2
Lf
Lf pico Lf eficaz
i
I I
(4.23)
34
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
4.7.2 DETERMINAÇÃO DOS ESFORÇOS NOS SEMICONDUTORES
Nesta seção é feito o estudo referente aos esforços de corrente e tensão sobre os
semicondutores, com o intuito de dimensionar os componentes que trabalhem dentro da
faixa estabelecida pelo conversor. Sabe-se da fundamental importância desses cálculos,
pois eles determinam uma boa escolha dos semicondutores empregados no circuito de
potência, influenciando diretamente no comportamento e rendimento do conversor.
4.7.2.1 ESFORÇOS NOS INTERRUPTORES
Para determinar os esforços de corrente nos interruptores, considera-se que a
corrente na carga é a mesma que circula pelas chaves, Desta forma, em um ciclo de
comutação, a corrente média nas chaves é dada pela expressão:
( ) ( ) ( )s média Lf invI i t D t (4.24)
Desconsiderando as ondulações em alta frequência do indutor, a corrente
instantânea que circula pelo do filtro de saída é dada por:
( )( ) 2 ( )Lf Lf eficazi t I sen t (4.25)
A corrente média nas chaves pode ser calculada, substituindo (4.25) e (4.3) na
Equação (4.24) e calculando o valor médio, obtêm-se:
( ) ( )0
1 12 ( ) 1 ( ) ( )
2 2s média Lf eficaz iI I sen t M sen t d t
(4.26)
Resolvendo-se a Equação (4.26), obtêm-se:
( )
( )
2 cos( )1
2 4
Lf eficaz is média
I MI
(4.27)
O valor eficaz da corrente nos interruptores é calculado através da Equação
(4.28).
35
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
2
( ) ( )
0
1 12 ( ) 1 ( ) ( )
2 2s eficaz Lf eficaz iI I sen t M sen t d t
(4.28)
Resolvendo (4.28), obtêm-se:
( ) ( )
1 4cos( )
2 2 3s eficaz Lf eficaz iI I M
(4.29)
As chaves da ponte do inversor ficarão submetidos a uma tensão reversa igual à
tensão do barramento CC, assim, pode-se determinar, a tensão eficaz reversa sobre o
interruptor pela Equação (4.30):
( )s eficaz barramentoCCV V (4.30)
4.7.2.2 ESFORÇOS NOS DIODOS EM ANTIPARALELO
Para o cálculo dos esforços de corrente nos diodos em antiparalelo com os
interruptores, utiliza-se o mesmo método da corrente média nas chaves conforme
Equação (4.24). Substituindo a razão cíclica instantânea no interruptor pela razão
cíclica complementar para o diodo, obtêm-se então a Equação (4.31).
( ) ( ) 1 ( )d média Lf invI i t D t (4.31)
Substituindo (4.25) e (4.3) na expressão da corrente média no diodo para um
ciclo de comutação, obtêm-se a Equação (4.32).
( ) ( )
0
1 12 ( ) 1 ( ) ( )
2 2d média Lf eficaz iI I sen t M sen t d t
(4.32)
Resolvendo-se (4.32), obtêm-se:
( )
( )
2 cos( )1
2 4
Lf eficaz id média
I MI
(4.33)
36
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
O valor eficaz da corrente nos diodos é calculado na Equação (4.34).
2
( ) ( )
0
1 12 ( ) 1 ( ) ( )
2 2d eficaz Lf eficaz iI I sen t M sen t d t
(4.34)
A partir de (4.34), tem-se a seguinte expressão final para a corrente eficaz nos
diodos em antiparalelo com as chaves:
( ) ( )
1 4cos( )
2 2 3d eficaz Lf eficaz iI I M
(4.35)
Com relação aos esforços de tensão nos diodos, percebe-se que por estarem
conectados em antiparalelo com os interruptores, os mesmos serão submetidos à tensão
total do barramento CC, Equação (4.36).
( )d eficaz barramentoCCV V (4.36)
4.8 DETERMINAÇÃO DAS FUNÇÕES DE TRANSFERÊNCIA
Esta seção é de extrema importância para análise do conversor no domínio da
frequência e determinação da estratégia e tipo de controle utilizado no conversor.
Atualmente, dispõe-se de softwares de simulação que auxiliam o projetista a encontrar
os melhores parâmetros de compensação e determinar de forma rápida a expressão de
controle, equação à diferença, em casos que se utiliza o controle discreto.
O controle da tensão de saída do inversor é desenvolvido através do estudo da
malha de tensão que mantém a tensão de saída regulada em relação às variações de
tensão do barramento que alimenta o conversor e variações na carga. Este sistema de
controle se caracteriza como controle modo tensão, sendo necessária a determinação da
função de transferência que relaciona a razão cíclica e a tensão de saída do inversor.
A função de transferência da malha de tensão foi obtida através da aplicação do
modelo de pequenos sinais da chave PWM apresentado por Vorpérian, como na
referência [33], ao circuito do conversor CC-CA em ponte completa como mostrado na
37
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
ilustração seguinte, pois o mesmo possui a característica de um conversor do tipo
BUCK operando no modo de condução contínua no estágio de saída. Fazendo a análise
CA do circuito da Figura 4.7(a) chega-se ao circuito equivalente da Figura 4.7(b).
Figura 4.7 - Modelo do conversor para a determinação da função de transferência Gv(s):
(a)completo, (b) equivalente
Desta forma, através do circuito desta figura, obtêm-se a função de transferência
Gv(s) na Equação (4.37), que relaciona a tensão de saída em função da razão cíclica.
^
( )( ) o
v
V sG s
d
(4.37)
1
1 12 1
1 1 1
1
1
s f
Lf Lf fsf f f s
Lf Lf Lf
s R CRE
r R R r LR Rs L C s C R
R r R r R r
Da Equação (4.37), pode-se concluir que devido ao filtro LC de segunda ordem
existente na saída do inversor, a função de transferência apresenta uma inclinação de
aproximadamente -40 dB/década e fase -180º após as frequências dos pólos da planta ou
a frequência de corte do filtro. Isto gera instabilidade na saída do inversor necessitando
a alocação de dois zeros do compensador para reduzir a inclinação da função de
transferência na passagem pelo 0 dB.
rLfLf
Cf
R1
c
p
Rs
Vo
rLfLf
Cf
R1
ca
Rs
Vo
p
1 D
(a) (b)
^apV
dD
^
CI d
^
Lf CI Iai
^
E d
^
Lf CI I
E
38
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
10 100 1 103
1 104
1 105
10
0
10
20
30
40
50
60
70
80
20 log Cv s( )
0
s
2
Figura 4.8 - Diagrama de Bode do sistema não compensado: ganho e fase
Logo, o controlador mais apropriado para ser empregado nos circuitos com
filtros de saída do tipo LC e controle do tipo modo tensão é do tipo proporcional
integral derivativo (PID), que possui dois zeros e dois pólos.
Figura 4.9 - Circuito analógico do controlador de tensão e resposta em frequência
Sua função de transferência é demonstrada na Equação (4.38) e a resposta em
frequência juntamente com o circuito analógico que o representa são mostrados na
Figura 4.9. A função de transferência do compensador de tensão Cv(s), mostrada na
Equação (4.38), é dada por segundo [29]:
10 100 1 103
1 104
1 105
100
70
40
10
20
50
80
180
150
120
90
60
30
0
dB(|Gv(s)|)
ph(Gv(s))
dB(|Gv(s)|)
ph(Gv(s))
Frequência (Hz)
Mag
nitu
de
(dB
)
Fas
e (
° )
RF
RIP
Vref
CFV2
3
2
411
1
+
-
CI
RIZVo’
Vc
39
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
2
1 1
( )F FV IZ IF
v
IP IP IZ
I IP IZ
s sR C R CR
C sR R R
s sC R R
(4.38)
Para alocação dos pólos e zeros da malha de tensão são adotados os seguintes
critérios que seguem a metodologia utilizada em [29], [30], [32] e [34]:
A frequência do primeiro pólo: na origem com intuito de minimizar o
erro de regime permanente;
A frequência do segundo pólo: acima de no mínimo duas vezes a
frequência de cruzamento para atenuar os ruídos em alta frequência na
realimentação de tensão;
As frequências dos zeros: na frequência de corte do filtro LC para
garantir que o cruzamento pelo zero da função de transferência seja com
a inclinação de -20dB/década;
A frequência de cruzamento: deve ser projetada num valor menor que um
quarto da frequência de comutação.
4.9 REPRESENTAÇÃO DO SISTEMA EM DIAGRAMA DE BLOCOS
A representação do sistema junto com a malha de controle de tensão é mostra no
diagrama da Figura 4.10:
Figura 4.10 - Representação por diagrama de blocos do sistema em modo de tensão
Cv(s): representa a função de transferência do controlador da tensão de
saída;
Gv(s)Cv(s) Fm
VcVref Vod
β
^ ^ ^
40
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
Gv(s): representa a função de transferência da planta do conversor;
Fm: Ganho do modulador PWM;
β: Ganho do sensor de tensão de saída;
O projeto do controlador digital do inversor começa redefinindo o diagrama de
blocos do sistema do compensador analógico descrito anteriormente. A Figura 4.11
representa a versão discretizada do sistema:
Figura 4.11 - Representação por diagrama de blocos do sistema discretizado
Cv(z): Função de transferência discretizada do compensador;
Gv(z): Função de transferência discretizada da planta;
Fm: Ganho do modulador PWM;
Hadc: Ganho do conversor A/D;
Hv(z): Ganho do sensor de tensão de saída;
A partir disso, utiliza-se a função de mapeamento de Tustin, referência [35] para
discretizar o compensador projetado, Equação (4.39), obtendo toda a expressão do
controlador na transformada z.
2 1
( )1a
zs z
T z
(4.39)
Onde Ta é o período de amostragem do conversor A/D utilizado.
4.10 CONCLUSÕES
Este capítulo foi destinado à análise do inversor em ponte completa, destacando
o equacionamento que leva ao dimensionamento das partes integrantes do conversor. Na
Gv(z)C(z) Fm
Vo
Hv(z)Hadc
41
CAPÍTULO IV – ANÁLISE DO INVERSOR EM PONTE COMPLETA
análise qualitativa foram abordadas as etapas de funcionamento do inversor operando
em regime permanente. Na análise quantitativa, a ênfase foi dada para a determinação
das expressões para o dimensionamento do filtro de saída, cálculos dos esforços nos
semicondutores e determinação do modelo para a análise dinâmica e projeto da malha
de regulação de tensão na saída.
A análise de operação do inversor em ponte completa mostra que o mesmo pode
ser comparado com uma topologia abaixadora básica, o conversor BUCK, já bem
disseminada. E a topologia juntamente com a modulação escolhida oferece vantagem
quanto o projeto com relação a simplicidade de implementação.
O projeto do compensador de tensão foi desenvolvido a partir de técnicas já bem
exploradas utilizando circuitos analógicos baseado em amplificadores operacionais. No
capítulo seguinte, a versão digital será desenvolvida e serão apresentadas as descrições
lógicas do controle da malha de tensão a partir de equações à diferença.
42
CAPÍTULO V – PROJETO DO INVERSOR
5 CAPÍTULO V – PROJETO DO INVERSOR
5.1 INTRODUÇÃO
Este capítulo tem por finalidade apresentar a metodologia de projeto do inversor
baseado na análise feita nos capítulos anteriores. O projeto do estágio de potência e de
controle se dará em seções diferentes deste capítulo, sendo que será feita uma
especificação do filtro LC e dos semicondutores envolvidos na topologia, mostrando os
procedimentos de projeto dos dois estágios. Primeiramente será apresentado um
diagrama que mostrará os blocos do sistema completo, destacando em cada bloco os
circuitos necessários para que se faça o controle, logo após, é feito o dimensionamento
de componentes e cálculos de parâmetros importantes ao projeto.
5.2 REPRESENTAÇÃO DO SISTEMA A SER PROJETADO
A Figura 5.1 apresenta uma representação em diagrama de blocos do inversor
em ponte completa cujo dimensionamento dos seus componentes integrantes será
discutido nesse capítulo. O circuito de controle possui uma malha de tensão com a
realimentação feita através de um circuito de aquisição e conversor A/D de resolução de
12 bits. A modulação PWM bipolar, juntamente com o compensador PID são descritos
em VHDL e implementados no FPGA.
Figura 5.1 - Representação em diagrama de blocos do sistema a ser projetado
Barramento CC
300 VInversor em ponte
completa
Cargas
127 Vca
Driver B1
Controle e Comando do
Inversor de freqüência baseado
no FPGA - EP2C20F484C7N
Circuito de
aquisiçãoConversor A/D
Driver B2
43
CAPÍTULO V – PROJETO DO INVERSOR
5.3 ESPECIFICAÇÕES DE PROJETO
As especificações do projeto do inversor são mostradas na Tabela 5-1.
Tabela 5-1 - Especificações do projeto
Potência aparente total de saída So = 5 kVA
Tensão eficaz de saída V0(eficaz) = 127 V
Frequência da tensão de saída fr = 60 Hz
Fator de potência da carga FP ≥ 0,7
Taxa de distorção harmônica da tensão de saída TDH ≤ 5%
A Tabela 5-2 apresenta os parâmetros assumidos para a concretização do
projeto.
Tabela 5-2 - Parâmetros assumidos
Frequência de chaveamento fs = 24,41 kHz
Tensão média do barramento CC Vcc = 300 V
Ondulação máxima de tensão no barramento CC ∆Vcc = ±5% .Vcc
Índice de modulação do inversor Mi = 0,6
Rendimento teórico esperado do inversor η = 90%
Ondulação máxima de corrente no indutor de
filtro
∆iLf = 25%.ILf(ef)
Fator de crista máximo da corrente de carga Fc ≈ 3
Período de amostragem do conversor A/D Ta = 10 µs
Resolução do conversor A/D 12 bits
Os parâmetros assumidos e as especificações adotadas mostrados nas tabelas
anteriores foram escolhidos com base na observação de outros inversores utilizados em
UPS’s comercializadas no Brasil [36], [37].
A frequência de chaveamento utilizada foi determinada em 24,41 kHz em
decorrência dos valores de frequência das fontes de clock disponíveis para realização do
projeto. O kit de desenvolvimento dispõe de 3 osciladores de freqüência, no qual para
manter uma portadora com freqüência mais próxima de 20 kHz, freqüência utilizada na
44
CAPÍTULO V – PROJETO DO INVERSOR
maioria das UPSs pesquisadas nas referências, utilizando 11 bits de resolução, é preciso
utilizar o oscilador de 50 MHz excitando diretamente o contador que emulará a
portadora no processo de modulação por largura de pulso.
112
osciladors
ff (5.1)
Assim substituindo os valores na Equação (5.1), obtêm-se:
650 10
24,412048
sf kHz
5.4 PROJETO DO INVERSOR DE FREQUÊNCIA
Nesta seção será descrito o projeto dos estágios de potência e controle
destacando as descrições lógicas projetadas necessárias para o desenvolvimento do
controle do inversor. Vale ressaltar que se considera o barramento CC utilizado, como
uma fonte de tensão contínua de alta capacidade de fornecimento de corrente, no qual
alterações na carga do inversor não resultam em alterações consideráveis na tensão de
fornecimento.
5.5 PROJETO DO ESTÁGIO DE POTÊNCIA
A Figura 5.2 apresenta o circuito de potência do inversor em ponte completa
conectado ao barramento CC:
S1
Cf
Lf
S2
Ro
S3
S4
E
Figura 5.2 - Inversor em ponte completa conectado ao barramento CC
45
CAPÍTULO V – PROJETO DO INVERSOR
Dimensionamento do Filtro de saída
O valor da corrente eficaz que na carga do inversor é calculado pela seguinte
expressão:
00
0
SI
V (5.2)
Substituindo os valores, obtêm-se:
0
500039,37
127I A
A ondulação máxima de corrente do indutor para uma carga resistiva é dada por:
(max ) 00,25 2Lf ima I (5.3)
Substituindo o valor da corrente na Equação (5.3), obtêm-se:
( ) 0,25 2 39,37 13,92Lf máxima A
Tendo estes valores, determina-se o valor da indutância do filtro, através da
equação (4.17):
3
315460 400
2 24,41 10 13,92f fL H L H
Pode-se adotar um valor de indutância menor do que o projetado, pois se
considera o fato de que o inversor também é projetado para alimentar cargas não
lineares com fator de crista aproximadamente 3, o que faz com que o primeiro valor de
indutância obtido possa ser reduzido, [30]. Em aplicações de inversores alimentando
cargas não-lineares, é necessário conhecer as características da carga antes de escolher
uma indutância de filtragem. Por exemplo, um retificador com filtro capacitivo, precisa
drenar uma corrente elevada durante um curto período de tempo para a carga de seu
capacitor, isto é, tem-se uma derivada de corrente muito elevada tanto na subida da
corrente quanto na descida.
46
CAPÍTULO V – PROJETO DO INVERSOR
Se a indutância de filtragem do inversor não for bem projetada, a queda de
tensão no indutor gerada pela alta derivada no período em que a corrente da carga
aumenta pode ser tal que a tensão de saída tenha sua forma de onda distorcida,
propiciando queda na performance por uma alta taxa de distorção harmônica. Adota-se
nesse projeto uma redução de 15% no valor dimensionado para o indutor do filtro LC.
Determinando o valor da indutância do filtro de saída, o capacitor do filtro pode
ser calculado através da Equação (4.19):
2
3
6
30
2 24,41 1096
400 10fC F
A aproximação do valor eficaz da corrente no capacitor de filtro é dada pela
Equação (4.21), substituindo os valores dos parâmetros, obtêm-se:
( ) 6 3
1 1127 2 0,707 1 0,6 0,707
0,6 26,30
2 400 10 24,41 10Cf eficazi A
A tensão eficaz máxima sobre o capacitor de filtro é dado pela tensão eficaz de
saída do inversor:
( ) 127Cf eficazV V
Desta forma foi especificado um valor maior para o capacitor de saída devido à
indisponibilidade do valor calculado entre os valores comerciais. Ainda mais porque um
valor superior na capacitância do filtro melhora a performance do inversor para cargas
não lineares. O capacitor adotado é apresentado na Tabela 5-3.
Tabela 5-3 - Especificação do capacitor de filtro
Tipo de capacitor Polipropileno
Especificação do capacitor Cf = 120 uF/250 VCA
O indutor deve ser projetado para a corrente de pico máxima. Os valores de
corrente eficaz e de pico para o indutor é calculado através das equações (4.20) e (4.23).
47
CAPÍTULO V – PROJETO DO INVERSOR
2 2
( ) 39,37 6,30 39,87Lf eficazi A
( )
13,922 39,87 62,64
2Lf picoi A
Para o indutor de filtro, também deve ser considerado a corrente de pico máxima
relacionando o fator de crista especificado. A corrente de pico máxima quando o
inversor estiver alimentando cargas não lineares é dado por:
( )( )
13,923 39,87 126,57
2Lf pico máximai A
São definidos alguns parâmetros para o projeto físico do indutor de filtro,
conforme Tabela 5-4.
Tabela 5-4 - Parâmetros de projeto do indutor de filtro
Fator de ocupação teórico do núcleo Kw = 0,7
Máxima densidade de corrente Jf(maxima) = 350 A/cm2
Máxima densidade de fluxo magnético Bf(maxima) = 0,3 T
Permeabilidade do vácuo µo = 4.π
.10
-7 H/m
Permeabilidade relativa do ar µr = 1
O menor volume do núcleo do indutor é calculado a partir do produto das áreas
[39], definido pela expressão:
( ) ( ) 4
( ) ( )
10f Lf pico Lf eficaz
e w
w f máxima f máxima
L i iA A
K J B
(5.4)
Logo, substituindo os parâmetros e os valores calculados anteriormente na
Equação (5.4), obtêm-se:
6
4 4400 10 62,64 39,8710 135,91
0,7 350 0,3e wA A cm
Através do catálogo do fabricante de núcleos localizado em [38], escolhe-se 4
núcleos de ferrite NEE-80/38/20 com material IP12® da Thornton. As dimensões
48
CAPÍTULO V – PROJETO DO INVERSOR
geométricas do núcleo são: Ae = 4,08 cm², Aw = 9 cm², Ap = 36,72 cm4 , Ve = 72,12
cm³, MLT = 18,45 cm.
O número de espiras do indutor é calculado pela expressão seguinte, conforme
[29]:
( ) 4
( )
(max)
10f Lf pico
e Lf
f e
L IN
B A
(5.5)
Substituindo os valores encontrados, obtêm-se:
6
4400 10 62,6410
0,3 4 4,08eN espiras
A área de seção de cobre necessária, segundo [39], é calculada a partir da
Equação (5.6):
( )
( )
Lf eficaz
cu
f máxima
iS
J (5.6)
Assim:
239,37
0,1125350
cuS cm
O fio utilizado é de 26 AWG que possui uma área de seção S26AWG = 0,
001671 cm², sem isolamento, as características físicas e elétricas dos cabos estão
listadas em [40]. Portanto, a quantidade de fios em paralelo é calculada pela expressão:
26
cufios
AWG
Sn
S (5.7)
Assim, obtêm-se:
0,112587
0.001287fiosn fios
49
CAPÍTULO V – PROJETO DO INVERSOR
Portanto o valor do entreferro que é calculado pela expressão:
2
0e
g r e
f
Nl A
L (5.8)
Assim:
2
7
6
464 10 1 4 4,08 1,085
400 10gl cm
Logo, o entreferro dos indutores do filtro de saída deverá ser ajustado em
0,54cm. A Tabela 5-5 apresenta o resumo de projeto físico do indutor.
Tabela 5-5 - Especificações do projeto do indutor de filtro
Valor da Indutância Lf = 400 µH
Referência do núcleo NEE-80/38/20 IP12
Número de espiras Ne = 46 espiras
Quantidade de fios em paralelo/Bitola 87 x 26AWG
Entreferro lg/2 = 0,54 cm
Dimensionamento dos interruptores e diodos
É considerada a pior situação de esforços de corrente nos interruptores S1, S2, S3,
S4, fator de potência unitário para a carga e razão cíclica máxima para o cálculo dos
valores de corrente médio e eficaz nos interruptores. Através das equações (4.27) e
(4.29), obtêm-se:
( )
2 39,37 0,83 11 14,63
2 4s médiaI A
( )
1 439,87 0,83 1 26,02
2 2 3s eficazI A
50
CAPÍTULO V – PROJETO DO INVERSOR
Os valores médio e eficaz para as correntes nos diodos em antiparalelo D1, D2,
D3 e D4 são calculados também para a pior situação, quando o fator de potência na carga
for 0,7. A partir das equações (4.33) e (4.35), obtêm-se:
( )
2 39,37 0,83 0,71 4,81
2 4d médiaI A
( )
1 439,87 0,83 0,7 14,19
2 2 3d eficazI A
A tensão reversa máxima sobre os interruptores e diodos antiparalelos é
determinada através da equação (4.30) e (4.36).
( ) ( ) 300s eficaz d eficazV V V
A Tabela 5-6 apresenta a especificação dos interruptores juntamente com seus
diodos em antiparalelo. Nesse IGBT, interruptor e diodo se encontram no mesmo
encapsulamento. A escolha dessa referência se condicionou no fato de que o inversor
não possui circuito de snubber para auxiliar a comutação, tornando necessária a escolha
de um IGBT que proporcionasse baixas perdas em condução e comutação. O IGBT
utilizado é o IRGP35B6PD da série WARP2 [42] que constitui uma das mais recentes
tecnologias de IGBT’s comercializados de baixo custo.
Tabela 5-6 - Especificação dos interruptores e diodos do inversor
Tipo de interruptor/Diodo IGBT NPT/Ultra rápido
Corrente média máxima de coletor Ic(media) = 34 A @100°C
Tensão máxima coletor-emissor VCE = 600V
Resistência térmica junção-cápsula
(IGBT)
Rthjc(Si)=0,41°C/W
Corrente media máxima do diodo ID(media)=15 A @100°C
Resistência junção-cápsula (Diodo) Rthjc(di)=1,7°C/W
Referência (International Rectifier) IRGP35B60PD
51
CAPÍTULO V – PROJETO DO INVERSOR
5.6 PROJETO DO ESTÁGIO DE CONTROLE
O estágio de controle desenvolvido para o inversor de frequência pode ser
visualizado através do esquemático simplificado da Figura 5.3:
Figura 5.3 - Esquemático simplificado do circuito lógico de controle do inversor
Conforme pode ser visto na Figura 5.3, os circuitos de controle de cada braço
são sincronizados através de uma geração de uma referência senoidal dada pela síntese
de uma memória ROM que utiliza os valores de um contador como endereço. Também
é usado um contador de 11 bits como a portadora para a modulação. Existem ainda
divisores de frequência para adaptar a frequência de clock interna, 50 MHz, do kit de
desenvolvimento às taxas de frequência compatíveis com os circuitos internos e um
circuito lógico que fará a interface com o conversor A/D ADS7804. O modulador PWM
compara os valores gerado pelo controlador PID digital com a portadora, gerando os
sinais de acionamento dos interruptores.
Por questão de incompatibilidade de tensão, pois o FPGA trabalha com uma
tensão de 3,3 V muito inferior a tensão necessária para acionamento dos drivers, foi feio
um circuito de interface a partir de buffers de coletor aberto. Para realimentação foi
inserido um circuito baseado em um amplificador diferencial.
Driver Braço1
S1/S2
Clock 50 MHz
RL
R4
R1
R2
R3
C1
C2
VCf1
VCf2
Divisor de
freqüência
1/100
Contador
-1023 - 1023
Divisor de
freqüência
1/100
Contador
0-299 Memória ROM
Senóide de referênciaControlador PID
digital
Divisor de
freqüência
1/100 Modulador PWM
Vin
GND
b0
b11
Conversor A/D
ADS7804
BUSY
+15 V
Buffers com
coletor aberto
Driver Braço2
S3/S4
Portadora digital
Controlador do
conversor A/D
FPGA - EP2C20F484C7N
52
CAPÍTULO V – PROJETO DO INVERSOR
Todos os circuitos citados se encontram no anexo, juntamente com as descrições
de hardware de cada componente empregado no estágio de controle. A seguir será
descrito o projeto do compensador de tensão ressaltando técnicas utilizadas de
normalização para se obter melhores resultados.
Gerador de referência
Para implementar a malha de controle do inversor é necessário ter uma senóide
de referência, portanto optou-se por gerar o valor de referência a partir de uma tabela de
valores inteiros. O rendimento do controlador é extremamente dependente da exata
geração do valor de referência, uma vez que esses dados junto com os dados
provenientes do conversor A/D são responsáveis pela geração do erro do sistema,
variável de entrada no compensador de tensão.
Foram escolhidos 300 valores, adquiridos através de softwares simuladores
utilizados em projetos de engenharia. Através da quantidade de valores da tabela,
intensidade e período da senóide de referência pode-se determinar tais valores através
da Equação (5.27).
2 60
( )300
tabela máximo
nV n V sen
(5.9)
Como resultado, obteve-se a Tabela 5-7 com os valores da senóide de referência:
Tabela 5-7 - Tabela com valores da senóide de referência
0 17 34 52 69 86 103 120 137 154 171 188 204 221 237
254 270 286 302 318 334 350 365 381 396 411 426 440 455 469
483 497 510 524 537 550 562 575 587 599 610 622 633 643 654
664 674 684 693 702 711 719 727 735 742 749 756 763 769 775
780 785 790 794 798 802 805 808 811 813 815 816 818 818 819
819 819 818 817 816 814 812 810 807 804 800 796 792 787 783
777 772 766 760 753 746 739 731 723 715 706 698 688 679 669
659 649 638 627 616 604 593 581 568 556 543 530 517 503 490
476 462 447 433 418 403 388 373 358 342 326 310 294 278 262
53
CAPÍTULO V – PROJETO DO INVERSOR
246 229 213 196 179 162 146 129 112 94 77 60 43 26 9
-9 -26 -43 -60 -77 -94 -112 -129 -146 -162 -179 -196 -213 -229 -246
-262 -278 -294 -310 -326 -342 -358 -373 -388 -403 -418 -433 -447 -462 -476
-490 -503 -517 -530 -543 -556 -568 -581 -593 -604 -616 -627 -638 -649 -659
-669 -679 -688 -698 -706 -715 -723 -731 -739 -746 -753 -760 -766 -772 -777
-783 -787 -792 -796 -800 -804 -807 -810 -812 -814 -816 -817 -818 -819 -819
-819 -818 -818 -816 -815 -813 -811 -808 -805 -802 -798 -794 -790 -785 -780
-775 -769 -763 -756 -749 -742 -735 -727 -719 -711 -702 -693 -684 -674 -664
-654 -643 -633 -622 -610 -599 -587 -575 -562 -550 -537 -524 -510 -497 -483
-469 -455 -440 -426 -411 -396 -381 -365 -350 -334 -318 -302 -286 -270 -254
-237 -221 -204 -188 -171 -154 -137 -120 -103 -86 -69 -52 -34 -17 0
Desta forma, define-se através da linguagem de descrição de hardware proposta
uma memória ROM, onde se podem acessar os valores da senóide de referência a partir
de valores de endereçamento, valores esses que são obtidos através de um contador de
módulo 300: 150 valores para o semi-ciclo positivo e 150 valores para o semi-ciclo
negativo.
A partir de um sinal de clock 27 MHz, juntamente com um divisor de frequência
acionando um contador, pode-se emular uma fonte senoidal para os valores de
referência, cuja frequência é definida em 60 Hz, conforme Figura 5.4.
Figura 5.4 - Implementação do gerador de referência
Portadora
A geração da onda triangular portadora utilizada na modulação por largura de
pulso é obtida digitalmente através de uma estrutura de contagem síncrona de 11 bits
como mostrado na Figura 5.5. A implementação fez-se a partir de uma fonte de clock de
VCC
ce
endereco[8..0]
saida[11..0]
REFERENCIA_SENOIDAL_2
inst4
clk_in teste
saida[8..0]
PORTADORA_TRIANGULAR_2
inst5
LIMITE_SUPERIOR 300 Signed Integer
LIMITE_INFERIOR 0 Signed Integer
Parameter Value Type
Freq = 27 MHz
Freq = 60 Hz
Freq = 18 kHz
clock_in clock_out
DIVISOR_DE_FREQUENCIA
inst20
DIVISOR 1500 Signed Integer
Parameter Value Type
54
CAPÍTULO V – PROJETO DO INVERSOR
50 MHz do kit de desenvolvimento conectado ao clock de um contador crescente.
Podendo assim, ser estabelecida uma portadora com frequência de 24,41 kHz .
Figura 5.5 - Implementação da portadora
Modulador PWM
O modulador PWM é o componente que gera os pulsos para acionamentos dos
interruptores no inversor a partir dos sinais da portadora e da referência. Sua
implementação é feita através de um comparador, conforme a Figura 5.6:
Figura 5.6 – Implementação do Modulador PWM
Compensador PID digital
A Figura 5.7 mostra o bloco que representa o controlador PID digital. Esta
implementação possui os valores de realimentação e da senóide de referência como
entrada, calcula o erro e gera o sinal de controle, usando a expressão:
1 2 3 4( ) ( ) ( 1) ( 2) ( 1) ( 2)u k e k k e k k e k k u k k u k (5.10)
Onde u(k), e(k) representam respectivamente o sinal atuais de controle e de erro;
u(k-1), e(k-1) os sinais de controle e erro após uma interação do controlador e por
último u(k-2) e e(k-2), após duas iterações. Para sincronizar o controlador PID com o
conversor A/D, uma máquina de estado foi construída. Assim, o processo inicia quando
clk_in saida[11..0]
PORTADORA_TRIANGULAR
inst21
LIMITE_SUPERIOR 1023 Signed Integer
LIMITE_INFERIOR -1023 Signed Integer
Parameter Value Type
VCCCLOCK_INPUT_50M22 INPUT
Freq = 50 MHz Freq = 24,41 kHz
NOT
inst24
portadora[11..0]
ref erencia[11..0]
sinal_pwm
MODULADOR_PWM
inst25
55
CAPÍTULO V – PROJETO DO INVERSOR
o conversor A/D finaliza uma conversão, a máquina gera um sinal para cada flip-flop
atualizar u(k-1) e e(k-1), e então modificar e(k) e o sinal de saída u(k).
Figura 5.7 – Implementação do controlador PID digital
Controle do conversor A/D
Para aquisição dos dados foi utilizado o conversor A/D ADS7804. O fabricante
propõe uma configuração básica para operar com saída de dados completa, conforme
mostrado na Figura 5.8. O pino C/S (pino 25) é o sinal habilitador do conversor, estando
em nível lógico alto a conversão está desabilitada e todos os pinos de saída são posto
em alta impedância. Colocando R/C (pino 24) em nível lógico baixo por no mínimo de
40 ηs dá início a uma conversão.
Figura 5.8 - Circuito básico para operação do ADS7804
O pino BUSY (pino 26) irá para nível lógico baixo e assim permanecerá até ser
concluída a conversão e os registradores de saída serem atualizados. Os dados estarão
na saída em formato de complemento 2 com o bit mais significativo no pino 6. A
V_referencia[11..0]
V_aquisicionado[11..0]
ERRO_K
ERRO_K_1
ERRO_K_2
V_compensado[11..0]
controlador_pid_digital_BLOCO
inst5
clk
reset
K
K1
K2
MAQUINA_DE_ESTADO
inst34
56
CAPÍTULO V – PROJETO DO INVERSOR
transição do pino BUSY, ao término do processo de conversão, foi utilizada pelo FPGA
como pulso para registrar os dados da conversão. A combinação dos sinais C/S e R/C
em “baixo” por no mínimo de 40ns coloca imediatamente o conversor ADS7804 em
funcionamento fixando o valor da amostra de tensão e consequentemente, dando início
a conversão. A Figura 5.9 mostra simplificadamente através do diagrama de tempo, o
comportamento de cada sinal ao logo do processo de conversão.
Figura 5.9 - Diagrama de tempo de conversão (C/S fixado em "baixo")
Para possibilitar o controle do conversor A/D foi criado um componente que
forneça o sinal de clock para a o funcionamento do conversor e uma estrutura
registradora que receba o sinal proveniente do pino BUSY e armazene o valor
convertido.
57
CAPÍTULO V – PROJETO DO INVERSOR
Figura 5.10 - Implementação do controlador do conversor A/D
5.7 CÁLCULO DA MALHA DE TENSÃO
A malha de tensão do inversor é implementada através de um controlador PID
digital, cujo projeto é feito a partir de um controlador analógico e posteriormente
discretizado. Assim, para o projeto do controlador na sua versão analógica, deve-se
adotar alguns parâmetros de projeto conforme mostrado na Tabela 5-8. Os valores
correspondentes as tensões serão convertidos para os respectivos valores inteiros para
cálculo em ponto fixo, com relação à resolução utilizada no projeto na versão discreta
da malha de tensão.
Tabela 5-8 - Parâmetros de projeto do compensador de tensão
Tensão de pico da portadora triangular Vpt(pico) = 5 V
Ganho do sensor de tensão β = 0,02222
Carga do inversor operando a vazio Rvazio = 10 kῼ
Tensão de pico da moduladora senoidal Vps(pico) = 4 V
V_ref erencia[11..0]
V_lido[11..0]
clock
V_compensado[11..0]
CONTROLADOR_PID_DIGITAL2
inst5
K0 3012924 Signed Integer
K1 -5691583 Signed Integer
K2 2687930 Signed Integer
K3 -114710 Signed Integer
K4 49174 Signed Integer
Parameter Value Type
dado_entrada[11..0]
clk_busy
dado_saida[11..0]
CONTROLE_CONVERSOR_AD2
inst2
ce
endereco[11..0]
saida[11..0]
REFERENCIA_SENOIDAL
inst22
VCC
58
CAPÍTULO V – PROJETO DO INVERSOR
Função de transferência da malha de tensão do inversor
Determina-se a função de transferência Gv(s) do inversor substituindo na
Equação (4.37) os parâmetros calculados até esta seção. Será desconsiderada a
resistência série equivalente do capacitor de filtro e a resistência do indutor do filtro.
8 2 7
315( )
4,80 10 2066,80 2,08 10vG s
s s
A frequência de corte do filtro de saída é calculada por:
00 726,44
2f Hz
Determinação dos demais parâmetros do diagrama de blocos da malha de tensão
O ganho do bloco modulador PWM é determinado por:
( )
1 10,2
5m
pt pico
FV
O ganho do sensor de saída foi determinado nas especificações do projeto do
controlador:
0,02222
Este ganho é representado pelo circuito de amostragem de tensão, circuito
emulado pelo amplificador diferencial, conforme Apêndice A. Este valor foi escolhido
para compatibilizar a tensão de saída do inversor a níveis de tensão compatíveis com o
circuito de conversor A/D.
Função de transferência em laço aberto sem o compensador
A função de transferência da planta em malha aberta é definida por:
59
CAPÍTULO V – PROJETO DO INVERSOR
( ) ( ) ( )v sc vFTLA s G s (5.11)
Os diagramas de módulo e fase da função de transferência FTLAv(sc)(s) são
mostrados na Figura 5.11:
Figura 5.11 Diagrama de Bode do da função de transferência FTLAv(s).
Determinação da função de transferência de laço aberto com compensador
Adotando os critérios recomendados pela teoria de controle [30], o compensador
deve ser projetado de tal forma que a frequência de cruzamento da função de
transferência de laço aberto deve ser menor que fcruz = fs/4. Portanto, para o projeto
considera-se:
3,487
scruz
ff kHz
Para alcançar esta frequência de cruzamento o compensador deve ter um ganho
Kv de:
20 log ( ) 23,96vA G s dB
2010 15,79
A
vK
10 100 1 103
1 104
1 105
100
80
60
40
20
0
20
180
150
120
90
60
30
0
dB(|FTLAv(s)|)
ph(FTLAv(s))
dB(|FTLAv(s)|)
ph(FTLAv(s))
Frequência (Hz)
Mag
nitu
de
(dB
)
Fas
e (
° )
60
CAPÍTULO V – PROJETO DO INVERSOR
Para plantas de segunda ordem é recomendado usar o compensador PID, onde
Adota-se os critérios de alocação de pólos e zeros da malha de tensão recomendados no
capítulo 4. A partir do que já foi exposto, pode-se determinar as frequências importantes
ao compensador nas expressões seguintes. Os zeros do compensador alocados na
frequência natural de oscilação:
1 2
1726,44
2z z
f f
f f HzL C
Um pólo do compensador na origem para minimizar o erro estático:
1 0pf Hz
Outro pólo é alocado 16 vezes a frequência natural:
2 016 11,62pf f kHz
Desta forma, pode-se obter a expressão do compensador utilizado na malha de
tensão do inversor em ponte completa:
1 2
2
2 2( )
2
z z
v v
p
s f s fC s K
s s f
(5.12)
24564,35
( ) 15,7973010,61
v
sC s
s s
O diagrama de Bode do compensador Cv(s) é apresentado na Figura 5.12.
61
CAPÍTULO V – PROJETO DO INVERSOR
Figura 5.12 Diagrama de Bode de Cv(s)
A função de transferência de laço aberto com o compensador é dada por:
( ) ( ) ( )v cc v vFTLA G s C s (5.13)
Os diagramas de módulo e fase da função de transferência de laço aberto com o
compensador são apresentados na figura a seguir:
Figura 5.13 - Diagrama de Bode da função de transferência FTLAv(cc)(s)
10 100 1 103
1 104
1 105
10
4
18
32
46
60
100
60
20
20
60
100
dB(|Cv(s)|)
ph(Cv(s))
dB(|Cv(s)|)
ph(Cv(s))
Frequência(Hz)
Mag
nitude (
dB
)
Fase
( °
)
1 10 100 1 103
1 104
1 105
75
50
25
0
25
50
75
180
160
140
120
100
80
60
40
dB(|FTLAv(s)|)
ph(FTLAv(s))
dB(|FTLAv(s)|)
ph(FTLAv(s))
Frequência (Hz)
Fas
e (
° )
62
CAPÍTULO V – PROJETO DO INVERSOR
De acordo com o gráfico mostrado na Figura 5.13, verifica-se que a frequência
de cruzamento da função de transferência de laço aberto está situada em torno de 1,6
kHz com margem de fase em torno de 48°, resultado que caracteriza um sistema estável.
5.8 CÁLCULO DA MALHA DE TENSÃO DISCRETIZADA
Para se obter a versão digital da malha de tensão é preciso considerar o diagrama
de blocos expresso na Figura 4.11. Com essa representação pode-se definir as funções
de transferência dos blocos do diagrama.
Determinação dos parâmetros do diagrama de blocos discretizado
O ganho do bloco modulador PWM discreto é determinado por:
4
11
14,88 10
2mF
O ganho do sensor de saída é dado por:
( ) 0,02222vH z
O ganho do sensor de saída é representado pelo ganho do amplificador
operacional na configuração diferencial alocada na aquisição do sinal de realimentação.
O ganho do conversor A/D, é calculado pela relação entre a faixa de valores
convertidos e a faixa de tensão de entrada no conversor:
122
204,820
adcH
As funções de transferência do compensador e da planta são discretizadas a
partir da função de mapeamento de Tustin como descrita na Equação (4.39) e
considerando a taxa de amostragem de 10 µs. Desta forma, obtêm-se:
2
2
2 1( ) 0,0315
0,1245 0,2455 0,1213v
z zG z
z z
63
CAPÍTULO V – PROJETO DO INVERSOR
2
2
2
0,2708 0,5115 0,2416( ) 0,3879 10
0,2285 0,3999 0,1714v
z zC z
z z
As operações realizadas pelo FPGA serão com ponto fixo, por possuir menor
complexidade, por necessitar de menor número de elementos lógicos, e por requisitar
um barramento reduzido com relação a operações com ponto flutuante. O controlador
escolhido encontra dificuldade em operar com números reais, daí optou-se por fazer uso
de operações com números inteiros e normalização Q15.
Na normalização, multiplicam-se todos os parâmetros da expressão à diferença
pelo fator de normalização, com o intuito de reduzir os erros de aproximação e
arredondamento das variáveis da equação. Após realizar as operações, divide-se o
resultado pelo fator de normalização reconstituindo o valor da expressão do controlador.
O fator de normalização usado no projeto é um valor inteiro do tipo 2n, onde n é
um inteiro. Isso traz facilidade de implementação em lógica reprogramável, pois
operações de divisão quando o divisor é um número potência de 2 fazem-se apenas com
deslocamentos dentro do barramento o numero de vezes que foi elevado a 2.
Sendo assim, como a normalização escolhida para o projeto foi Q15, pois se
trata de um fator que expressa boa precisão para a nossa aplicação, a divisão pelo fator
de normalização se faz através de 15 deslocamentos de bits no barramento de resultado
da expressão do compensador de tensão.
A equivalência entre o controlador discretizado e sua versão normalizada é
apresentada nas Figura 5.14 e Figura 5.15, onde se analisa o diagrama de Bode de fase e
de ganho. Pode-se observar que com a normalização utilizada para o projeto do
compensador reflete um comportamento equivalente a expressão discretizada do
compensador de tensão em z.
Diferente do que se pode observar no comportamento no domínio da freqüência
em relação ao compensador de tensão discretizado, quando se arredonda todos os
parâmetros do compensador.
64
CAPÍTULO V – PROJETO DO INVERSOR
Figura 5.14 - Diagrama de ganho dos controladores discretizados
Figura 5.15 - Diagrama de fase dos controladores discretizados
Tendo a expressão do compensador, faz-se a transformada z inversa, a fim de
obter a equação à diferença.
( ) 284136 ( ) 536750 ( 1) 253487 ( 2) 44996 ( 1) 12229 ( 2)u k e k e k e k u k u k
10 100 1 103
1 104
1 105
60
40
20
0
20
40
60
Cv(z) - real
Cv(z) - arred
Cv(z) - p. fixo
Cv(z) - real
Cv(z) - arred
Cv(z) - p. fixo
Frequency (Hz)
Mag
nitu
de (
dB)
10 100 1 103
1 104
1 105
180
120
60
0
60
120
180
Cv(z) - real
Cv(z) - arred
Cv(z) - p. fixo
Cv(z) - real
Cv(z) - arred
Cv(z) - p. fixo
Frequency (Hz)
Fas
e (
° )
65
CAPÍTULO V – PROJETO DO INVERSOR
5.9 CONCLUSÕES
Nesse capítulo foi apresentada a metodologia de projeto do inversor de
frequência. Com o intuito de garantir uma forma de onda com distorção reduzida foi
projetado um filtro LC levando em consideração os esforços de corrente e tensão nesses
elementos passivos, preservando uma operação confortável. Foram especificados
interruptores do tipo IGBT de baixas perdas totais, possibilitando o chaveamento com
frequências elevadas e baixas perdas.
A implementação da estratégia de controle se baseou em descrições feitas em
VHDL, com auxilio de circuitos de aquisição e de acionamentos das chaves. O
esquemático completo da implementação física deste sistema juntamente com as
descrições lógicas estão incluídos no Apêndice.
66
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
6 CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
6.1 INTRODUÇÃO
O presente capítulo tem como objetivo apresentar os resultados de simulação e
experimentais para o inversor de tensão em ponte completa. Parte desses resultados
foram obtidos através do software PSIM® que se trata de um programa especializado
em simulações de circuitos de potência e parte em laboratório.
É esperado ao final do capítulo que a metodologia de projeto e análise teórica
apresentada nos capítulos anteriores seja validada de forma que neste projeto sejam
futuramente agregadas estratégias de controle mais complexas e que o controlador
proposto seja mais explorado na sua maior vantagem que é a velocidade de atuação e
precisão.
6.2 SIMULAÇÃO DO INVERSOR
A simulação do controle digital foi realizada tentando emular todos os
componentes do sistema de compensação da malha de tensão, como mostra Figura 6.1.
Figura 6.1 Esquema do circuito de controle para a simulação
Utilizou-se uma fonte de tensão senoidal, e uma fonte de tensão triangular
conectados a amostradores para emular os componentes que geram o sinal de referência
67
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
e da portadora respectivamente. O estágio da conversão analógico-digital foi emulado
por uma amostrador no sinal de realimentação e um atraso. A função de transferência
discretizada, é inserida no bloco TF_DIGITAL.
O circuito de aquisição é composto por um amplificador diferencial com filtro
capacitivo, como mostra Figura 6.2. Essa mesma configuração é utilizada no protótipo.
Figura 6.2 Circuito amplificador diferencial utilizado na realimentação
Na apresentação dos resultados de simulação e experimentais para o inversor, a
conexão da carga segue o esquemático de ligação da Figura 6.3.
Figura 6.3 - Esquema de ligação do conversor
68
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
6.3 RESULTADOS DE SIMULAÇÃO
Foram feitos ensaios para testar a regulação do inversor de freqüência juntamente
com o seu desempenho com relação a baixas taxas de distorção harmônica. Os ensaios
são feitos com carga linear, degrau de carga, carga não linear e com carga indutiva.
Carga linear
A Figura 6.4 apresenta as formas de onda das tensões e correntes na saída do
inversor em ponte completa. A saída está fornecendo 100% de carga linear com tensão
eficaz de 127V totalizando 4000W.
Figura 6.4 - Tensão e Corrente de saída para a carga nominal
Conforme pôde ser visto na figura acima, o inversor atuou com ótima resposta
na forma de onda da tensão de saída alimentando a carga nominal. As formas de onda
de tensão apresentam um conteúdo harmônico bem reduzido, restando analisar para a
situação de carga não linear, a qual constitui grande parte das cargas conectadas à este
tipo de equipamento.
Através do software WAVESTAR, pode-se fazer a análise harmônica da forma
de onda da tensão de saída do inversor, para constatar se o comportamento do conversor
69
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
está dentro das especificações exigidas pela norma com relação ao conteúdo harmônico
presente na tensão senoidal do inversor de frequência.
Conforme as referências [3] e [4], a norma estabelece que a taxa de distorção
harmônica total da tensão alternada na saída do inversor não deve exceder a 5%, e que o
harmônico mais importante não deve ultrapassar 3% da amplitude da componente
fundamental.
A análise harmônica para o ensaio com carga linear é apresentada na Figura 6.5.
Figura 6.5 Análise do espectro harmônico da tensão de saída para carga linear
Degrau de Carga
A seguir é feita a análise para um degrau de carga no inversor alterando de 20%
para a carga nominal do inversor. Este ensaio é importante porque mostra o
comportamento do conversor para variações bruscas de carga. A Figura 6.4 apresenta as
formas de onda da tensão e corrente o teste citado.
TDH = 0,519 %
70
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
Figura 6.6 Tensão e corrente para um degrau de carga
Observa-se na Figura 6.6 que o inversor se comportou bem ao transiente com
um afundamento de 10 V.
Carga Indutiva ( FP = 0,7 )
A seguir é feito a análise do inversor quando alimenta cargas com FP ≠ 1,
conforme as especificações do conversor, segundo Tabela 5-1. O circuito RL utilizado
no ensaio com FP = 0,7, é apresentado na Figura 6.7.
Figura 6.7 – Esquemático da carga com FP=0,7
71
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
A Figura 6.8 apresenta os resultados para as formas de onda da tensão e corrente
para a carga em questão.
Figura 6.8 – Tensão e corrente na saída do inversor para carga com FP = 0,7
A análise do espectro harmônico da tensão de saída é apresentada na Figura 6.9.
Figura 6.9 Análise do espectro harmônico da tensão de saída (FP = 0,7)
Carga não linear
Foi realizada uma simulação para a carga com característica não linear,
conforme Figura 6.10.
TDH = 0,53 %
72
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
Figura 6.10 - Esquemático da carga não linear
O circuito da carga não linear ensaiada está mostrado na Figura 6.10, juntamente
com os parâmetros utilizados para cada forma de ligação na saída do inversor.
Tabela 6-1 - Parâmetros para a carga não linear
Parâmetro para ensaio em
127 VCA
Ld 180 µH
Cd 2200 µF
Rd 12 Ω
Figura 6.11 - Tensão e corrente na saída do inversor para carga não linear
73
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
A Figura 6.11 apresenta a forma de onda da tensão e corrente na saída para uma
carga não linear, totalizando a potência de 2600VA, FP=0,7 e Fc=3.
A análise do espectro harmônico, juntamente com sua taxa de distorção
harmônica para o ensaio com carga não linear, é apresentada na Figura 6.12.
Figura 6.12 Análise do espectro harmônico da tensão de saída (Carga Não Linear)
6.4 RESULTADOS EXPERIMENTAIS
O protótipo de 5 KVA foi montado no grupo de processamento de energia e
controle (GPEC) do departamento de engenharia elétrica da UFC. As ilustrações da
montagem são apresentadas na Figura 6.13 e na Figura 6.14.
Figura 6.13 Vista geral superior do protótipo
TDH = 0,622 %
74
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
Figura 6.14 Vista Lateral do protótipo
Os esquemáticos dos circuitos auxiliares deste protótipo se encontram no
Apêndice. O protótipo encontra-se em fase de desenvolvimento sendo os primeiros
resultados do conversor colhidos com malha aberta, conforme apresentado na Figura
6.15,.
Figura 6.15 Tensão e corrente de saída do inversor em malha aberta
75
CAPÍTULO VI – RESULTADOS DE SIMULAÇÃO E EXPERIMENTAIS
6.5 CONCLUSÕES
Neste capítulo foram apresentados os resultados de simulação do inversor de
acordo com o projeto realizado no capítulo anterior. Foram realizados ensaios de
transientes de carga e alimentando cargas não lineares emulados por um retificador com
filtro capacitivo.
Os resultados demonstraram que o sistema fornece uma tensão senoidal nas
saídas com uma taxa de distorção harmônica reduzida tanto para cargas com fator de
potência diferente de 1 como para cargas não lineares.
76
CONCLUSÃO GERAL
7 CONCLUSÃO GERAL
Neste trabalho foi apresentado o desenvolvimento de um inversor monofásico
com controle digital baseado em lógica reprogramável por FPGA. Foram desenvolvidas
estruturas lógicas que propiciaram o controle em modo de tensão do conversor e o
projeto do compensador foi desenvolvido com base na metodologia de controle já bem
implantada em inversores de tensão.
Na introdução geral foi resgatada a importância da eficientização do consumo
energético, comprovado pela implantação de regras mais rígidas. As conclusões que
podem ser tiradas são:
Normas recentes ao consumo de energia elétrica mostram-se com maior
rigidez, exigindo conversores estáticos que apresentem alta eficiência,
baixo conteúdo harmônico e reduzida interferência eletromagnética.
O desenvolvimento da eletrônica de potência proporcionou a
disseminação de conversores estáticos com elevada eficiência e redução
significativa de material empregado, com a utilização do acionamento de
semicondutores em alta frequência
O capítulo II apresentou toda a evolução dos controladores dos conversores de
potência e a evolução dos controladores digitais que possuem tecnologia VLSI.
O advento do controle digital surgiu na década de 80 com a evolução dos
microcontroladores. Isso possibilitou a substituição dos controladores
analógicos, propiciando maior confiabilidade no sistema.
Por possui um arranjo físico de componentes lógicos quando se utiliza
FPGA, o controle digital por lógica programável possibilita o avanço da
eletrônica de potência, por permitir a utilização de algoritmos de controle
mais precisos e mais rápidos.
No capítulo III foi feita a apresentação do controlador digital responsável por
efetuar o controle do inversor proposto nesse trabalho. As seguintes conclusões podem
ser tiradas:
77
CONCLUSÃO GERAL
O avanço da tecnologia VLSI permitiu a implementação de circuitos
digitais poderosos e de baixo custo, além de implantar menor tempo de
projeto.
Os FPGAs são chips cuja funcionalidade baseia-se no desenvolvimento
de circuitos lógicos digitais que são internamente conectados. Essa
característica proporciona interdependência entre estruturas.
O advento das linguagens de descrição de hardware integra maior
facilidade para a implantação dos FPGAs para serem utilizados como
controladores digitais. A linguagem VHDL proporciona uma maior
facilidade no projeto de circuitos lógicos além de possibilitar a integração
de projetos analógicos e digitais.
No capítulo IV realizou-se a análise qualitativa e quantitativa do conversor,
determinando todas as funções de transferências e todo o equacionamento utilizado no
projeto do compensador de tensão. As seguintes conclusões foram obtidas:
A análise de operação do inversor em ponte completa mostra que o
mesmo pode ser comparado com uma topologia abaixadora básica, o
conversor do tipo buck.
A versão do controlador discretizado pode ser obtido a partir do projeto
do compensador analógico, através de metodologias de projeto já bem
disseminadas.
No capítulo V realizou-se o projeto do inversor de frequência, abordando o
procedimento completo para a determinação de todos os componentes do circuito de
controle e potência. As seguintes conclusões foram tiradas:
A técnica do projeto de controladores digitais a partir de metodologias
aplicadas a controladores analógico é viável e pode ser implementada.
Os componentes analógicos utilizados no controle de conversores de
potência podem ser emulados digitalmente, através de descrições de
hardware, programadas em FPGA.
78
CONCLUSÃO GERAL
O controle digital por lógica reprogramável proporciona confiabilidade
por não possuir variações paramétricas.
A utilização da normalização Q15 tornou possível que o compensador
PID implantado no FPGA operasse com maior precisão utilizando
cálculo com ponto fixo.
No capítulo VI apresentou-se os resultados de simulação de um protótipo de
5kVA. As seguintes conclusões foram tiradas:.
O controle digital comportou-se muito bem para cargas lineares e não-
lineares, como pode ser visto na simulação. Isso torna extremamente
viável sua implementação.
Constatou-se que sistema fornece uma tensão senoidal na saída com uma
taxas de distorção harmônica reduzida mesmo para cargas em condições
próximas da nominal e com cargas não lineares.
Como conclusão final, ficou constatado que o conversor com controle digital por
lógica reprogramável possui boa performance por apresentar melhorias com relação a
variações paramétricas e velocidade de atuação. Também observou-se que apesar da
implementação possuir vários blocos funcionais, ocupou-se pouco espaço da pastilha,
validando a utilização do FPGA quando se faz necessário o controle de vários
conversores em uma única estação de trabalho. Como desvantagem da implementação,
pode ser citado o fato da complexidade inserida no projeto com relação aos circuitos
auxiliares necessários para o controle, já que os FPGA comercializados são desprovidos
de periféricos e conversores A/D.
Com o estabelecimento de normas técnicas mais severas, no que diz a respeito à
poluição da rede e qualidade de energia entregue a carga, se espera a implantação desses
controladores em sistemas de processamento de energia, tal como a sua
comercialização.
Pode-se sugerir como continuidade deste projeto a implementação desse
controlador na operação de vários conversores operando em conjunto, como no caso de
uma UPS, adicionando sistemas de proteção e supervisórios em uma só pastilha. Outra
79
CONCLUSÃO GERAL
sugestão é a utilização em novas topologias em que se faça necessário controle mais
rápido e com maior precisão do que o controle usado neste trabalho.
80
REFERÊNCIAS BIBLIOGRÁFICAS
8 REFERÊNCIAS BIBLIOGRÁFICAS
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85
APÊNDICE A – Esquemáticos dos circuitos auxiliares
9 APÊNDICE A – Esquemáticos dos circuitos auxiliares
1. Circuito de Interface FPGA – DRIVERS
88
APÊNDICE B – Descrições em VHDL importantes ao projeto
10 APÊNDICE B – Descrições em VHDL importantes ao projeto
Descrição da portadora triangular
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_signed.ALL;
ENTITY PORTADORA_TRIANGULAR IS
GENERIC( LIMITE_SUPERIOR : INTEGER := 2047;
LIMITE_INFERIOR : INTEGER := -2047);
PORT( clk_in : IN STD_LOGIC;
clk_out : BUFFER STD_LOGIC;
clk_out2 : BUFFER STD_LOGIC;
saida : BUFFER INTEGER RANGE -2047 to 2047);
END PORTADORA_TRIANGULAR;
ARCHITECTURE teste OF PORTADORA_TRIANGULAR IS
SHARED VARIABLE aux : INTEGER RANGE -2047 to 2047;
shared variable vetor_aux : STD_LOGIC_VECTOR(11 downto 0);
BEGIN
abc : PROCESS( clk_in )
BEGIN
IF( aux = LIMITE_SUPERIOR )THEN aux := LIMITE_INFERIOR;
ELSIF( clk_in'EVENT AND clk_in = '1' )THEN aux := aux + 1;
END IF; vetor_aux := conv_std_logic_vector(aux, 12);
END PROCESS;
clk_out <= vetor_aux(11);
clk_out2 <= vetor_aux(2);
saida <= aux;
END teste;
89
APÊNDICE B – Descrições em VHDL importantes ao projeto
Descrição da referência senoidal
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY REFERENCIA_SENOIDAL IS
PORT( ce : IN STD_LOGIC;
endereco : IN INTEGER RANGE -2047 to 2047;
saida : OUT INTEGER RANGE -2047 to 2047);
END REFERENCIA_SENOIDAL;
ARCHITECTURE teste OF REFERENCIA_SENOIDAL IS
TYPE arranjo_memoria IS ARRAY ( INTEGER RANGE <> ) OF INTEGER;
CONSTANT dados : arranjo_memoria ( 0 to 299 ) :=
( 0, 11, 22, 32, 43, 54, 64, 75, 86, 96, 107, 117, 128, 138, 148, 159,
169, 179, 189, 199, 209, 219, 228, 238, 247, 257, 266, 275, 284, 293, 302,
310, 319, 327, 335, 344, 351, 359, 367, 374, 381, 389, 395, 402, 409,
415, 421, 427, 433, 439, 444, 450, 455, 459, 464, 469, 473, 477, 481, 484,
488, 491, 494, 496, 499, 501, 503, 505, 507, 508, 509, 510, 511, 512, 512,
512, 512, 511, 511, 510, 509, 508, 506, 504, 502, 500, 498, 495, 492, 489,
486, 482, 479, 475, 471, 466, 462, 457, 452, 447, 442, 436, 430, 424, 418,
412, 406, 399, 392, 385, 378, 370, 363, 355, 347, 340, 331, 323, 315, 306,
297, 289, 280, 271, 261, 252, 243, 233, 224, 214, 204, 194, 184, 174, 164,
154, 143, 133, 123, 112, 102, 91, 80, 70, 59, 48, 38, 27, 16, 5, -5,
-16, -27, -38, -48,-59, -70, -80, -91, -102, -112, -123, -133, -143, -
154, -164, -174, -184, -194, -204, -214, -224, -233, -243, -252, -261, -271, -
280, -289, -297, -306, -315, -323, -331, -340, -347, -335, -363, -370, -378, -
385, -392, -399, -406, -412, -418, -424, -430, -436, -442, -447, -452, -457, -
462, -466, -471, -475, -479, -482, -486, -489, -492, -495, -498, -500, -502, -
504, -506, -508, -509, -510, -511, -511, -512, -512, -512, -512, -511, -510, -
509, -508, -507, -505, -503, -501, -499, -496, -494, -491, -488, -484, -481, -
477, -473, -469, -464, -459, -455, -450, -444, -439, -433, -427, -421, -415, -
409, -402, -395, -389, -381, -374, -367, -359, -351, -344, -335, -327, -319, -
310, -302, -293, -284, -275, -266, -257, -247, -238, -228, -219, -209, -199,
-189, -179, -169, -159, -148, -138, -128, -117, -107, -96, -86, -75, -64, -54,
-43, -32, -22, -11, 0);
BEGIN
saida <= dados( endereco ) WHEN ce = '1' ELSE 0 ;
END teste;
OBS: Os valores inseridos na descrição da referência senoidal presentes nesse
apêndice, não foram os utilizados na implementação do inversor devido a
alterações posteriores de projeto.
90
APÊNDICE B – Descrições em VHDL importantes ao projeto
Descrição do controlador do conversor A/D
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY CONTROLE_CONVERSOR_AD IS
PORT( dado_entrada : IN INTEGER RANGE -2047 to 2047;
dado_saida : OUT INTEGER RANGE -2047 to 2047;
clk_busy : IN STD_LOGIC);
END CONTROLE_CONVERSOR_AD;
ARCHITECTURE teste OF CONTROLE_CONVERSOR_AD IS
SHARED VARIABLE entrada : INTEGER RANGE -2047 to 2047;
BEGIN
PROCESS( clk_busy )
BEGIN
IF( clk_busy'EVENT AND clk_busy = '1' )THEN
entrada := dado_entrada;
ELSE
entrada := entrada;
END IF;
END PROCESS;
dado_saida <= entrada;
END teste;
91
APÊNDICE B – Descrições em VHDL importantes ao projeto
Descrição do Modulador PWM
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY MODULADOR_PWM IS
PORT ( portadora : IN INTEGER RANGE -2047 to 2047;
referencia : IN INTEGER RANGE -2047 to 2047;
sinal_pwm : OUT STD_LOGIC );
END MODULADOR_PWM;
ARCHITECTURE teste OF MODULADOR_PWM IS
BEGIN
sinal_pwm <= '1' WHEN portadora > referencia ELSE
'0';
END teste;
92
APÊNDICE B – Descrições em VHDL importantes ao projeto
Descrição do Controlador PID digital
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
USE ieee.std_logic_signed.ALL;
ENTITY CONTROLADOR_PID_DIGITAL2 IS
GENERIC ( K0 : integer :=1; K1 : integer :=-125223;
K2 : integer :=59817; K3 : integer :=-117647;
K4 : integer := 52111);
PORT( V_referencia : IN INTEGER RANGE -2047 to 2047;
V_lido : IN INTEGER RANGE -2047 to 2047;
V_compensado : OUT INTEGER RANGE -2047 to 2047;
clock : IN STD_LOGIC);
END CONTROLADOR_PID_DIGITAL2;
ARCHITECTURE teste OF CONTROLADOR_PID_DIGITAL2 IS
shared variable E_k, E_k_1, E_k_2 : INTEGER := 0;
shared variable Y_k, Y_k_1, Y_k_2 : INTEGER := 0;
shared variable V_aux : STD_LOGIC_VECTOR(23 downto 0);
shared variable teste : STD_LOGIC_VECTOR(31 downto 0);
signal aux : STD_LOGIC;
signal Erro : INTEGER RANGE -2047 to 2047;
BEGIN
Erro <= V_referencia-V_lido;
PROCESS(clock)
BEGIN
IF(clock'EVENT AND clock = '1')THEN
E_k_2:= E_k_1;
E_k_1 := E_k;
E_k := Erro;
Y_k:=((K0*E_k)+(K1*E_k_1)+(K2*E_k_2)+(K3*Y_k_1)+(K4*Y_k_1))/65536;
Y_k_2 := Y_k_1;
Y_k_1 := Y_k;
END IF;
END PRCESS;
V_compensado <= Y_k;
END teste;
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