UTFPR – Prof. Carlos Raimundo Erig Lima

Gerador de Paridade – verifica se o número de ´1´ é impar

Especifica um parâmetrogenérico.

O gerador de paridade pode trabalhar com parâmetro variável de entrada. O barramento pode, por exemplo apresentar 4 bits. Verificar a simulação para outros valores de tamanho de barramento.

Define um tipo vector_array

Crie um código VHDL para o circuito da figura. A palavra ‘AULA_LOGICA’ deverá ser mostrada de forma circular em um display de 7 segmentos. Modifique o código VHDL da ROM para carregar mensagens.

0000 – 00001 – 10010 - 2…0100 – 81000 – A1001- B1010 – _1011 – C1100 – G1101 – U1110 – L1111 - I

Crie um código VHDL para o circuito da figura. Dois textos com mais de cinco carcteres deverão aparecer de forma circular nos quatro display. As chaves permitem que o sentido e a velocidade dos textos mudem.