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UNIVERSIDADE SÃO FRANCISCO
CURSO DE ENGENHARIA ELÉTRICA
CIRCUITO INTEGRADO: AMPLIFICADOR OPERACIONAL
Área de Microeletrônica
por
Afrânio Magno Júnior
William César Mariano, Mestre Orientador
Campinas (SP), dezembro de 2007
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UNIVERSIDADE SÃO FRANCISCO
CURSO DE ENGENHARIA ELÉTRICA
CIRCUITO INTEGRADO: AMPLIFICADOR OPERACIONAL
Área de Microeletrônica
por
Afrânio Magno Júnior Relatório apresentado à Banca Examinadora do Trabalho de Conclusão do Curso de Engenharia Elétrica para análise e aprovação. Orientador: William César Mariano, Mestre
Campinas (SP), dezembro de 2007
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SUMÁRIO
LISTA DE ABREVIATURAS ............................................................................................................. V
LISTA DE FIGURAS ....................................................................................................................... VI
LISTA DE EQUAÇÕES .................................................................................................................. VII
RESUMO ................................................................................................................................... VIII
ABSTRACT ................................................................................................................................... IX
1. INTRODUÇÃO ....................................................................................................................... 1
1.1. OBJETIVOS ............................................................................................................................... 1 1.2. METODOLOGIA ......................................................................................................................... 2 1.2.1. ESPECIFICAÇÃO DO CI: .......................................................................................................... 3 1.2.2. PARTICIONAMENTO E PLANEJAMENTO: ................................................................................. 3 1.2.3. DESENVOLVIMENTO E LAYOUT: ............................................................................................ 4 1.2.4. MODELAMENTO COMPORTAMENTAL: ................................................................................... 5 1.2.5. IDENTIFICAÇÃO DAS INTERFACES E DESCRIÇÃO DOS PINOS DE ENTRADA E SAÍDA: ............... 5 1.2.6. INTERDEPENDÊNCIA DOS BLOCOS: ........................................................................................ 5 1.2.7. SIMULAÇÃO E ANÁLISE: ........................................................................................................ 6 1.2.8. ANÁLISE DE VARIAÇÃO DE PROCESSO: ................................................................................. 6 1.2.9. LAYOUT DOS BLOCOS: .......................................................................................................... 6 1.2.10. VERIFICAÇÃO DOS BLOCOS (DRC, LVS. LPE): ................................................................ 6 1.2.11. MONTAGEM DO CI: ........................................................................................................... 7 1.2.12. REVISÃO GERAL: .............................................................................................................. 7 1.2.13. VERIFICAÇÃO DE DRC, LVS, LPE .................................................................................... 7 1.2.14. MARCAS DE ALINHAMENTO: ............................................................................................. 7 1.2.15. TESTE DE PROTÓTIPO: ....................................................................................................... 7 1.2.16. TESTE DE PROTÓTIPO PELO CLIENTE: ................................................................................ 8 1.2.17. QUALIFICAÇÃO: ................................................................................................................ 8 1.2.18. PRODUÇÃO DO CI: ............................................................................................................. 8 ESTRUTURA DO TRABALHO .............................................................................................................. 8
2. EVOLUÇÃO DA MICROELETRÔNICA ...................................................................................... 9
3. O TRANSISTOR MOS ........................................................................................................... 13
3.1. REGIÕES DE OPERAÇÃO ...................................................................................................... 15 3.2. RELAÇÕES DE CORRENTE‐TENSÃO DO TRANSISTOR MOS ................................................ 157 3.3. TIPOS DE MOSFETS ........................................................................................................... 158
4. O AMPLIFICADOR OPERACIONAL ...................................................................................... 139
4.1. A POLARIZAÇÃO DO CIRCUITO ........................................................................................... 20 4.2. CIRCUITO DE PROTEÇÃO CONTRA CURTO‐CIRCUITO ......................................................... 20 4.3. O ESTÁGIO DE ENTRADA ..................................................................................................... 20 4.4. O SEGUNDO ESTÁGIO ......................................................................................................... 21 4.5. O ESTÁGIO DE SAÍDA .......................................................................................................... 22 4.6. AMP OPS CMOS .................................................................................................................. 22
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5. PROJETO DE UM AMPLIFICADOR OPERACIONAL .................................................................... 24
5.1. PROJETO DE UM OTA SIMPLES ........................................................................................... 24 5.1.1 A MARGEM DE FASE E PRODUTO GANHO-LARGURA DE BANDA ............................................ 26 5.1.2 PLANO DE PROJETO DO OTA SIMPLES ................................................................................. 27 5.1.3 OTIMIZAÇÃO PARA O MÁXIMO GBW .................................................................................. 28 5.2. O AMPLIFICADOR DE TRANSCONDUTÂNCIA CMOS DE DOIS ESTÁGIOS ............................. 31 5.2.1 O GANHO DO OTA DE DOIS ESTÁGIOS ................................................................................. 32 5.2.2 O PRODUTO BANDA LARGURA DE BANDA E MARGEM DE FASE ............................................. 32 5.2.3 OS PÓLOS E ZEROS SEM A CAPACITÂNCIA DE COMPENSAÇÃO .............................................. 32 5.2.4 OS PÓLOS E ZEROS COM A CAPACITÂNCIA DE COMPENSAÇÃO .............................................. 34 5.2.5 PLANO DE PROJETO DO OTA DE DOIS ESTÁGIOS .................................................................. 35 5.2.6 DETERMINAÇÃO DE (W/L)1 E I1 ........................................................................................... 36 5.3. CONSIDERAÇÕES DE LAYOUT DO AMPLIFICADOR OPERACIONAL ..................................... 37 5.3.1 EFEITOS DA GEOMETRIA ...................................................................................................... 38 5.3.2 EFEITOS TÉRMICOS .............................................................................................................. 38 5.3.3 LAYOUT DE TRANSISTORES MOS DE CENTRO-COMUM ........................................................ 39
6. CONSIDERAÇÕES FINAIS ..................................................................................................... 41
REFERÊNCIAS BIBLIOGRÁFICAS .................................................................................................. 42
APÊNDICE A – PROCESSO DE FABRICAÇÃO DO CI ....................................................................... 43
A.1. PROCESSO DE FABRICAÇÃO – CIRCUITO INTEGRADO ........................................................ 43 A.1.1 ETAPAS DE FABRICAÇÃO BICMOS ..................................................................................... 43 A.1.2 INÍCIO .................................................................................................................................. 43 A.1.3 CRESCIMENTO EPITAXIAL ................................................................................................... 43 A.1.4 CRIAÇÃO DE POÇO N ........................................................................................................... 44 A.1.5 DEFINIÇÃO DA ÁREA ATIVA................................................................................................ 45 A.1.6 FORMAÇÃO DO ÓXIDO DE CAMPO ....................................................................................... 47 A.1.7 FORMAÇÃO DO ÓXIDO DE PORTA ........................................................................................ 47 A.1.8 DEPOSIÇÃO DO SILÍCIO ........................................................................................................ 48 A.1.9 FORMAÇÃO DO TRANSISTOR CANAL P ................................................................................ 49 A.1.10 FORMAÇÃO DO TRANSISTOR CANAL N ................................................................................ 50 A.1.11 RECOZIMENTO ..................................................................................................................... 51 A.1.12 ISOLAÇÃO E ABERTURA DOS CONTATOS ............................................................................. 52 A.1.13 DEPOSIÇÃO DE METAL 1 ..................................................................................................... 53 A.1.14 ISOLAÇÃO E ABERTURAS DE VIAS ....................................................................................... 54 A.1.15 DEPOSIÇÃO DE METAL 2 ..................................................................................................... 54 A.1.16 PASSIVAÇÃO ....................................................................................................................... 55
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LISTA DE ABREVIATURAS
AC Alternating Current BiCMOS Bipolar and complementary Metal-oxide-semiconductor CDS Cadence Design System CI Circuito Integrado CIF Configuration Information File CMOS Complementary Metal-Oxide-Semiconductor DC Direct Current DFMEA Design Failure Models and Effects Analysis DRC Design Rule Check FET Field Effect Transistor GBW Produto Ganho-largura de Banda GDS-II Graphic Data System JFET Junction Field Effect Transistor LPE Layout Parameter Extraction LVS Layout versus Schematic MOS Metal-Oxide-Semiconductor MOSFET Metal-Oxide Semiconductor Field-Effect Transistor NMOS N-channel Metal-Oxide-Semiconductor OPAMP Operational Amplifier OTA Amplificador de Transcondutância PMOS P-channel Metal-Oxide-Semiconductor RTL Raster Transfer Language TCC Trabalho de Conclusão de Curso USF Universidade São Francisco VHDL VHSIC Hardware Description Language
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LISTA DE FIGURAS
Figura 1. Fluxograma detalhado do fluxo de projeto de um circuito integrado analógico .................. 2 Figura 2. Fluxograma detalhado do fluxo de projeto de um bloco analógico ...................................... 4 Figura 3. Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947 ... 10 Figura 4. Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958 ................ 12 Figura 5. Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild ...... 13 Figura 6. Desenho esquemático do transistor MOSFET como apresentado por Lilienfeld ............... 14 Figura 7. Desenho esquemático da estrutura moderna do transistor MOSFET em perspectiva, corte
em secção transversal e o símbolo do transistor nMOS ....................................................... 15 Figura 8. Curvas características de transistor nMOS, com indicação das regiões de operação. ........ 16 Figura 9. Desenho esquemático de transistor nMOS polarizado na região linear de operação ......... 17 Figura 10. Estrutura, curvas características e símbolo dos quatro tipos de MOSFETs: (a) nMOS de
enriquecimento,( b) nMOS de depleção, (c) pMOS de enriquecimento, (d) pMOS de depleção ............................................................................................................................. 18
Figura 11. O circuito do amp op 741 ................................................................................................. 19 Figura 12. Configuração de dois estágios do amp op CMOS ............................................................ 23 Figura 13. (a) Configuração de um OTA simples. (b) Símbolo do OTA. ......................................... 25 Figura 14. GBW x (W/L), para variável IB(µA) e CL=5pf (Cn4=4pF ; Cn5=3pF) .............................. 28 Figura 15. GBW x (W/L), para variável IB (µA) e CL=5pF (Cn0=0,5pF;K1=K4=0,1pF) .................... 30 Figura 16. OTA CMOS com dois estágios: VDD= 2,5V; IB=2,5µA; B=10 ...................................... 31 Figura 17. Modelo para o cálculo do ganho do OTA ......................................................................... 32 Figura 18. Diagrama de Bode do OTA com dois estágios Cc=0pF e Cc=1pF ................................... 33 Figura 19. Corrente de Saída versus a Área, onde I5 = I6 (µA) .......................................................... 36 Figura 20. Par diferencial interdigitado .............................................................................................. 39 Figura 21. Par diferencial “cross-coupled”. ....................................................................................... 40 Figura 22. Camada epitaxial tipo p .................................................................................................... 44 Figura 23. Poço de um transistor ........................................................................................................ 44 Figura 24. Layout poço de um transistor ............................................................................................ 45 Figura 25. Definição da área ativa ..................................................................................................... 46 Figura 26. Layout definição da área ativa .......................................................................................... 46 Figura 27. Formação de óxido de campo ........................................................................................... 47 Figura 28. Formação de óxido de porta .............................................................................................. 47 Figura 29. Deposição de polisilício .................................................................................................... 48 Figura 30. Layout deposição de polisilício ........................................................................................ 49 Figura 31. Formação do transistor canal p ......................................................................................... 50 Figura 32. Layout formação do transistor canal p .............................................................................. 50 Figura 33. Formação do transistor canal n ......................................................................................... 51 Figura 34. Layout formação do transistor canal n .............................................................................. 51 Figura 35. Recozimento ..................................................................................................................... 52 Figura 36. Óxido de isolação e abertura de contatos .......................................................................... 52 Figura 37. Layout isolação e abertura de contatos ............................................................................. 52 Figura 38. Deposição de metal 1 ........................................................................................................ 53 Figura 39. Layout deposição de metal 1 ............................................................................................ 53 Figura 40. Óxido de isolação e abertura de vias ................................................................................ 54 Figura 41. Layout deposição de metal 2 ............................................................................................ 54 Figura 42. Layout final com revestimento protetor ............................................................................ 55
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LISTA DE EQUAÇÕES
Equação 1. ....................................................................................................................................................... 25 Equação 2. ....................................................................................................................................................... 25 Equação 3. ....................................................................................................................................................... 26 Equação 3. ....................................................................................................................................................... 26 Equação 4. ....................................................................................................................................................... 26 Equação 5. ....................................................................................................................................................... 26 Equação 6. ....................................................................................................................................................... 26 Equação 7. ....................................................................................................................................................... 26 Equação 8. ....................................................................................................................................................... 26 Equação 9. ....................................................................................................................................................... 26 Equação 10. ..................................................................................................................................................... 26 Equação 11. ..................................................................................................................................................... 27 Equação 12. ..................................................................................................................................................... 27 Equação 13. ..................................................................................................................................................... 27 Equação 14. ..................................................................................................................................................... 27 Equação 15. ..................................................................................................................................................... 27 Equação 16. ..................................................................................................................................................... 27 Equação 17. ..................................................................................................................................................... 27 Equação 18. ..................................................................................................................................................... 28 Equação 19. ..................................................................................................................................................... 29 Equação 20. ..................................................................................................................................................... 29 Equação 21. ..................................................................................................................................................... 29 Equação 22. ..................................................................................................................................................... 29 Equação 23. ..................................................................................................................................................... 29 Equação 24. ..................................................................................................................................................... 29 Equação 25. ..................................................................................................................................................... 29 Equação 26. ..................................................................................................................................................... 30 Equação 27. ..................................................................................................................................................... 30 Equação 28. ..................................................................................................................................................... 30 Equação 29. ..................................................................................................................................................... 30 Equação 30. ..................................................................................................................................................... 32 Equação 31. ..................................................................................................................................................... 32 Equação 32. ..................................................................................................................................................... 32 Equação 33. ..................................................................................................................................................... 32 Equação 34. ..................................................................................................................................................... 33 Equação 35. ..................................................................................................................................................... 33 Equação 36. ..................................................................................................................................................... 34 Equação 37. ..................................................................................................................................................... 34 Equação 38. ..................................................................................................................................................... 34 Equação 39. ..................................................................................................................................................... 34 Equação 40. ..................................................................................................................................................... 34 Equação 41. ..................................................................................................................................................... 34 Equação 42. ..................................................................................................................................................... 34 Equação 43. ..................................................................................................................................................... 34 Equação 44. ..................................................................................................................................................... 36 Equação 45. ..................................................................................................................................................... 36 Equação 46. ..................................................................................................................................................... 37 Equação 47. ..................................................................................................................................................... 37 Equação 48. ..................................................................................................................................................... 37 Equação 49. ..................................................................................................................................................... 38
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RESUMO
MAGNO, Afrânio Júnior. Circuito Integrado: Amplificador Operacional. Campinas, 2007. Trabalho de Conclusão de Curso, Universidade São Francisco, Campinas, 2007. Este projeto envolve a microeletrônica analógica, bem como o fluxo de projeto de um circuito integrado desde o desenvolvimento teórico do circuito até a possível qualificação do chip. Todo o desenvolvimento teórico, análises das funções de cada bloco, equacionamento e considerações de layout para ser construído um amplificador operacional com qualquer tipo de especificação, sem levar em conta as variáveis do processo semicondutor. Palavras-chave: microeletrônica, amplificador operacional, semicondutores.
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ABSTRACT
This design involves the analog microelectronic, the design flow of the integrated circuit since the development of the circuit to the possible chip qualification. All development, analysis of the block functions, equations and layout considerations for be building an operational amplifier with any type of specification, without the variables of the semiconductor process. Keywords: microelectronic, operational amplifier, semiconductor.
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1. INTRODUÇÃO
Este projeto envolve a microeletrônica analógica, bem como o fluxo de projeto de um
circuito integrado desde o desenvolvimento teórico do circuito até a possível fabricação e validação
do chip.
O tema surgiu com a curiosidade e o interesse em circuitos integrados, de compreender a
integração dos dispositivos eletrônicos em uma única pastilha de silício. Para atender essa proposta
surgiu a idéia de desenvolver um Amplificador Operacional.
Os amplificadores operacionais CMOS são blocos fundamentais na implementação de
conversores analógicos-digitais, filtros capacitivos chaveados, filtros contínuos, tensão de
referência, etc.
As especificações de um opamp direcionado ao mercado estão intimamente relacionadas
com as necessidades da área em que o produto será aplicado.
Para garantir uma alta qualidade do produto, o amplificador terá que seguir algumas
especificações pré-estabelecidas como, por exemplo, os parâmetros de baixa distorção e ruído, alta
velocidade e um alto ganho.
1.1. OBJETIVOS
1.1.1. Objetivo Geral
Pré-amplificação de sinal com baixa distorção e ruído com tempo de resposta alto.
1.1.2. Objetivos Específicos
Aprendizagem de projetos em microeletrônica, simulação, verificação, layout e o processo
de fabricação de circuitos integrados.
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1.2. METODOLOGIA
A Figura 1 resume em um fluxograma a metodologia de projeto de um circuito integrado
analógico, desde o seu desenvolvimento até a produção.
Figura 1. Fluxograma detalhado do fluxo de projeto de um circuito integrado analógico.
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1.2.1. Especificação do CI: Esse estágio é normalmente feito em colaboração com o cliente ou com o departamento de
marketing da empresa. Toda a caracterização do circuito integrado precisa ser feita nesse ponto, que irá determinar a integridade dos passos seguintes.
1.2.2. Particionamento e Planejamento: Baseado na especificação do cliente previamente feita, o CI é particionado seguindo
algumas regras básicas:
O CI é dividido em blocos funcionais menores, os quais podem ser subdivididos se necessário. Nesse processo de segmentação, os engenheiros projetistas devem ter em mente que podem existir blocos prontos que podem ser reutilizados. Além disso, dependendo da aplicação, o particionamento deve ser feito respeitando os domínios de software e hardware, contando, para isso, os fatores de custo e desempenho.
Cada bloco tem então suas interfaces e pinos definidos, quais serão de entrada e quais serão de saída. Nesse ponto geralmente se adianta alguma especificação elétrica do CI.
É feito um cálculo estimado para determinar o tempo necessário para cada bloco, que deve ser sempre o menor possível devido às características de transição do mercado consumidor, que cada vez exige produtos de ponta que estejam sempre inovando o mercado.
Então se define a área do silício usada para fazer o CI e quais blocos que poderão alterar o funcionamento correto do circuito, por exemplo, o bloco de RF deve ficar longe do bloco de potência.
Define-se a estratégia preliminar de testes. Isso inclui, no caso de projetos digitais de um Boundary Scan, da confecção de um circuito especial de teste junto com o CI, ou seja, um circuito adjacente que irá testar a funcionalidade parcial do circuito projetado.
Uma nova técnica está sendo atualmente usada, chamada de matriz de busca (Traceability Matrix), que é um instrumento que garante a testabilidade do projeto e que esse teste chegue a todos os transistores do bloco. Nada mais é do que uma lista compilada de todas as especificações, simulações e procedimento de teste que garante a correspondência total entre as especificações e o circuito. Essa parte da documentação também prevê lugares para colocação de cada parâmetro final, ajudando fortemente na posterior elaboração do data-sheet.
O DFMEA (Design Failure Models and Effects Analysis), por sua vez, enumera todas as falhas dos componentes do sistema e determina o local relacionado com o problema, sendo mais usado em circuitos digitais. Os circuitos analógicos dificilmente usam blocos padrões, como são as portas lógicas para blocos digitais, então é muito difícil se beneficiar desta técnica. Os resultados são usados para identificar e eliminar falhas que causariam conseqüências indesejáveis e graves, como por exemplo a perda de um função de um núcleo de micro controlador. Se uma parte do CI não conseguir ser coberta pela estratégia de testes, esta estratégia é abandonada e outra será usada. Testabilidade de circuitos digitais não é algo trivial quando desejasse testar dezenas de milhares de transistores e muitas vezes esse critério determina mudanças do próprio projeto e não apenas em procedimentos de testes.
Nesse ponto é feito um esquema do topo do CI, ou uma descrição VHDL desse bloco, que acompanha as informações essenciais para cada um dos blocos principais. Isso ajuda muito quando o desenvolvimento é em grupo e todos precisam ter conhecimento do andamento do projeto. Note que essa descrição inclui apenas a interface de cada bloco e a interconexão de cada bloco, o bloco em si será ainda projetado. Essa estimativa de blocos serve ainda para o primeiro planejamento de topo, ou floorplanning, bem como ajuda a se ter uma melhor idéia do tempo de atraso que será usado na síntese do hardware a partir do código VHDL de cada bloco.
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1.2.3. Desenvolvimento e Layout: Neste passo que é gerado o código fonte do circuito digital que posteriormente irá ser
sintetizado para obter o layout. Será abordado todo o fluxo de projeto das partes analógicas e digitais do Circuito Integrado e toda a concepção do layout dos mesmos.
A Figura 2 resume em um fluxograma a metodologia de um bloco analógico, desde a
definição da topologia até o layout finalizado.
Figura 2. Fluxograma detalhado do fluxo de projeto de um bloco analógico.
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1.2.4. Modelamento Comportamental: Dependendo da complexidade do circuito, um modelamento em alto nível é necessário para
um melhor entendimento do que se espera da parte analógica do chip. Esse modelo é útil principalmente para determinar os diversos modos de se construir um CI
analógico, suas diversas arquiteturas e processos. Serve também como uma contraprova sobre o conceito de CI e ajuda na elaboração do
testbench (esquema específico de testes) para os blocos do CI. O uso de linguagens de descrição de hardware está ainda começando nessa área devido à complexidade de se definir não só o circuito, mas tamanhos de trilhas, necessidades específicas de matching (casamento entre componentes), etc.
1.2.5. Identificação das Interfaces e Descrição dos pinos de entrada e saída: Identificar e descrever as interfaces do CI, tanto na parte analógica quanto a digital. A
especificação de interface deve conter os seguintes itens: Entradas e saídas dos blocos (definição elétrica, temporização, etc.); Pinos de entrada (definição elétrica, temporização, etc.); Pinos de saída (definição elétrica, temporização, proteções, componentes externos,
etc.); Tensões de corrente de alimentação.
1. Descrição Detalhada dos Blocos: Antes de iniciar o esquema elétrico, o projetista deve ter em mãos ainda uma descrição
detalhada dos blocos para que ele possa aperfeiçoar o circuito da melhor forma possível. Descrição; Diagrama em Blocos;
Após terminar o projeto do bloco, o projetista deve ter em mãos ainda uma descrição detalhada dos blocos, para que ele possa aperfeiçoar ainda mais o circuito da melhor forma possível.
Descrição do Funcionamento do Circuito; Soluções adotadas (topologia, teoria, referência bibliográfica).
1.2.6. Interdependência dos Blocos: É preciso também que haja uma sintonia da equipe de projeto em relação à dependência de
blocos. As especificações de dependência devem ser identificadas de modo a facilitar o projeto de vários blocos em paralelo. É tarefa do líder de projeto realizar reuniões periódicas para conferir e modificar o andamento do projeto, bem como manter as informações atualizadas para cada projetista e para cada layoutistas, pois estes é que vão realizar todo o posicionamento e roteamento dos blocos, de acordo com as especificações do projeto como um todo.
2. Esquema Elétrico: Tão logo o circuito seja definido, inicia-se o esquema elétrico do mesmo, utilizando o
CADence. Desenhar o esquema consiste de posicionar diversos componentes a partir de uma biblioteca padrão de símbolos, e fazer manualmente sua interconexão.
Junto com esse processo temos simulações, onde se obtém valores de corrente, tensão, etc.
A partir dessas informações o projetista gera especificações bem precisas sobre a largura de cada trilha, tamanho de cada transistor, etc. Essa informação é colocada de maneira textual em arquivos
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CIF (Configuration Information File) associado a cada componente. Dessa forma o esquema elétrico carrega muito mais informação do que normalmente tem e essas informações são usadas tanto para o layout quanto para a simulação.
1.2.7. Simulação e Análise: A simulação e a análise dependem muito do tipo de circuito sendo projetado, mas de modo
genérico temos os seguintes itens: Ponto de polarização e operação; Dependência do ponto de operação com variação de temperatura e alimentação
(análise DC) faz-se também a análise de transiente considerando a variação mais rápida e mais lenta da alimentação, dentro dos parâmetros especificados de cada projeto;
Análise de transiente – É usada para simular todas as funções dos blocos e parâmetros de especificação de cada projeto;
Análise AC Linear. Executar uma análise AC para determinar a resposta em freqüência do circuito, verificando distorção de fase e redução do ganho.
Comparar sempre com valores esperados ou contidos na especificação; Testar o bloco simulando ruído e condições adversas de operação (ripple de
alimentação, ruído na entrada, fuga de corrente, saída em aberto, entre outros). As ferramentas de simulação e projeto analógico provêm recursos avançados para esse fim, geralmente integrados.
1.2.8. Análise de Variação de Processo: Devem ser feitos ensaios, após o circuito estar funcionando num caso típico para verificar as
condições de contorno do processo. Faz-se o ensaio de pior caso. Primeiro em caso de falha, o circuito deve ser reprojetado. Cabe ao projetista do chip
identificar qual é a falha e quais os casos relevantes, gerar os arquivos necessários e executar a simulação.
Os parâmetros para análise de pior caso são: Parâmetros de processo (transistores, resistores, capacitores, etc....); Tensão de alimentação; Temperatura de operação; Casamento de componentes (matching); Componentes externos (não se deve notar variação significativa no funcionamento
do chip se os componentes externos variarem dentro de uma faixa preestabelecida).
1.2.9. Layout dos Blocos: O projetista precisa deixar claro qualquer necessidade especial para o layoutista. Exemplos
dessas necessidades incluem; distâncias mínimas entre dispositivos, shielding, ring, guard-ring (anel-de-guarda).
A pessoa especializada em layout deve tentar alocar todos os componentes na área determinada pelo projetista e se possível ainda menor, pois ganhará espaço no chip como um todo, e este deve estar em sintonia com o grupo para rever partes do projeto se necessário.
1.2.10. Verificação dos Blocos (DRC, LVS. LPE): Os blocos são checados pelos layoutistas para ver se estão de acordo com as regras
de projeto DRC (Design Rule Check), como tamanho máximo recomendado, distância mínima, sobreposições. Todas as violações devem ser corrigidas.
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É extraída uma netlist a partir do layout final (Extract) e é comparada com o esquema elétrico para evitar possíveis erros de conexões. Essa verificação é conhecida como LVS (layout versus schematic). Novamente todas as diferenças devem ser corrigidas.
Os parâmetros dos dispositivos individuais colocados no layout devem ser comparados com as informações do CIF, garantindo que os componentes colocados possuam a mesma característica dada pelo projetista. Esse processo é conhecido como LPE (Layout Parameter Extraction).
Algumas configurações são inspecionadas individualmente para evitar o fenômeno de latch-up , quando devido ao parasitismo ou erro de layout temos uma junção PNPN, que caracteriza um SCR.
1.2.11. Montagem do CI: Montar o chip, cuja responsabilidade é do layoutista, consiste em colocar todos os blocos de
hardware confeccionados no nível mais alto de hierarquia de layout, como planejamento de topo anterior. Os blocos digitais podem ser roteados (interligados) automaticamente nos lugares determinados enquanto que os blocos analógicos devem ser feitos manualmente e cuidadosamente em separado. Depois devem ser copiados para o nível superior e conectados ao resto do CI.
1.2.12. Revisão Geral: Esse é um ponto fundamental do processo de projeto, e consiste em fazer uma conferência
do CI pronto. Reúnem os projetistas de todas as partes, tanto digital, quanto analógico e todos os layoutistas que participaram do projeto para que se tenha um conhecimento mais completo do chip, não só do bloco ao qual o projetista e o layoutista fizeram parte.
Qualquer mudança que seja feita nessa parte precisa passar por todas as rotinas de verificação (DLE, LVS, DRC) e então submetida a uma nova revisão. Esse processo evita erros que podem passar despercebidos no dia a dia do desenvolvimento do CI.
1.2.13. Verificação de DRC, LVS, LPE Com todos os blocos posicionados e ligados são efetuadas todas as mudanças pendentes e
são refeitas todas as checagens por blocos, já explicadas anteriormente. Inicialmente a checagem é feita só no nível mais alto para garantir a integridade das interconexões dos blocos, e então esta verificação é feita em todos os níveis de hierarquias de layout comparando com todos os esquemáticos e modelos RTL.
1.2.14. Marcas de Alinhamento: Quando o layout está terminado, são colocadas as marcas de alinhamento entre as máscaras,
logotipos, versão do circuito e outras informações relevantes. Finalmente é gerado o chamado “tape out” do circuito, uma imensa base de dados no
formato GDS-II que contém todos os polígonos necessários para fazer as máscaras de fabricação do circuito. Então esse arquivo é enviado para fabricação de um protótipo de testes.
1.2.15. Teste de Protótipo: Um programa de testes que inclui todas as especificações de caracterização e
comportamentos é preparado enquanto o protótipo é feito. Testes preliminares são enviados diretamente para a fábrica que analisa superficialmente o CI, que quando aprovado dá origem a uma série piloto de chips que são enviados para o local de projeto para teste.
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Geralmente é feito um número de CI’s no qual possa fazer uma análise estatística com segurança. Todos eles são extensivamente testados e se necessário são efetuadas alterações no data-sheet do circuito.
1.2.16. Teste de Protótipo pelo Cliente: O cliente recebe um lote de CI’s para que sejam testados em seu ambiente de produção e
confirmar seu funcionamento.
1.2.17. Qualificação: Estando aprovado nos testes realizados pela equipe de projeto e nos teste desenvolvidos pelo
cliente, o CI é dado como pronto e comercialmente disponível.
1.2.18. Produção do CI: O CI entra em produção maciça, ou seja, além do circuito também são produzidos
application notes, data-sheets e informações de projeto são disponibilizadas.
ESTRUTURA DO TRABALHO
Esta dissertação tem como objetivo na aprendizagem em projetos de microeletrônica e para
melhor didática ela foi separada em seis capítulos.
O primeiro capítulo trata sobre a metodologia de projeto, mostrando em fluxogramas quais
são as etapas do início do projeto até uma conclusão, está focado no fluxo analógico pois este é o
enfoque do TCC. No segundo capítulo a evolução da microeletrônica no cenário mundial é tratada,
mostra uma linha do tempo de como foi o avanço tecnológico da microeletrônica até os dias de
hoje.
O terceiro capítulo trata do transistor MOS e suas particularidades como, por exemplo,
regiões de operação, relações de corrente-tensão e os tipos de transistores MOS. No quarto capítulo
o amplificador operacional 741 é detalhado. O amplificador é subdividido em blocos e suas
respectivas funções.
O quinto capítulo trata sobre o projeto de um amplificador operacional, iniciando do
entendimento do OTA e seu plano de projeto. Logo após o projeto do OTA de dois estágios é
mostrado juntamente com seu plano de projeto. E por final é feito um estudo do layout do
amplificador operacional e seus impactos no desenvolvimento do projeto.
Finalmente, no capítulo sexto as considerações finais a cerca de todo o trabalho executado e
nas ultimas páginas da dissertação trata de um apêndice relatando o processo de fabricação de um
circuito integrado.
2. EVOLUÇÃO DA MICROELETRÔNICA
No século 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos
feito com estes materiais. Houve, no entanto, alguns trabalhos empíricos. É o caso da invenção do
retificador a estado sólido, apresentado por F. Braun, em 1874. Este retificador foi feito com cristal
de PbS, soldado com um fio metálico (diodo de ponta de contato). Este diodo apresentava
característica muito instável e foi abandonado temporariamente, até uma época em que os diodos a
válvula não atendiam à demanda de uso de freqüências mais altas.
O início do século 20 por sua vez foi fundamental para o desenvolvimento da
microeletrônica, pois houve um enorme progresso na teoria física, com o desenvolvimento da
mecânica quântica, por Bohr, de Broglie, Heisenberg, Schrödinger e outros, notadamente durante os
anos 20. Em paralelo a este fato, foi proposto um primeiro conceito de desenvolvimento de um
transistor de efeito de campo em estado sólido. Em 1928, Lilienfeld, um homem muito à frente do
seu tempo, patenteou a idéia de modular a condutividade de um semicondutor por meio de um
campo elétrico, chamado como dispositivo de efeito de campo. Lilienfeld, no entanto, não teve
sucesso na realização prática da sua proposta. Na década seguinte, dos anos 30, houve um forte
crescimento no desenvolvimento de teorias quânticas em sólidos, ou seja, a aplicação da mecânica
quântica em sólidos, com os conceitos de bandas de energias, banda proibida, mecânica estatística,
portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vários outros (a
maioria da Inglaterra). Estes conceitos teóricos permitiram entender os semicondutores e motivar a
pesquisa por dispositivos semicondutores.
No ano de 1936 a Bell Labs decide criar um grupo de pesquisa específico para estudar e
desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de
campo. Outro grupo bastante ativo nesta área e que contribuiu significativamente com o trabalho na
Bell Labs era o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez
semicondutores de Si tipo p e tipo n. No mesmo ano, J. Scaff e H. Theuerer mostram que o nível e o
tipo de condutividade do Si são devido à presença de traços de impurezas. Durante os anos
seguintes da II Guerra mundial, as pesquisas nesta área são suspensas na Bell Labs, devido a outras
prioridades. Em meados dos anos 40, ao final da II Guerra mundial, o status da Eletrônica era
baseado nos seguintes dispositivos básicos:
10
Válvulas termiônicas, que apresentavam as seguintes características: muito frágeis, caras e
alto consumo de potência.
Relés eletromecânicos, que por sua vez eram de comutação muito lenta.
Estas limitações destes dispositivos motivaram o reinício da pesquisa e desenvolvimento de
novos dispositivos a estado sólido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em
estado sólido, agora sob liderança de William Shockley, concentrando esforços na pesquisa dos
semicondutores Ge e Si e de transistores de efeito de campo. Nesta época, um dos pesquisadores do
grupo, Bardeen, sugere uma explicação pelo insucesso na obtenção do transistor FET baseado na
alta densidade de estados de superfície dos semicondutores (dentro da banda proibida). Mas
persistindo na pesquisa da invenção do FET, Bardeen e Brattain descobrem por acaso o efeito de
transistor bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor é
mostrado na Figura 3.
Figura 3. Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por
pesquisadores da Bell Labs.
O transistor era constituído por uma base de Ge tipo n (contato de base pelas costas da
amostra) e duas junções de contato tipo p na superfície, sendo um de emissor e outro o coletor,
feitos um próximo ao outro. Após os cuidados necessários para patentear o invento e convencer o
exército americano, que queria mantê-lo como segredo, a Bell Labs o anuncia publicamente em
junho de 1948. O descobrimento do efeito transistor bipolar é sem dúvida atribuída aos
pesquisadores Bardeen e Brattain, mas quem desenvolveu a teoria e explicação sobre o
funcionamento do transistor bipolar foi o chefe deles, W. Shockley, em janeiro de 1948. A teoria de
11
Shockley, de injeção de portadores minoritários pela junção emissor-base, foi comprovada por meio
de um transistor vertical fabricado em fevereiro de 1948, por J. Shive. Esta teoria torna-se
amplamente acessível com o lançamento do livro “Electrons and Holes in Semiconductors” por W.
Shockley em 1950. Mais tarde, em 1956, Shockley, Brattain e Bardeen são condecorados com o
prêmio Nobel de física pelas contribuições referentes ao transistor bipolar. A pesquisa pela
obtenção do transistor de efeito de campo foi mantida, apesar do descobrimento do transistor
bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste
caso, a porta é constituída por uma junção pn, que controla a passagem de corrente pelo canal.
Desta forma, contornou-se o problema de estados de superfície, que ainda não tinha sido
resolvido até então. Um fato histórico que contribuiu muito com o desenvolvimento da
microeletrônica foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preço de
US$ 25.000,00, empresas como Texas Instruments e Sony (na época com outro nome), compraram
a licença para aprender e usar a tecnologia de fabricação de transistores. A tecnologia foi transferida
através de um workshop realizado na Bell Labs em abril de 1952. Sony foi a primeira empresa a
fabricar um radio totalmente transistorizado e comercializá-lo em escala, criando assim o mercado
de consumo para transistores.
Em 1955, Shockley deixa a Bell Labs e funda sua própria empresa, Shockley
Semiconductors, que marca a origem do Vale do Silício, no estado de Califórnia. A sua empresa em
si não foi marcante, porém ela começou com pesquisadores e empreendedores de alto nível, que
depois criaram a Fairchild (1957) e Intel (1968), entre muitos outros. Entre estes pesquisadores
destacam-se Gordon Moore, Robert Noyce e Andrew Grove.
Uma vez dominados alguns processos de fabricação de transistores, nasceu a idéia de se
fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas
Instruments, no ano de 1958. Kilby demonstrou sua idéia com um circuito fabricado sobre um único
bloco de Si, contendo um transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes
dispositivos eram, no entanto, interconectados por meio de fios soldados nos contatos dos mesmos.
Uma fotografia deste circuito integrado rudimentar é mostrada na Figura 4.
12
Figura 4. Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.
Em paralelo, um grupo da Fairchild desenvolve um processo superior para fabricar
transistores (J. Hoerni) e chamado de processo planar. Este mesmo processo é adaptado logo em
seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricação de circuitos integrados.
Este processo foi fundamental para o progresso da microeletrônica, já que seu princípio básico,
acrescida de várias inovações e evoluções, vêm sendo usado até hoje na fabricação dos modernos
CI´s. O início da comercialização de CI´s inicia-se a partir do ano de 1962, não parando mais de
crescer em termos de volume e de densidade de transistores por chip. A Figura 5 mostra a fotografia
do primeiro CI fabricado pelo processo planar.
Marcos precursores e fundamentais para a invenção do processo planar foram: a) em 1952,
C. Fuller da Bell Labs, publica seu estudo sobre difusão de dopantes doadoras e aceitadoras em Si;
b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as áreas de difusão; c) em 1955,
Andrus e Bond desenvolvem materiais tipo fotorresistivo para a litografia e gravação de padrões em
filmes de SiO2.
13
Figura 5. Fotografia do primeiro circuito integrado fabricado por processo planar na
Fairchild em 1961.
O estudo e desenvolvimento de processos de oxidação de Si permitiram finalmente o
desenvolvimento do tão sonhado transistor de efeito de campo com porta isolada, ou seja, o
transistor MOSFET ou simplesmente MOS. Em 1960, um grupo da Bell Labs, D. Kahng e M.
Atalla, demonstram o transistor MOS. A interface SiO2/Si é uma interface de muito boa qualidade,
com baixa densidade de estados de superfície. Mas apesar disto, os dispositivos MOS apresentavam
uma estabilidade pobre, causando um atraso de mais 10 anos para seu uso em grande escala. O
motivo deste problema era a falta de controle de contaminação de impurezas. Mais especificamente,
impurezas de Na, que são responsáveis por cargas positivas dentro do isolante de porta e que causa
um desvio na tensão de limiar dos transistores (altera a densidade de portadores induzidos no canal).
A combinação de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass
a propor a tecnologia CMOS em 1963. Outros marcos históricos que contribuíram enormemente
para o avanço das tecnologias MOS foram, a) o uso de filme de silício policristalino dopado como
material de porta de transistores, a partir de 1966, e b) o uso da técnica de implantação de íons para
o ajuste da tensão de limiar do transistores, pela dopagem da região de canal com muita precisão.
3. O TRANSISTOR MOS
O princípio básico do transistor MOS é na verdade bem simples e foi proposto e patenteado
já em 1928, por Lilienfeld, um homem muito à frente do seu tempo. Dizemos à frente do seu tempo,
pois a realização física do transistor MOS não foi possível na época, pela não maturidade
tecnológica. A Figura 6 ilustra um desenho esquemático do transistor, como apresentado na patente.
Figura 6.
A
cargas de
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portanto,
apenas em
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O transist
O transis
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uma série de
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O transistor
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mente 3
e curvas
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r pMOS
assando
16
Figura 8. Curvas características de transistor nMOS, com indicação das regiões de operação: corte,
linear e saturação.
Para tensão de porta menor que a tensão de limiar, VT, do transistor, a densidade de cargas
no canal é nula ou muito pequena. Desta forma, a corrente que fluirá entre dreno e fonte também
será nula ou muito pequena (desprezível em escala linear). Nestas condições, o transistor está em
região de corte, ou ainda, em região sub-limiar.
Para tensão de porta acima do valor da tensão de limiar e tensão de dreno com valor
pequeno, o transistor está na região linear ou também chamado de região triodo. Nesta região, a
corrente é diretamente proporcional às tensões de porta e de dreno. Como a densidade de cargas no
canal é diretamente proporcional à tensão VGS, a condutância, ou a corrente IDS, entre dreno e
fonte, também segue esta mesmo relação com VGS. No entanto, como mostraremos no próximo
item, a condutância de canal apresenta uma dependência com a tensão de dreno. Mais
especificamente, a condutância diminui com a tensão VDS, resultando num aumento não linear da
corrente IDS com VDS.
Agora, quando a tensão de dreno, VDS, passa de certo valor, a corrente IDS, fica
aproximadamente constante. Esta região é a chamada de saturação. A tensão VDS a partir da qual a
corrente s
com a ten
3.2. RE
N
hipóteses
A
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considera
Mostrare
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AMPLIF
O amp
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1. O circuito
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+VCC e
ito está
ferência
gio, que
de saída
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lificador
20
4.1. A POLARIZAÇÃO DO CIRCUITO
A corrente de polarização de referência do circuito 741, IREF, é gerada no ramo extremo
esquerdo, consistindo em dois transistores conectados como diodo, Q11 e Q12 e a resistência R5.
Usando uma fonte de corrente formada por Q11, Q10 e R4 a corrente de polarização para o primeiro
estágio é gerada no coletor de Q10. Outro espelho de corrente formado por Q8 e Q9 faz parte da
polarização do primeiro estágio.
A corrente de polarização de referência IREF é usada para fornecer duas correntes
proporcionais nos coletores de Q13. Esse transistor de coletor duplo pode ser visto como dois
transistores cujas junções emissor-base estão conectadas em paralelo. Logo, Q12 e Q13 formam um
espelho de corrente de saída dupla: uma saída, a do coletor de Q13B, fornece a corrente de
polarização para o Q17 e a outra saída, a do coletor de Q13A, fornece a corrente de polarização para o
estágio de saída do amp op.
Dois outros transistores, Q18 e Q19, fazem parte do processo de polarização CC. O objetivo
de Q18 e Q19 é estabelecer duas quedas de VBE entre as bases dos transistores de saída Q14 e Q20.
4.2. CIRCUITO DE PROTEÇÃO CONTRA CURTO-CIRCUITO
O circuito do 741 incluí vários transistores que estão normalmente em corte e conduzem
apenas no evento de tentativa de drenagem de uma elevada corrente no terminal de saída do amp
op. Isso poderia acontecer, por exemplo, se o terminal de saída fosse curto-circuitado com os
terminais de uma das fontes de alimentação. A malha de proteção contra o curto-circuito consiste
em R6, R7, Q15, Q21, Q24, R11 e Q22.
4.3. O ESTÁGIO DE ENTRADA
O circuito do 741 consiste em três estágios: um estágio diferencial de entrada, um estágio
intermediário de alto ganho com saída simples e um estado de saída reforçador (buffer). O estágio
de entrada consiste nos transistores de Q1 até Q7, com a polarização executada por Q8, Q9 e Q10. Os
transistores Q1 e Q2 funcionam como seguidores de emissor, fazendo com que a resistência de
entrada seja elevada e entregando um sinal de entrada diferencial para o amplificador diferencial
com base comum formado por Q3 e Q4.
21
Os transistores Q5, Q6 e Q7 com os resistores R1, R2 e R3 formam o circuito da carga do
estágio de entrada. Esse é um circuito de carga elaborado com um espelho de corrente que não
apenas proporciona uma resistência de carga elevada, mas também converte o sinal diferencial na
forma de uma saída simples, sem perda no ganho ou na rejeição de mo do comum. A saída do
estágio de entrada é de terminação simples, tomada no coletor Q6.
Cada circuito amp op inclui um deslocador de nível cuja função é deslocar o nível CC do
sinal, de modo que o sinal na saída do amp op possa excursionar nos sentidos positivos e negativos.
No 741, o deslocamento de nível é feito no primeiro estágio usando os transistores pnp Q3 e Q4.
Embora os transistores tenham um funcionamento pobre em altas freqüências, seu uso na
configuração base comum (conhecida por ter uma boa resposta em altas freqüências) não prejudica
seriamente a resposta de freqüência do amp op.
O uso dos transistores pnp no primeiro estágio resulta em uma vantagem adicional: proteção
dos transistores Q1 e Q2 contra ruptura da junção emissor-base. Como a junção emissor-base de um
transistor npn atinge a ruptura com cerca e 7V de polarização reversa, estágios diferenciais com
transistores npn regulares podem ter problema se a tensão de alimentação for acidentalmente
conectada entre os terminais de entrada. Os transitores pnp, contudo, têm tensões de ruptura
emissor-base elevadas (cerca de 50V); e pelo fato de serem conectados em série com Q1 e Q2,
oferecem uma proteção dos transistores de entrada Q1 e Q2 do 741.
4.4. O SEGUNDO ESTÁGIO
O segundo estágio ou estágio intermediário é composto por Q16, Q17 e Q13B e por dois
resistores, R8 e R9. O transistor Q16 age como um seguidor de emissor, dando, portanto, ao segundo
estágio uma resistência de entrada elevada. Isso minimiza o efeito de carga sobre o estágio de
entrada e evita perdas no ganho. O transistor Q17 funciona como um amplificador emissor comum
com um resistor de 100Ω no emissor. Sua carga é composta pela resistência de saída elevada da
fonte de corrente com o pnp Q13B em paralelo com a resistência de entrada do estágio de saída (visa
olhando para a base de Q23). O uso de uma fonte de corrente com o transistor como uma resistência
de carga é uma técnica conhecida por carga ativa. Ela nos permite obter um alto valor de ganho sem
recorrer ao uso de elevadas resistências de carga, o que ocuparia uma grande área na pastinha e
exigiria um alto valor para a fonte de tensão.
22
A saída do segundo estágio é tomada no coletor de Q17. O capacitor CC está conectado ao
caminho da realimentação do segundo estágio para proporcionar uma compensação de freqüência
usando a técnica da compensação de Miller. Um capacitor, relativamente pequeno, dá ao 741 um
pólo dominante em torno de 4Hz. Além do mais, a separação dos pólos faz com que outros pólos
sejam deslocados para freqüências muito mais altas, dando ao opamp uma queda uniforme no
ganho de -20 dB/década, com uma faixa de passagem de ganho unitário de cerca de 1MHz. Deve
ser observado que, embora CC seja de pequeno valor, a área da pastinha que ele ocupa é cerca de 13
vezes a de um transistor npn padrão.
4.5. O ESTÁGIO DE SAÍDA
A finalidade do estágio de saída é proporcionar ao amplificador uma baixa resistência de
saída. Além disso, o estágio de saída deve ser capaz de fornecer uma corrente relativamente elevada
à carga sem dissipação de uma grande quantidade de potência indevida no CI. O 741 utiliza um
eficiente estágio de saída classe AB.
O estágio de saída consiste em um par complementar Q14 e Q20. Os transistores Q18 e Q19 são
alimentados pela fonte de corrente Q13A e polarizam os transistores de saída Q14 e Q20. O transistor
Q23 funciona como um seguidor de emissor, minimizando, portanto, o efeito de carga do estágio de
saída sobre o segundo estágio.
4.6. AMP OPS CMOS
A Figura 12 mostra uma arquitetura popular de amp ops CMOS conhecida como
configuração de dois estágios. O circuito utiliza uma fonte de alimentação simétrica, usualmente de
±5V, mas pode ser de até ±2,5V, para as tecnologias avançadas, com características de tamanho
reduzido. Uma corrente de polarização de referência IREF é gerada externamente ou usando um dos
circuitos da pastilha. O espelho de corrente por Q8 e Q5 fornece uma corrente de polarização ao par
diferencial Q1-Q2. A razão W/L de Q5 é escolhida para manter a polarização desejada no estágio de
entrada. O par diferencial de entrada tem como carga ativa o espelho de corrente formado por Q3 e
Q4.
O segundo estágio consiste em Q6, que é um amplificador fonte comum tendo a fonte de
corrente, o transistor Q7, como uma carga ativa. Como no 741, a compensação de freqüência é
implementada por um capacitor de realimentação Miller CC mais um resistor.
Figura 12
2. Configuraação de dois estágios do amp op CMOS
24
5. PROJETO DE UM AMPLIFICADOR OPERACIONAL
O projeto do amplificador operacional oferece todas as dificuldades do projeto de circuitos
analógicos tal como produto ganho-largura de banda (GBW), ganho, estabilidade e polarização.
A principal característica do amplificador CMOS em relação aos convencionais é o fato de
terem, usualmente, como carga capacitâncias de pF o que não exige, algumas vezes, estágios de
saída.
Geralmente para projetos destes amplificadores são fornecidos as especificações do
processo, tensão de alimentação, corrente de alimentação e faixa de temperatura de operação, sendo
pedidos os índices de desempenho de ganho, largura de banda, slew rate, offset, ruído e área de
layout.
Devido à maior simplicidade, o projeto será inicialmente feito para um amplificador de
transcondutância (OTA) que é um amplificador operacional sem o estágio de saída.
5.1. PROJETO DE UM OTA SIMPLES
O projeto de um OTA CMOS consiste na determinação da razão de aspecto de todos os
transistores para uma dada especificação de GBW, margem de fase, ganho, etc.
Figura 13
N
os transis
Em
O
Pa
Se
comprim
3. (a) Config
No OTA, T1 e
stores T1 e T
m baixas fre
Onde: é a ra
é o
é a
ara cálculo d
e ro2=ro4=ro ;
ento de cana
guração de um
e T2 possuem
T2 de forma i
eqüências, a
azão de aspe
o parâmetro
corrente de p
do ganho é n
; L1 comprim
al. O ganho d
m OTA simp
m o mesmo W
gual.
transcondutâ
ecto dos tran
de transcond
polarização
necessário de
mento do can
de tensão Av
ples. (b) Sím
W/L, assim c
ância de um
nsistores de e
dutância do
eterminar Ro
nal do transi
v é dado por:
mbolo do OT
como T3 e T
m OTA é dada
entrada
transistor N
out que é dado
stor de entra
:
TA.
T4. A corrente
a por Gm = g
mos
o por:
ada e Vem é a
e IB é dividid
gm1 = gm2.
Eq
Eq
a tensão Earl
da entre
quação 1
quação 2
ly por
26
A G · R V · K ·W ·LIB
Equação 3
Que também pode ser escrito como:
A V ·LV S VT
Equação 4
Os parâmetros K’n e Vem dependem do processo. Já os parâmetros W1, L1 e IB são
parâmetros de projeto.
É necessário ainda determinar as seguintes resistências:
RK ·IB· W
L
Equação 5
Sendo (W/L)4 = (W/L)3 que são as razões de aspecto dos transistores T3 e T4 e K’p é o
parâmetro de transcondutância do transistor Pmos.
R Equação 6
5.1.1 A margem de fase e produto ganho-largura de banda
Dois pólos estão presentes no circuito: devido ao nó cinco (pólo dominante) e ao nó quatro
(pólo não dominante).
f·R · C CL
Equação 7
Onde: Cn5 = CDG4 + CDB4 + CDG2 + CDB2
O produto ganho-largura de banda GBW pode ser obtido como:
GBW A · f· C CL
Equação 8
g K · WL
· VGS VT ou Equação 9
g 2 K · WL
· I SQ ou Equação 10
27
g ·I SQ
V S VT Equação 11
Portanto, para determinar gm é necessário sempre escolher duas variáveis W/L e VGS ; W/L e
IDSQ ; ou IDSQ e VGS.
Normalmente é necessária uma margem de fase de 60º. Para isso, o pólo não-dominante
deve estar colocado de dois a três vezes do produto ganho-largura de banda. O pólo não-dominante
é criado pelo nó quatro.
f·R ·C
Equação 12
Cn4=CGD1+CDB1+CDB3+CGS3+CGS4+CGD4+CGB3+CGB4
Para projeto considera-se que fnd seja no mínimo o produto ganho-largura de banda.
Equação 13
Equação 14
Substituindo gm e assumindo que K’n é aproximadamente 2K’p, temos:
WL
2 · WL
· CCL C
Equação 15
Essa equação assegura a margem de fase.
5.1.2 Plano de projeto do OTA simples
Para a realização deste plano, assumiremos que se deseje um OTA simples CMOS com um
dado GBW para uma dada capacitância de carga. As equações são:
GBW A · f· CL C
Equação 16
WL
2 WL
· CC C
Equação 17
Mostra que são necessários definir IB, (W/L)1 e (W/L)4.
Fa
esta pode
Pa
GBW). A
finalment
H
(W/L)4=1
O
ser obtido
5.1.3 O
A
Se
Figura 14
alta uma equ
e ser usada c
ara um GBW
A razão (W
te (W/L)4 é d
Há alternativa
1 para mínim
O valor de GB
o.
Otimização
A expressão G
e CL é escolh
4. GBW x (W
uação desde
omo a tercei
W e CL dete
/L)1=gm1/2K
determinada
as de projet
ma área.
BW não pod
o para o m
GBW pode s
hido, então G
W/L), para v
e que o tran
ira equação.
rmina-se gm
K’n(VGS1-VT
a através da s
tos tais com
de ser arbitra
máximo GB
ser reescrita
GBW é prop
variável IB(µA
sistor T1 for
m1, desde que
). A corrent
segunda equ
mo fazer VGS
ariamente alt
BW
como:
porcional a ra
A) e CL=5pf
rnece amplif
e Cn5 é desp
te necessári
uação.
S4-VT=0,5V
to, há um lim
aiz quadrada
f (Cn4=4pF ;
ficação, gm/I
prezível pera
a é então IB
para casam
mite no valor
a de (W/L).
Cn5=3pF)
I precisa ser
ante CL (equ
B=gm1/(VGS1
mento ou esc
r de GBW q
Equ
r alto, e
uação de
1-VT). E
colha de
que pode
uação 18
29
No gráfico não foi considerado a influência do tamanho dos transistores nas capacitâncias
Cn4 e Cn5. Pelo gráfico GBW pode atingir valores infinitos devido a esta consideração. No entanto, a
capacitância no nó pode ser modelada como sendo:
C C K WL
Equação 19
Os valores de K variam de 2 a 5fF e Cn0 0. Portanto a capacitância dos nós depende do
tamanho dos transistores, deste modo pode-se reescrever GBW como sendo:
GBW K ·IB · √C L K
Equação 20
Onde: r1=(W/L)1 e r4=(W/L)4
Com, / C KC L K
Equação 21
E, C’L=CL+Cn0 Equação 22
Para resolução destas equações são necessárias técnicas numéricas, no entanto soluções
podem ser encontradas para casos particulares.
Para valores pequenos de r1, os valores de r4 são também pequenos, e:
GBW K ·IB ·C L
Equação 23
E, / CC L
ou r 2r CC L
Equação 24
Ou seja, GBW é proporcional a WL
Para altos valores de r1, temos:
GBW K ·IB ·K
Equação 25
E, r4 2r1. Eliminando r4 de GBW:
N
Figura 15
Po
Pr
O
degradaç
Note que agor
5. GBW x (W
ode obter as
ra este ponto
O valor máxi
ão da mobili
ra GWB dec
W/L), para v
sim um valo
o GBW ating
imo depend
idade devido
cresce com
variável IB (µ
or ótimo igua
ge o valor m
de ainda do
o à velocidad
µA) e CL=5pF
alando-se os
máximo GBW
aumento da
de de saturaç
F (Cn0=0,5pF
dois casos:
Wmax que é da
a corrente IB
ção. Para o p
F;K1=K4=0,
ado por:
B. A limitaç
projeto temo
Equ
1pF).
Equ
Equ
ção da corre
os que:
Equ
uação 26
uação 27
uação 28
ente é a
uação 29
Pa
5.2. O
O
pois o pr
ser conec
N
dois estág
Figura 16
ara (W/L)1
OTA CM
O OTA consi
ocesso é de
ctado ao poç
Nota-se tamb
gios. Todos
6. OTA CMO
20 e IB=máx
OS DE DO
ste em um p
poço tipo N
o.
ém a presen
os transistor
OS com dois
ximo=2mA
OIS ESTÁ
par diferenci
N e para o ca
nça do capac
res atuam na
s estágios: V
ÁGIOS
al de entrad
asamento do
citor de com
a região de sa
VDD= 2,5V;
a e um inver
os componen
mpensação CC
aturação.
IB=2,5µA; B
rsor CMOS.
ntes de entra
C conectado
B=10
A entrada é
ada o substra
entre as saí
é pMOS
ato deve
ídas dos
5.2.1 O
Pa
Figura 17
O
O
O
5.2.2 O
Pa
capacitân
5.2.3 O
H
com três
C
O ganho do
ara o cálculo
7. Modelo pa
O ganho do pr
Onde: go24=go
Onde: G’L=G
O produto
ara a deter
ncias precisa
Os pólos e z
Há três nós a
pólos. O nó
om, Cn1=CG
o OTA de
o do ganho u
ara o cálculo
rimeiro estág
o2+go4 é a car
L+go5+go6 qu
banda lar
rminação do
am estar adic
zeros sem
a serem cons
um possui a
GD2+CDB2+CG
dois estág
utiliza-se o se
o do ganho d
gio é dado p
rga do prime
ue é a carga
rgura de b
o desempen
cionados.
a capacit
siderados sã
a maior impe
GD4+CDB4+C
gios
eguinte mod
do OTA, ond
por:
eiro estágio.
do segundo
banda e ma
nho do circ
ância de c
ão o um, doi
edância no c
CGS6. O pólo
delo:
de: G’L=GL+
O segundo
estágio.
argem de
cuito a alta
compensaç
is e quatro d
circuito e, po
devido ao nó
+go5+go6; C’L
estágio é um
fase
as freqüênci
ção
deste modo
ortanto define
ó quatro é da
L=CL+Cn4
Equ
m inversor si
Equ
Equ
ias os valo
temos um s
e o pólo dom
Equ
ado por:
uação 30
mples:
uação 31
uação 32
ores das
sistemas
minante.
uação 33
C
O
Fi
om, Cn4=CG
Onde: Cn2=CG
igura 18. Dia
GD5+CDB5+CD
GS3+CDB3+CG
agrama de B
DB6. O pólo d
GS4+CGD4+C
Bode do OTA
devido ao nó
CDB1
A com dois e
ó dois será:
estágios Cc=
=0pF e Cc=1p
Equ
Equ
pF.
uação 34
uação 35
34
5.2.4 Os pólos e zeros com a capacitância de compensação
Com a introdução da capacitância de compensação o pólo dominante torna-se:
BW f f 3dB·A ·C
Equação 36
O produto ganho-largura de banda é dado por:
GBW·C
Equação 37
A análise exata para GBW resulta:
GBW·C
·BW
Equação 38
Onde, εGBWG L · 1 C
C· 1 C L
C Equação 39
A largura de banda BW pode ser escrita em função de GBW:
BW·A ·C
·C L· ·C ·A ·C
GBWA
Equação 40
O pólo não dominante ocorre devido ao nó quatro sendo dado por:
f·C L
· BWCC
CC L
·C L Equação 41
Considerando que Cn1 Cc e C’L.
A margem de fase é agora dada por:
90° arctg GBW Equação 42
E o zero ocorre em:
f·C
Equação 43
35
5.2.5 Plano de projeto do OTA de dois estágios
No projeto são normalmente especificados os valores de GBW, Slew Rate ou ganho e é
necessário determinar as dimensões dos transistores.
GBW e a margem de fase são determinadas por três variáveis gm1, gm6 e Cc. Uma destas
variáveis podem ser escolhidas livremente e as outras determinadas. A outra solução é determinar
mais uma equação que pode ser definido por mínimo ruído, máximo slew rate, mínima área, etc.
Tomando como restrição a área do circuito tem-se:
AT A A AC
Portanto, gm1, gm6 e Cc podem ser obtidos a partir de GBW, MF e AT.
A capacitância de compensação é determinada através da posição do pólo não-dominante
desde que gm6 determina o pólo não-dominante ele precisa ser determinado primeiro. Determina-se
gm6 através de I6.
Resumindo, os passos do projeto são os seguintes:
1. Escolha I6(=I5) como uma variável independente.
2. Para T6:
a. Escolha VGS6 – VT 0,2V
b. Calcule gm6 e (W/L)6
c. Escolha L6 mínimo = 5µm
d. Calcule W6
e. Calcule a área de T6=A6
3. Repita o passo dois para o T5 com VGS5-VT 0,5V.
4. Calcule Cn1 das dimensões de T5 e T6.
5. Calcule Cc da equação do pólo não-dominante exata.
6.
7.
R
Figura 19
5.2.6 D
D
OTA sim
D
. Calcule a
. Calcule a
Repetindo-se
9. Corrente d
Determinaç
Depois de con
mples. Da equ
Desde que T1
área do capa
área total AT
este procedi
de Saída vers
ção de (W
nhecido o va
uação de GB
, fornece o g
acitor Cc.
T.
imento para
sus a Area, o
W/L)1 e I1
alor de Cc, p
BW determin
ganho faz-se
diversos val
onde I5 = I6 (
pode-se utili
na-se gm1:
VGS1-VT=0,
lores de corr
(µA)
izar o mesm
,2V, assim:
rente I6, obtê
mo procedime
êm-se:
ento usado p
Equ
Equ
para um
uação 44
uação 45
37
A corrente de I g · V S VT 1,25µA, desta forma IB=2,5µA.
Para um ruído Vf mínimo, os transistores de entrada precisam de uma área grande onde
L1=16µm e W1=26µm. Para máxima simetria no estágio de entrada os nós um e dois precisam ser
iguais, logo VGS3-VT=VGS4-VT=0,2V.
As dimensões de T3 e T4 são facilmente determinadas:
WL
WL K · V S VT
Equação 46
Este procedimento de projeto não é único, o projetista precisa decidir quais são as
especificações mais relevantes para a sua aplicação e levar em conta as especificações da tecnologia
a ser usada e seu processo de fabricação.
5.3. CONSIDERAÇÕES DE LAYOUT DO AMPLIFICADOR
OPERACIONAL
Uma variedade de circuitos analógicos usa transistores casados. No estágio de entrada do
amplificador operacional o par diferencial requer casamento de tensão gate-source e o espelho de
corrente requer um casamento de correntes no dreno.
Supondo que dois MOS casados operando com a mesma corrente de dreno ID. Se os
transistores são dispositivos ideais, então eles irão desenvolver exatamente a mesma tensão de gate-
source VGS. Na pratica, os descasamentos causam diferenças nas tensões de porta-fonte dado por
ΔVGS VGS1 – VGS2. Assumindo que os transistores operam em saturação, o offset de tensão ΔVGS
é igual:
∆ ∆ ∆ Equação 47
Onde: ΔVt é a diferença entre as tensões dos dois transistores, Δk é a diferença entre a
transcondutância dos dispositivos, Vgst1 é a tensão efetiva de porta do primeiro transistor, e k2 é a
transcondutância do segundo dispositivo.
38
A tensão de offset ΔVGS depende das dimensões do transistor e da transcondutância k2. Estas
dependências estão apenas presentes nos transistores MOS. É possível minimizar este offset
reduzindo a tensão Vgst dos transistores casados.
Circuitos MOS que dependem do casamento de tensão se beneficiam usando grandes
dimensões de W/L e baixas correntes de operação. Circuitos que dependem de um casamento de
corrente, como é o caso do espelho de corrente do amplificador operacional, têm suas
particularidades muito parecidas com as de tensão. O descasamento entre duas correntes de dreno,
ID1 e ID2, pode ser especificado em termos das dimensões ID1/ID2 igual à:
1 ∆ Equação 48
Resumindo, circuitos MOS que geram tensões casadas devem operar com baixas tensões de
porta, e circuitos mos que geram correntes casadas devem operar com altas tensões de porta.
5.3.1 Efeitos da geometria
O tamanho, dimensões e orientação dos transistores MOS afetam o seu casamento.
Transistores maiores são mais precisos que os pequenos porque o aumento da área da porta ajuda a
minimizar o impacto de certas flutuações. Transistores de canais longos casam melhor que os de
canal pequeno porque o tamanho do canal reduz as variações e modulações. Transistores orientados
na mesma direção casam melhor que os orientados em direções diferentes por causa da natureza do
silício mono-cristalino.
5.3.2 Efeitos térmicos
Uma importante consideração de descasamentos que causa grandes variações é chamada de
gradientes. A gradiente de temperatura depende da separação entre os centros dos dispositivos
casados, ou “centroids”. Considerando que os dispositivos são colocados próximos um do outro, a
variação ΔP entre os dois dispositivos casados é igual o produto da distância d entre os centroids e a
gradiente P ao longo da linha conectando os dois “centroids” é de:
∆ P Equação 49
O impacto do gradiente no casamento depende da magnitude do gradiente e da distância
entre os centros dos dispositivos casados.
5.3.3 L
D
distância
reduzir a
menos su
transistor
compacta
A
Este tipo
simetria.
Figura 20
Tr
por ser fo
porque to
conhecid
O
de corren
casament
Layout de t
Descasamento
entre os c
a distância e
usceptíveis a
res MOS c
ação.
A Figura 20 m
o de layout
0. Par diferen
ransistores M
ormado de a
odos os lad
os como cro
Os casamento
nte por garan
to de um par
transistor
os causados
entros dos
ntre os “cen
a gradientes
combinam
mostra um e
permite a
ncial interdig
MOS interdi
apenas um e
dos do casam
oss-coupled.
os usando do
ntir um melh
r diferencial
res MOS d
s por efeito
dispositivos
ntroids” a ze
de tempera
alinhamento
exemplo de
construção
gitado.
igitados não
ixo de sime
mento estarã
ois eixos são
hor casamen
do tipo “cro
de centro-c
s térmicos
s casados. A
ero. Os layo
aturas que n
o exato do
um par dife
compacta c
o são a melh
tria. Dois ei
ão enxergan
o muitos em
nto entre os
oss-coupled”
comum
podem ser
Alguns tipos
outs de centr
não são linea
os “centroid
erencial de tr
om centros
hor forma d
ixos de sime
ndo a mesm
mpregados em
transistores
”.
minimizado
s de layout
ro-comum m
ares. Os me
ds” e um
ransistores M
alinhados n
de cancelame
etria oferecem
ma coisa, est
m pares dife
MOS. A Fi
os pela redu
podem atu
mais compac
elhores layou
máximo n
MOS interdi
no mesmo
ento dos gra
m maior cas
tes casamen
erenciais e e
igura 21 mo
ução da
ualmente
ctos são
uts para
ível de
igitados.
eixo de
adientes
samento
ntos são
espelhos
ostra um
C
os transis
tipo de ca
Figura 21
Se
comprom
operacion
om este tipo
stores A e B
asamento pro
1. Par diferen
e os transisto
metida e as
nal é tão imp
o de casamen
B irão variar
oduz um lay
ncial “cross-
ores não for
especificaçõ
portante quan
nto garante q
de forma ig
yout muito co
-coupled”.
rem devidam
ões simulada
nto o seu de
que mesmo
gual entre ele
ompacto e ta
mente casado
as não serão
senvolvimen
com gradien
es, sempre b
ambém satis
os no layout,
o atingidas.
nto.
ntes de temp
balanceando
faz a regra d
, a funcional
O layout d
peratura não
o casament
de orientação
lidade do blo
de um ampl
lineares
to. Este
o.
oco será
lificador
41
6. CONSIDERAÇÕES FINAIS
Existem muitas variáveis que englobam o projeto de um circuito integrado, por exemplo, o
amplificador operacional existe muitas variações de especificações que um mercado possa licitar e
para cada tipo de licitação existe um projeto diferente. Esta dissertação prove uma visão geral de
como projetar um amplificador operacional sem levar em conta estas variáveis.
Além da preocupação que o projetista deve ter com as especificações do circuito, a área que
o bloco irá ocupar do tamanho do chip é muito importante, pois quanto maior o chip mais pastilhas
serão necessárias para fabricar o número esperado de componentes, com isso o custo por peça irá
aumentar. Este é um dos principais motivos dos transistores MOS serem mais empregados na
microeletrônica hoje em dia, seu tamanho é aproximadamente 14 vezes menor quando comparado
com um bipolar.
Todo cuidado deve ser tomado ao ser realizado o layout do circuito projetado,
principalmente se existe a necessidade de casamentos de tensão e corrente para a funcionalidade. Se
houver um descasamento no layout do estágio de entrada do amplificador, que contém um par
diferencial e um espelho de corrente, as especificações deste amplificador deste amplificador jamais
serão atingidas.
No Brasil, a microeletrônica é pouco difundia e existem poucos lugares com acesso a um
processo de fabricação de semicondutores, a idéia inicial deste projeto era difundir um amplificador
operacional no silício com certa especificação baseada no processo, mas este trabalho poderá ser
usado como o fundamento teórico para uma possível continuação da idéia original.
Além do grande aprendizado adquirido nesta pesquisa tendo o primeiro contato com a
microeletrônica, a complexibilidade de um projeto, mesmo este sendo um simples amplificador
operacional, é um grande desafio. Pois, mesmo que toda a teoria e simulações estiverem corretas
com as especificações do projeto, existe sempre uma variável que torna o desenvolvimento de um
circuito integrado em arte.
REFERÊNCIAS BIBLIOGRÁFICAS
[1] - REIS, R.A.L., Concepção de Circuitos Integrados, BRASIL, ED. Sagra Luzzato;
[2] - GRAY, P.R., Analysis and Design of Analog Integrated Circuits, EUA, ED. John Wiley &
Sons;
[3] - FRANCA, J.E., Design of Analog-Digital VLSI Circuits for Telecom. and Signal Processing,
Chapter 11 – Layout of Analog and Mixed Analog/Digital Circuits, EUA, ED John Wiley & Sons;
[4] - GREBENE, A.B., Bipolar and MOS Analog Integrated Circuits Design, EUA, ED. Wiley-
Interscience;
[5] - MARTIN, D.A.J.K., Analog Integrated Circuit Design, EUA, ED. John Wiley & Sons;
[6] - PLASSCHE, R.J., Analog Circuit Design, FRANCE, ED. Kluwer Academic Publishers;
[7] - MEYER, R.G., Integrated Circuit Operational Amplifier, EUA, ED. 1977 IEEE Press;
[8] - GREBENE, A.B., Analog Integrated Circuits, EUA, ED.1978 IEEE Press;
[9] - SOLOMON, JAMES E., The Monolithic Op Amp: A Tutorial Study, Invited Paper.
[10] - HASTINGS, ALAN, The Art of Analog Layout, EUA, ED. 2001 Prentice Hall
[11] – SEDRA/SMITH, Microeletrônica, BRASIL, ED. Makron Books
APÊNDICE A – PROCESSO DE FABRICAÇÃO DO CI
A.1. PROCESSOS DE FABRICAÇÃO – CIRCUITO INTEGRADO
A.1.1. Etapas de Fabricação BiCMOS:
As máscaras que definem um circuito integrado representam cada uma, os padrões
geométricos das camadas que devem ser criadas sobre a superfície do silício por meio de uma
seqüência de passos de fabricação baseados em processos físico-químicos.
Os passos a seguir representam um processo de fabricação típico. A numeração de cada
figura corresponde ao número do passo. Existem inúmeras variantes de processo que privilegiam
uma a outras características desejáveis no produto final. Cada uma das etapas, por sua vez pode ser
executada por métodos diferentes, conforme a conveniência, Os processos de fabricação estão em
contínuo desenvolvimento tecnológico.
A.1.2. Início:
O ponto de partida é uma lâmina de silício levemente dopada com portadores P, polida e
limpa. O plano de cristalização é identificado pelo chanfro na borda.
A.1.3. Crescimento Epitaxial:
Pelo processo de epitaxial, silício dopado com o mesmo material P do substrato é acrescido
à superfície da lâmina, de modo ordenado e obedecendo ao plano de cristalização. O conjunto
continua sendo um cristal único e perfeito. Nesta camada epitaxial, com espessura típica de 2um,
serão fabricados os transistores P e N. As figuras subseqüentes mostram apenas esta camada
epitaxial, deixando implícita a existência do substrato com espessura de 100um e 500um.
44
Figura 22. Camada epitaxial tipo p
A.1.4. Criação de Poço N:
O poço N é necessário para a construção dos transistores canal P que dependem de um
substrato N. Por difusão ou por implantação iônica, impurezas N espalham-se pela região
delimitada do poço neutralizando os portadores P originais e revertendo a polaridade para N. A
lâmina a seguir é oxidada de modo a formar uma fina camada de SIO2 em toda sua superfície.
Figura 23: Poço de um transistor
Camada epitaxial p
Substrato p
45
Figura 24: Layout poço de um transistor
A.1.5. Definição da Área Ativa:
A isolação elétrica entre cada transistor e os demais componentes que compartilham o
mesmo substrato é essencial para eliminar as correntes de fuga que causam funcionamento incorreto
e aumentam o consumo de energia. A isolação deve ser simples, efetiva e de dimensões reduzidas
para não comprometer a elevada densidade de transistores exigida pelas aplicações atuais.
A superfície da lâmina pode ser dividida em ÁREA ATIVA, onde os transistores são
construídos e ÁREA DE CAMPO, que é o resto da superfície. Esta última é dominante em extensão
e por ela passam a maioria dos condutores que ligam os transistores entre si e distribuem a
alimentação elétrica.
A área ativa é delimitada pela deposição de uma camada de nitrato de silício Si3N4, sobre a
superfície previamente oxidada da etapa passada. Esta camada de óxido é necessária para garantir a
aderência e absorver os esforços mecânicos face aos diferentes coeficientes de dilatação entre o
silício e o nitrato. A operação de corrosão a seguir deixa exposta a área de campo. Ainda nesta
etapa, por implantação iônica, portadores P em maior quantidade, P+, são espalhados por toda a
superfície da lâmina, atingindo a área de campo que deste modo torna-se mais efetiva na isolação
elétrica. Este implante eleva a tensão de limiar dos transistores parasitas que se formam ao rotear os
condutores sobre o óxido de campo. Deste modo, estes transistores parasitas só conduzem com
46
tensões superiores aos da alimentação e assim estão inativos. Este implante não será mostrado nas
figuras subseqüentes.
Figura 25: Definição da área ativa
Figura 26: Layout definição de área ativa.
Implante p+
Nitreto do silicio
47
A.1.6. Formação do Óxido de Campo:
Figura 27: Formação de Óxido de Campo
A seguir a lâmina é submetida a uma atmosfera rica em oxigênio em temperatura elevada
que oxida localmente (locos, local oxidation) toda área de campo. Esta oxidação (fox, field oxide),
aumenta o volume do material que se dilata e abaixo da superfície, bloqueando deste modo as
correntes elétricas residuais entre as áreas ativas e entre as interconexões e o substrato. A máscara
de nitrato de silício resistente à temperatura protege a área ativa durante esta etapa.
A.1.7. Formação do Óxido de Porta:
Por corrosão, o nitrato de silício e o óxido original são removidos, expondo o silício nas
áreas ativas. A lâmina agora é submetida a uma atmosfera de oxigênio seco e temperatura elevada
para formar lentamente o óxido de porta, de alta qualidade, sem porosidade e com espessura
definida.
Figura 28: Formação do Óxido de Porta
Oxido de porta
Oxido de Campo
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A.1.8. Deposição de Polisilício:
Após a demarcação pela máscara correspondente, inicia-se o processo de formação do
eletrodo de porta e também de algumas interconexões por uma deposição de silício policristalino,
POLISILÍCIO, poly, juntamente com dopante P ou N, pelo processo de CVD.
Toda a lâmina é recoberta, mas apenas as regiões de interesse estão expostas.
A dopagem reduz a resistividade do Polisilício e a escolha do tipo de dopante da sua relação
com as camadas adjacentes. A resistência elétrica desta camada que será a porta dos transistores,
quando associada com as capacitâncias parasitas adjacentes forma filtros passa-baixa, retardando as
transições entre os dois níveis lógicos. Em circuitos de alta velocidade, uma fina camada de platina
ou titânio é depositada sobre o Polisilício objetivando uma maior redução na resistividade.
O polisilício não desejado é removido e a seguir são demarcadas as portas dos transistores
canal P e canal N e algumas interconexões.
Figura 29: Deposição de Polisilício
Polisilicio
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Figura 30: Layout Deposição de Polisilício
A.1.9. Formação do Transistor canal P:
Após a impressão da máscara correspondente e a corrosão do óxido depositado na etapa 6,
as regiões de fonte (source) e dreno (drain) ficam expostas e recebem , por implantação iônica, boa
quantidade de íons de boro ou outro elemento tipo P, formando as regiões P+. Estes íons atingem
toda a superfície da lâmina, inclusive o Polisilício da porta, reduzindo ainda mais a sua
resistividade.
Nesta operação, o Polisilício da porta serve de máscara para o implante de source e drain,
garantindo assim o perfeito alinhamento entre estes três elementos, compondo transistores com alto
desempenho e mínima capacitância parasita entre os eletrodos. A polaridade final do Polisilício de
porta vai depender da soma algébrica de todos os dopantes ali colocados.
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Figura 31: Formação do Transistor de Canal P
Figura 32: Layout Formação do Transistor de Canal P
A.1.10 Formação do Transistor canal N:
De modo semelhante ao ítem anterior, a máscara correspondente às áreas de source e drain é
impressa sobre a lâmina e após a corrosão do óxido da etapa 6, é iniciado o implante de íons de
arsênico ou outro elemento tipo N para formar as regiões N+, perfeitamente alinhadas com o
Polisilício da porta que neste momento serve de máscara e que recebe também a sua dose de
dopante que reduz a sua resistividade.
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Figura 33: Formação do Transistor canal N
Figura 34: Formação do transistor de canal N
A.1.11. Recozimento:
A implantação iônica deforma a estrutura cristalina. Esta etapa submete a lâmina a uma
temperatura elevada por várias horas, possibilitando o realinhamento dos átomos no cristal e
formando efetivamente as regiões de source e drain em ambos os transistores. Usado para
uniformizar as regiões ativas n, p e poços, que não se realizaram por completo apenas com a
implantação iônica.
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Figura 35: Recozimento
A.1.12. Isolação e Abertura dos Contatos:
Após a fabricação dos transistores, é preciso cobri-los com uma camada de SIO2 depositada
pelo processo de CVD que se estende por toda a superfície da lâmina. A seguir é impressa a
máscara de abertura dos contatos, definindo os pontos onde haverá conexão das regiões de porta,
drain e source.
Figura 36: Óxido de Isolação e Abertura dos Contatos
Figura 37: Layout Isolação e Abertura de Contatos
Source e Drain formados
N+ N+P+ P+
Source e Drain formados
N+ N+P+ P+
Oxido de Isolacao Abertura de Contatos
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A.1.13. Deposição de Metal 1:
A superfície da lâmina é metalizada por vaporização de alumínio que penetra nas aberturas
dos contatos. A máscara seguinte define todas as interconexões em metal 1, permitindo a remoção
do alumínio não desejado.
Figura 38: Deposição de Metal 1
Figura 39: Layout Deposição de Metal 1
N+ N+P+ P+
Metal 1
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A.1.14. Isolação e Abertura das Vias:
Figura 40: Óxido de Isolação e Abertura de Vias
O metal 1 exposto é recoberto por outra camada de SIO2 depositada por CVD sobre a qual é
impressa a máscara que define as aberturas, VIAS, que permitem a conexão do metal 2 com as
camadas inferiores.
A.1.15. Deposição de Metal 2:
Novamente o alumínio é evaporado, revestindo toda a superfície da lâmina e penetrando nas
aberturas da vias. A máscara que define todas as conexões em metal 2 é impressa e o alumínio não
protegido por ela é removido.
Figura 41: Deposição de Metal 2
N+ N+P+ P+
Abertura de ViasIsolacao
N+ N+P+ P+
Metal 2
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A.1.16. Passivação:
Para evitar a oxidação da camada de metal 2 pelos gases da atmosfera, executa-se um
revestimento protetor de SIO2, passivação, overglass, nesta etapa. Sobre esta camada pode ainda ser
depositado nitrato de silício que é mais efetivo na proteção contra a contaminação.
Figura 42: Layout final com revestimento protetor