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MODELAGEM E IMPLEMENTAÇÃO EM FPGA DO CONTROLE DISCRETO DE UMA PLANTA

DIDÁTICA DE SEPARAÇÃO DE ITENS

JEFERSON LUIZ CURZEL

Instituto Federal de Santa Catarina R. Pavão, 1337, 89220-618, Joinville, SC, BRASIL

E-mails: [email protected],

RICARDO LÜDERS

CPGEI/DAINF, Universidade Tecnológica Federal do Paraná Av. Sete de Setembro, 3165, 80230-901, Curitiba, PR, BRASIL

E-mails: [email protected]

OS ACEITOS É QUE INCLUIRÃO TODAS AS INFORMAÇÕES DOS AUTORES

Abstract This paper describes the development of an academic experiment using a training kit for discrete control of a virtual plant represented by a sorting system. The control is implemented in FPGA (Field-Programmable Gate Array). After modeling the controlled plant using finite state machines (FSM), FSM functional blocks available in a software package for FPGA design are used for implementation. Therefore, no translation is necessary between design and implementation representations of the controlled plant. Both FPGA and the virtual environment provide the necessary flexibility to develop the experiment which can be immediately verified. Some implementation difficulties are also presented, but they can be overcome with simple techniques, showing that FPGA can be considered as an alternative to PLC for discrete control.

Keywords Virtual learning environment, discrete event systems, control, finite state machine, FPGA.

Resumo Este trabalho descreve as etapas de desenvolvimento de uma montagem didática para controle de uma planta virtual de separação de itens implementado em FPGA (Field-Programmable Gate Array). Após a modelagem por máquinas de estados finitos (FSM) da planta controlada, blocos funcionais FSM do ambiente de projeto da FPGA são utilizados para implementação. Com isso, mostra-se que não é necessária tradução alguma entre representações de projeto e implementação do controle da planta. Tanto a FPGA quanto o ambiente virtual fornecem a flexibilidade necessária para experimentação didática, que pode ser verificada imedia-tamente após a sua implementação. Algumas dificuldades de implementação são apresentadas, mas que podem ser contornadas por técnicas simples, mostrando a viabilidade da aplicação da FPGA para controle discreto como alternativa ao uso do CLP.

Palavras-chave Ambiente virtual de aprendizagem, sistemas a eventos discretos, controle, máquina de estados finitos, FPGA.

1 Introdução

O ensino de princípios de automação, em particular do controle discreto (a eventos discretos), ou seja, do controle de plantas industriais que requerem coorde-nação de ações ou tarefas, frequentemente utilizam montagens de laboratório representadas por kits di-dáticos de diferentes propósitos e fabricantes, como é o caso do Interactive Training System (ITS PLC, 2011). Cabe ao aluno programar e analisar o com-portamento de exemplos de plantas construídas es-pecificamente para exercitar uma ou várias situações práticas do projeto de controle.

Estes sistemas tem sido modelados e analisados como Sistemas a Eventos Discretos (SED) (Cassan-dras and Lafortune, 2008). Embora resultados teóri-co-formais tenham sido desenvolvidos nas últimas três décadas usando diferentes abordagens, sua in-trodução no dia a dia de engenheiros de automação tem se mostrado um desafio (Queiroz et al., 2001), (Bouzon et al., 2004), (Curzel e Leal, 2006), (Mora-es e Leal, 2006), (Holanda et al., 2012).

O objetivo deste trabalho é o de investigar pos-sibilidades de implementação do controle discreto a partir de um exercício didático implementado e tes-tado em uma planta virtual, ou seja, uma planta si-mulada num ambiente virtual. Mais especificamente, apresenta-se uma implementação do controle discre-to de uma planta de transporte de itens, cuja opera-ção é diferente para diferentes tamanhos dos itens transportados. A modelagem é feita por máquinas de estados finitos (Finite State Machines – FSM) im-plementadas em FPGA (Field-Programmable Gate Array). Em (Curzel e Lüders, 2014) foram apresen-tados parte do problema de controle e a modelagem utilizada. No presente trabalho, a modelagem é deta-lhada e as dificuldades de implementação são discu-tidas.

Este artigo está organizado da seguinte forma. A Seção 2 apresenta os principais componentes da montagem de laboratório utilizada e as interfaces desenvolvidas. A Seção 3 descreve os subsistemas da planta utilizada de separação de itens, assim como os modelos desenvolvidos usando FSM. A Seção 4 apresenta os resultados obtidos, seguidos da conclu-são do trabalho na Seção 5.

Anais do XX Congresso Brasileiro de Automática Belo Horizonte, MG, 20 a 24 de Setembro de 2014

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2 Descrição dos componentes principais da mon-tagem

2.1 O kit ITS/PLC

O kit didático utilizado neste trabalho é comerciali-zado pela Real Games como parte do pacote ITS/PLC (Real Games, 2011). O ITS/PLC é uma ferramenta de ensino e desenvolvimento que dispo-nibiliza casos específicos de problemas comumente encontrados no sequenciamento de operações em sistemas a eventos discretos implementados com PLC. Cinco processos virtuais pré-programados (modelados em um ambiente virtual de simulação) são disponibilizados para estudo, incluindo sensores e atuadores que podem ser manipulados (virtualmen-te) pelos dispositivos de controle. O objetivo é con-trolar uma planta virtual da mesma forma que seria feito numa planta real. Dentre os cinco casos dispo-nibilizados, escolheu-se uma planta de processamen-to de itens (sorting system). Do ponto de vista didá-tico, esta planta é escolhida quando se deseja exerci-tar linhas de produção onde itens precisam ser transportados e manipulados em uma determinada ordem. Esta planta é composta por uma esteira ali-mentadora, três mesas deslizantes, dez sensores, uma mesa giratória com roletes e dois elevadores, distribuídos conforme mostra a Fig. 1.

Figura 1. Ambiente virtual da planta didática de separação de itens (sorting system)

O sistema é colocado em movimento através de motores atuadores localizados na esteira, mesas e elevadores. Os itens transportados possuem dois tamanhos: pequenos e grandes. Isso introduz uma dificuldade no controle, uma vez que os tamanhos diferentes dos pacotes devem ser monitorados, pois produzem diferentes comandos para os atuadores. A planta virtual interage com os dispositivos de contro-le através de uma conexão USB à uma placa de a-quisição de dados (DAQ) de 16 canais isolados de entrada e 16 de saída. Isso é mostrado na Fig. 2.

Figura 2. Conexões do sistema de controle (da esquerda para direi-ta): planta virtual, placa DAQ e placa DE2

2.2 Kit de desenvolvimento DE2 Altera

O uso de FPGA tem se tornado frequente em diver-sas aplicações antes implementadas por software, contribuindo para a rápida difusão desta tecnologia (Costa, 2006). Dentre suas vantagens estão um me-lhor desempenho de processamento e possibilidade de uso intenso de paralelismo das ações executadas. Com isso, tem se desenvolvido um conjunto de com-petências no uso de FPGA, surgindo como alternati-va ao uso de controladores lógicos programáveis ou PLC, que são em geral são equipamentos caros e especializados.

O kit de desenvolvimento DE2-35 vem equipado com uma FPGA Altera Cyclone II (Altera Corpora-tion, 2010) com 35.000 elementos lógicos, possuin-do recursos de armazenamento de dados, multimedia e interfaces de rede. A Fig. 3 mostra uma foto da placa DE2 com seus componentes e interfaces prin-cipais. Os dois slots de comunicação (JP1 e JP2) permitem a interface com dispositivos externos.

Figura 3. Placa DE2 da Altera

2.3 Interface de adequação de sinais

Devido à diferença de padrão das interfaces das pla-cas DAQ e DE2, foi necessário construir uma placa de adequação dos sinais, através de acopladores op-to-eletrônicos que permitem não apenas conectar sinais de diferentes níveis de tensão, mas também isolá-los eletricamente. Dessa forma, os sensores da planta virtual são enviados como entradas para a placa DE2 que, por sua vez, envia comandos para os atuadores da planta através de suas interfaces de saída.


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3 Modelagem usando FSM

Para a modelagem e controle da planta, cada subsis-tema foi modelado separadamente através de uma máquina de estados finitos (Finite State Machine ou FSM). Nas subseções seguintes, cada subsistema é apresentado e ao final é mostrada sua FSM. Dada a simplicidade da planta, os modelos das FSM foram obtidos de maneira empírica, usando a experiência do programador.

A Fig. 5 mostra a disposição dos subsistemas e a localização dos dez sensores de posição (0-10) e dos seis atuadores da planta.

Figura 5. Subsistemas, sensores e atuadores da planta

As Tabelas 1 e 2 fornecem as descrições deta-lhadas de sensores e atuadores, respectivamente.

Tabela 1. Descrição detalhada dos sensores.

Sensor Rótulo nas FSM

Descrição

0 S0 Detector de saída da Esteira 0 1 S1 Detector de item pequeno 2 S2 Detector de item grande 3 S3 Detector de saída da esteira 1 4 S4 Detector de carregamento da mesa 5 S5 Detector de descarregamento da mesa 6 S6 Detector de item na mesa (vazia ou não) 7 S7 Detector de entrada da esteira 6 8 S8 Detector de entrada da esteira 5 9 S9 Detector de saída da esteira 6 10 S10 Detector de saída da esteira 5

Tabela 2. Descrição detalhada dos atuadores.

Atuador Rótulo nas FSM

Descrição

0 A0 Alimentador da esteira 0 1 A1 Alimentador da esteira 1 2 A2 Rolete de carga da mesa giratória 3 A3 Rolete 3 da mesa giratória 4 A4 Rolete 2 da mesa giratória 5 A5 Saída da esteira 5 6 A6 Saída da esteira 6

3.1 Contador

Nos modelos das FSM apresentadas foi adotada a simbologia do software de programação Quartus II (Altera Corporation, 2010). Para um melhor enten-dimento das FSM modeladas para este projeto, os círculos representam os estados dos subsistemas e os arcos entre os estados indicam as transições ou even-tos. Arcos direcionados para o próprio estado (self-loop) representam que o sistema não evolui de esta-do, e são marcados como “OTHERS”. Por exemplo, na FSM do Contador, mostrada na Fig. 6, para que ocorra a transição do estado “A” para o estado “B” é necessária a combinação dos sinais dos sensores “S0&~S3”, porém, na representação gráfica do soft-ware Quartus II, a nomenclatura para a lógica AND é representada pelo símbolo “&” e o estado do sen-sor em nível lógico “0” é representado pelo símbolo “~” antes do rótulo dado para o sensor. Assim, es-tando o contador inicializado no estado “A” e ocor-rendo a combinação de eventos dada pela lógica “S0&~S3” onde S0=1 e S3=0, ocorre a transição para o estado “B”, senão, permanece no estado “A” pois a ocorrência de outros eventos é prevista pelo self-loop “OTHERS”.

Desta forma, neste subsistema que é o responsá-vel pela contagem do número de itens introduzidos na planta, é utilizado o sinal do sensor S0 para in-cremento do contador e S3 para seu decremento. Este contador é necessário pois, limita em 3 (três) a quantidade máxima de itens em circulação na plan-ta.

Figura 6. Máquina de estados do Contador

3.2 Esteira 0

Este subsistema controla a operação da esteira 0 que introduz itens no sistema. As entradas Start, Stop e Mode (presentes no ambiente virtual) são usadas para habilitar ou desabilitar a movimentação da es-teira. Observa-se nesta FSM mostrada na Fig. 7,


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que, após a transição do estado “Início” para o esta-do “E0_D” dada pela combinação de eventos (Mo-de&Start&(~N0&~N1&S0)), há a introdução de uma nova notação, que refere-se à lógica OR, repre-sentada pelo símbolo “|”. Assim, para que ocorra a transição do estado de esteira desligada “E0_D” para o estado de esteira ligada “E0_L”, faz-se necessária a combinação de eventos dada pela lógica: “~Start&((~N0&~N1)|(N0&~N1)|(~N0&N1))”.

Desta forma, após a transição negativa do botão Start (indicado por ~Start), é verificado o estado do contador. Caso o valor do contador seja igual a zero (~N0&~N1), um (N0&~N1) ou dois (~N0&N1), a esteira é acionada. Ao receber uma sinalização do sensor S0 e se o limite de três itens for atingido (N1&N0&S0), a esteira pára de funcionar, deixando de introduzir novos itens. A parada da esteira tam-bém pode ser feita pelo acionamento da entrada Stop.

Figura 7. Máquina de estados da Esteira 0

3.3 Esteira 1

A Esteira 1 é a alimentadora da mesa giratória, sen-do controlada por uma entrada Start que habilita ou desabilita sua movimentação. Quando o sensor S3 sinaliza a saída de um item da Esteira 1, os valores dos sensores S4 (posição da mesa) e S6 (mesa vazia) são verificados. Se a mesa giratória está apta a rece-ber um item (S4) e está vazia (S6), então é ativado o carregamento de um item na mesa giratória. A FSM correspondente é mostrada na Fig. 8.


3.4 Mesa giratória

Este subsistema controla o giro da mesa. Quando um item é carregado na mesa, o sensor S6 sinaliza seu carregamento e a rotação da mesa é acionada. Em seguida, os roletes são acionados para retirar o item da mesa, o que é detectado pelos sensores S7 e S8. Na transição negativa de S7 ou S8, a mesa retorna para sua posição original. A FSM correspondente é mostrada na Fig. 9.

Figura 9. Máquina de estados da Mesa giratória

3.5 Roletes 2 e 3 da mesa giratória

A função dos roletes 2 e 3 é descarregar o item da mesa de acordo com seu tamanho. A informação de tamanho do item necessária nesta FSM é oriunda de um registrador de deslocamento que será apresenta-do na seção seguinte. Assim, se o tamanho do item é pequeno (CX1), os roletes são acionados na direção da esteira 5. Caso contrário (CX2), na direção da esteira 6. Para a coordenação deste acionamento ainda se faz necessário o uso dos sensores S7 e S8, que verificam a ausência de item na entrada das Es-teiras 5 e 6. A FSM correspondente é mostrada na Fig. 10.

Figura 10. Máquina de estados dos Roletes 2 e 3

3.6 Esteira 5

A Esteira 5 é acionada pela sinalização da retirada de um item pequeno da mesa através do sensor S8 que aciona a movimentação da esteira até atingir o sensor S10. Após a passagem do item pequeno pelo sensor S10, a esteira é desligada. A FSM correspon-dente é mostrada na Fig. 11.


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3.7 Esteira 6

De maneira semelhante à Esteira 5, a Esteira 6 é controlada pela saída de um item grande da mesa, sinalizada pelo sensor S7, que aciona a movimenta-ção da esteira até atingir o sensor S9, desligando-a após a passagem do item grande por este sensor. A FSM correspondente é mostrada na Fig. 12.


4 Resultados da implementação em FPGA

A programação em FPGA foi feita usando o pacote de software Quartus II (Altera Corporation, 2010), ilustrado na Fig. 13.

Figura 13. Projeto no pacote Quartus II

Basicamente, nesta figura são mostradas as FSM definidas na Seção 3 que são programadas di-retamente na FPGA usando blocos FSM acrescidos de uma lógica combinacional. Como o objetivo deste projeto não foi a utilização de uma metodologia, mas sim a utilização da FPGA como um ferramenta de projeto, tanto a criação das FSM quanto o arranjo lógico e os ajustes foram feitos de forma sucessiva, até se chegar a um refinamento que ao ver do proje-tista, traduzisse a lógica de funcionamento desejada.

Na Fig. 14 é mostrado o quadro Detalhe “A” marcado na Fig. 13, na qual é possível observar a relação lógica existente entre os blocos FSM do Con-tador, da Esteira 0 e da Esteira 1. É possível obser-var que o bloco Contador recebe sinais dos sensores S0 e S3, responsáveis por incrementar ou decremen-tar o valor deste contador. Como resultado de saída do bloco tem-se dois bits, N0 e N1, que são interli-gados às entradas do bloco Esteira 0.

Conforme a FSM da Esteira 0, mostrada na Fig. 7, a mesma só é ativada caso o número acumulado no contador seja menor que três e também é possível observar as entradas de controle do painel virtual do sistema (Start, Stop e Mode), cujos estados são ava-liados para permitir ou não o funcionamento da esteira. No caso do bloco da Esteira 0, o resultado do processamento se dá através da saída A0.

Ainda nesta figura, pode-se observar o bloco FSM da Esteira 1, mostrada anteriormente na Fig 8, onde é possível verificar que o resultado de saída A1 depende basicamente do estado dos sensores S3, S4 e S6 e da entrada Start do painel virtual do sistema. Nestes blocos foram incluídas ainda as entradas Re-set e o Clock do programa.

Figura 14. Detalhe “A” do Projeto no pacote Quartus II

De forma similar, a coordenação do restante do sistema é feita seguindo uma lógica combinacional estabelecida em função dos sinais dos sensores e atuadores do sistema virtual. Os blocos cujas FSM foram descritas na seção 3 são apresentados na Fig.15.


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Figura 15. Blocos do Projeto no Quartus II

Na Fig. 16 é mostrado o quadro Detalhe “B” da Fig. 14, que é o registrador de deslocamento para os itens que estão sobre a Esteira 1.

Figura 16. Detalhe “B” do Projeto no pacote Quartus II

Este registrador é composto por flip-flops que são acionados cada vez que um item deixa o sensor S0, e conforme as entradas S1 ou S2 estiverem acionadas, o valor do registrador é deslocado. Desta forma, quando da ocorrência da terceira transição negativa do sensor S0, a informação do item (pequeno ou grande) está disponível para ser enviada para o últi-mo estágio do registrador. Esta última transição do registrador depende do sensor S3, que é o sensor de saída da Esteira 1. Assim, quando o item deixa a Esteira 1 para entrar na mesa giratória, o bloco Ro-letes 2 e 3 recebe a informação do registrador em suas entradas CX1 (item pequeno) ou CX2 (item grande) e de acordo com a lógica da FSM da Fig. 10, é acionada a saída A2 ou A3, responsáveis por direcionar o item para a Esteira 5 ou para a Esteira 6.

Com relação à entrada Clock dos blocos, foi ne-cessário utilizar um divisor para este sinal, pois o valor original da placa DE2 é de 50 MHz (20ns por

período), o que acarretava em ruído devido a interfa-ce física do sistema. A solução adotada foi reduzir o valor do clock para aproximadamente 12 Hz, valor este que foi estabelecido após testes experimentais. Assim, o registrador q é de 22 bits e a máquina de estados fica no estado atual por aproximadamente 83ms antes de obter sinais estáveis. Considerando que o objetivo deste projeto foi a utilização da FPGA como um ferramenta de projeto, a velocidade de processamento neste caso particular não foi o fator determinante para o uso desta tecnologia. Na Fig. 17 é mostrado o divisor de clock, para o qual foi utili-zada a instrução up counter.

Figura 17. Divisor de clock no Quartus II

Como conseqüência desta divisão do clock ori-ginal, os efeitos dos ruídos oriundos das transições da interface física foram eliminados. Estes ruídos são gerados no momento em que um sensor virtual é ativado ou desativado e seu sinal é convertido pela interface na placa de opto-acoplamento. Ao reduzir o clock do processamento, os efeitos dos ruídos ces-saram e o sistema se comportou de acordo com o esperado na lógica do projeto. A redução do valor do clock não acarretou atrasos no processamento dos sinais, apenas na sua leitura.

Uma alternativa para eliminar os efeitos dos ru-ídos dos sinais dos sensores é avaliada em (Wang, 2013), onde um circuito de estabilização é projetado para ignorar o valor do sinal de entrada por 20 ms (valor experimental proposto) depois que o sinal já está estabelecido.

O mapeamento entre os sensores e atuadores da planta virtual com os pinos do slot JP1 da placa DE2 é mostrado na Tabela 3.

Tabela 3. Mapeamento de sensores e atuadores entre DAQ e DE2.

ITS/PLC DAQ(output) DE2

Sensor 0 IDO0 PIN_U24 Sensor 1 IDO1 PIN_U23 Sensor 2 IDO2 PIN_U25 Sensor 3 IDO3 PIN_U26 Sensor 4 IDO4 PIN_T20 Sensor 5 IDO5 PIN_T21 Sensor 6 IDO6 PIN_T18 Sensor 7 IDO7 PIN_T25 Sensor 8 IDO8 PIN_T24 Sensor 9 IDO9 PIN_T23 Sensor 10 IDO10 PIN_T22 Manual/Auto IDO11 PIN_R20 Start IDO12 PIN_R24 Stop IDO13 PIN_R25


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ITS/PLC DAQ(input) DE2

Atuador 0 IDI0 PIN_W23 Atuador 1 IDI1 PIN_W25 Atuador 2 IDI2 PIN_V26 Atuador 3 IDI3 PIN_U21 Atuador 4 IDI4 PIN_V25 Atuador 5 IDI5 PIN_V23 Atuador 6 IDI6 PIN_V24

5 Conclusão

Uma montagem experimental para ensino de princí-pios de automação foi apresentada. Esta montagem utiliza um kit didático Interactive Training System que fornece uma planta virtual de separação de itens numa linha de montagem, assim como as interfaces de sensores e atuadores para controle desta planta. Os subsistemas foram modelos através de FSM im-plementadas em FPGA.

A etapa de modelagem das FSM requer a expe-riência do programador. Embora não haja uma sepa-ração clara entre modelagem da planta e controle, para plantas didáticas simples isso pode ser contor-nado com a orientação do instrutor. Além disso, testes realizados na planta em estudo contribuem para uma melhor compreensão da operação do sis-tema.

Algumas dificuldades de implementação foram encontradas em relação ao ruído causado pela eleva-da taxa de relógio da FPGA em geral. Porém, isso pode ser adequadamente contornado através de téc-nicas simples, tais como divisores de sinal por regis-tradores. A utilização da FPGA ao invés dos já con-solidados controladores lógicos industriais tem neste trabalho um caráter didático e investigativo. Uma das vantagens de se usar FPGA é que as FSM obti-das na etapa de modelagem podem ser diretamente programadas através de blocos FSM prontos para utilização no ambiente de projeto da FPGA. Isso é um elemento facilitador da implementação. Além disso, a FPGA têm a flexibilidade necessária para modificar o projeto implementado e testar novas alternativas. Some-se a isso, a possibilidade de usar FPGA em outras disciplinas do curso, tais como projeto de sistemas digitais, tornando-a um investi-mento atrativo em substituição ao CLP.

Trabalhos futuros deverão envolver a aplicação desta mesma metodologia em outras plantas didáti-cas, além de investigar a possibilidade de aplicação dos recursos de processamento paralelo da FPGA nas tarefas de monitoramento e controle.

Agradecimentos

Este trabalho tem apoio CAPES através do DINTER CPGEI/UTPR/IFSC.

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