memÓrias volÁteis terminologia - luiscaldas.com.br · palavra – É um grupo de bits que são...
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Memoacuterias Volaacuteteis
Paacuteg 1
MEMOacuteRIAS VOLAacuteTEIS
Introduccedilatildeo O mercado consome um volume muito grande de memoacuteria natildeo volaacutetil As memoacuterias satildeo
empregadas em todo o tipo de equipamento de aacuteudio telefonia televisatildeo em computaccedilatildeo nos lap-tops
computadores de mesa enfim eacute um dispositivo imprescindiacutevel em qualquer arquitetura de sistemas desde
a mais simples ateacute a mais complexa e vai depender somente da quantidade de bits que podem ser
armazenados e da sua velocidade de acesso aos dados Nesse capiacutetulo seratildeo descritas os tipos de
memoacuterias volaacuteteis e estatildeo incluiacutedas as memoacuterias estaacuteticas SRAM dos tipos (regular DDR e QDR)
Tambeacutem seratildeo descritas as memoacuterias dinacircmicas DRAM as memoacuterias siacutencronas SDRAM dos tipos (
regular DDR DDR2 e DDR3) e a memoacuteria do tipo conteuacutedo endereccedilaacutevel CAM
TERMINOLOGIA
Para que possamos descrever sobre as memoacuterias os seus tipos suas aplicaccedilotildees e associaccedilotildees uma
terminologia se faz necessaacuteria antes de promover o estudo delas
Bit ndash Eacute a menor quantidade de informaccedilatildeo Pode representar a informaccedilatildeo com lsquo0rsquo ou lsquo1rsquo
Byte ndash Eacute um cordatildeo com oito bits Pode representar uma instruccedilatildeo ou um dado ou um nuacutemero
Palavra ndash Eacute um grupo de bits que satildeo processados juntos pelo sistema O tamanho da palavra ou
comprimento da palavra depende da caracteriacutestica do processador e pode variar de 8 a 64bits nos
computadores modernos
Dataword ndash Eacute o tamanho em bits do dispositivo ou o a largura maacutexima de bits que podem ser alocados
no dispositivo
Capacidade ndash Eacute a quantidade total de bits que podem ser armazenados na memoacuteria Pode ser tambeacutem a
quantidade de bytes
Densidade ndash Eacute a medida da quantidade de transistores que satildeo inseridos no mesmo espaccedilo no chip
Aumentar o nuacutemero de transistores no chip eacute tornaacute-lo mais denso
Ceacutelula de armazenamento ndash Eacute a ceacutelula que tem a capacidade de reter um bit de informaccedilatildeo Pode
ser um capacitor ou um flip-flop dependendo do tipo de memoacuteria Em ambos os casos eacute necessaacuteria manter
ativa uma fonte de energia para a ceacutelula operar
Memoacuteria ndash Eacute um dispositivo que reteacutem os dados internamente ou em ceacutelulas de armazenamento ou em
capacitores ou em dispositivos de porta flutuante
Endereccedilo ndash Eacute a localizaccedilatildeo exata de uma ceacutelula de armazenamento Eacute representada em binaacuterio por um
barramento de endereccedilos
Conteuacutedo ndash Eacute a informaccedilatildeo retida na memoacuteria Pode ter de um a oito bits de acordo com o arranjo da
memoacuteria e pode ser lido ou escrito da memoacuteria
Volaacutetil ndash Eacute a caracteriacutestica dos dispositivos que necessitam constantemente da energia vinda da fonte de
alimentaccedilatildeo para a retenccedilatildeo dos dados
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Paacuteg 2
Natildeo Volaacutetil ndash Eacute a caracteriacutestica dos dispositivos que natildeo necessitam da energia vinda da fonte de
alimentaccedilatildeo para a retenccedilatildeo dos dados
RAM ndash Eacute o termo usado para os dispositivos de memoacuteria cujo acesso pode ser aleatoacuterio Vem do inglecircs
(random acess memory) e podem ser de vaacuterios tipos Normalmente eacute caracterizada pela sua capacidade de
armazenamento e eacute do tipo volaacutetil
ROM ndash Eacute o termo usado para os dispositivos de memoacuteria cujo acesso eacute apenas de leitura dos dados
retidos Vem do inglecircs (read only memory) e podem ser de vaacuterios tipos Tambeacutem como as memoacuterias
RAM eacute caracterizada pela capacidade de dados armazenados e eacute do tipo natildeo volaacutetil
Tempo de acesso ndash Eacute o tempo requerido pelo dispositivo para localizar o conteuacutedo especiacutefico de um
endereccedilo de memoacuteria Eacute um paracircmetro muito importante para a memoacuteria pois define a velocidade do
dispositivo e a sua compatibilidade em tempo com outros dispositivos
Ciclo de leitura ndash Eacute o processo necessaacuterio para a realizaccedilatildeo da leitura do conteuacutedo da memoacuteria Nesse
processo participa sinais do hardware como sinal de leitura (read) de habilitaccedilatildeo (chip enable)
combinada com as linhas de endereccedilo e as linhas de dados
Ciclo de escrita ndash Eacute o processo necessaacuterio para a realizaccedilatildeo da escrita do conteuacutedo da memoacuteria Nesse
processo participa sinais do hardware como sinal de escrita (write) de habilitaccedilatildeo (chip enable)
combinada com as linhas de endereccedilos e as linhas de dados
Ciclo de Refrescamento ndash Eacute o processo precisa refrescar os dados periodicamente na memoacuteria sob o
risco de perda deles Eacute utilizado somente na memoacuteria dinacircmica a qual reteacutem o conteuacutedo em capacitor
Buffer ndash Eacute um dispositivo de memoacuteria temporaacuteria utilizada para reter os dados enquanto estatildeo sendo
transferidos de uma unidade para outra principalmente quando existe uma diferenccedila entre a relaccedilatildeo entre
os dados recebidos e processados
BUFFER PREacute-BUSCA ndash Eacute um buffer de dados empregados nos dispositivos de memoacuterias modernas do
tipo DRAM os quais armazenam temporariamente os dados localizados na linha de endereccedilos fiacutesicos da
memoacuteria
CACHE ndash Eacute um tipo de buffer que armazena instruccedilotildees e dados para o processamento futuro a fim de
processar mais rapidamente
Memoacuteria de massa ndash Eacute um tipo de memoacuteria que tem a capacidade de armazenar um volume muito
grande de informaccedilatildeo Satildeo as memoacuterias conhecidas como de disco magneacutetico fitas magneacuteticas e outros
MEMOacuteRIA FLASH ndash Eacute um tipo de memoacuteria E2PROM natildeo volaacutetil cujo acesso aos dados eacute feito em alta
velocidade Eacute um dispositivo que pode ser utilizado em milhares de operaccedilotildees e tem grande capacidade
de armazenagem de dados
PEN DRIVE ndash Eacute um tipo de memoacuteria natildeo volaacutetil de acesso raacutepido e de grande densidade de informaccedilatildeo
Eacute um tipo de memoacuteria conhecida como E2PROM do tipo flash
Baud-rate ndash Eacute a taxa de transmissatildeo recepccedilatildeo de dados Eacute expressatildeo em bits e pode ser de de 1200
2400 4800 9600 e 38400 bits
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Paacuteg 3
Bandwidth ndash Eacute a largura de faixa de um barramento de dados Eacute expressa em frequumlecircncia (MHz) e
define a capacidade do barramento de se comunicar em velocidade com a unidade central de
processamento
SIMM ndash Moacutedulo de memoacuteria de via uacutenica (Single in-line memory module) montado sobre um conector
de 72 conexotildees
DIMM ndash Moacutedulo de memoacuteria de via dupla (Dual in-line memory module) montado sobre um conector de
inuacutemeros pinos alguns com 168 pinos e 240 pinos
SDRAM ndash Eacute uma memoacuteria siacutencrona de alto desempenho da famiacutelia DRAM
DDR ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados DDR2 ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados
DDR3 - Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados e com busca antecipada de 8 bits e frequumlecircncia do clock de entrada e saiacuteda eacute quatro
vezes a frequumlecircncia do clock da memoacuteria
ORGANIZACcedilAtildeO DAS MEMOacuteRIAS
A memoacuteria denominada de RAM (random acess memory) ou memoacuteria de acesso aleatoacuterio pode ser do
tipo volaacutetil e natildeo volaacutetil De acordo com a sua capacidade de armazenamento de dados as memoacuterias
podem ser organizadas em sua estrutura interna
Organizaccedilatildeo Interna ndash As memoacuterias podem ser organizadas de forma matricial como veremos
adiante mas para o aluno entender como elas foram estruturadas internamente comeccedilaremos definindo
uma ceacutelula de armazenamento que conforme a terminologia pode ser um capacitor ou um flip-flop
EntradaSaiacuteda de dados ndash As memoacuterias possuem pinos bidirecionais destinados para a entrada e saiacuteda de
dados O sentido dos dados seraacute controlado pelo sinal de leitura e escrita (RWrsquo) o qual atua sobre na
saiacuteda de cada um dos buffers de entrada e saiacuteda habilitando somente um deles por operaccedilatildeo O buffer natildeo
ativo tem a sua saiacuteda colocada no terceiro estado A tabela da verdade a seguir mostra a operaccedilatildeo do
controle e figura a seguir mostra como eacute feito essa separaccedilatildeo das linhas de dados de entrada e saiacuteda
atraveacutes dos buffers terceiro estado
Tabela da verdade Circuito EntradaSaiacuteda
RWrsquo Operaccedilatildeo
0 Escrita
1 Leitura
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1 Ceacutelula de 1 x 1 bit 2 Ceacutelulas de 2 x 1 bits 3 Ceacutelulas de 1 x 2 bits
4 Ceacutelulas de 2 x 4 bits
5 Ceacutelulas de 4 x 2 bits
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Paacuteg 5
6 Ceacutelulas de 8 x 8 bits
As linhas de endereccedilamento como na memoacuteria de 8 x 8 iratildeo crescer com aumento da capacidade da
memoacuteria e por exemplo uma memoacuteria de 1K x 8 jaacute natildeo pode usar o mesmo sistema de acesso que a
memoacuteria 8 x 8 pois necessitaria de 1024 linhas de acesso (endereccedilamento linear) Afim de reduzir o
nuacutemero de linhas do endereccedilamento a soluccedilatildeo inicial foi gerar as linhas de acesso atraveacutes de um
dispositivo loacutegico capaz de decodificar as linhas codificadas em binaacuterio na entrada A codificaccedilatildeo reduz o
nuacutemero de linhas de acesso igual a 2n onde n eacute igual ao nuacutemero de linhas de entrada A figura a seguir
mostra o decodificador de dez linhas de endereccedilos de A0 a A9 com uma entrada de controle CSrsquo que
permite ou natildeo o acesso agrave memoacuteria
Figura Decodificador 1K linhas
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Memoacuterias Volaacuteteis
Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 2
Natildeo Volaacutetil ndash Eacute a caracteriacutestica dos dispositivos que natildeo necessitam da energia vinda da fonte de
alimentaccedilatildeo para a retenccedilatildeo dos dados
RAM ndash Eacute o termo usado para os dispositivos de memoacuteria cujo acesso pode ser aleatoacuterio Vem do inglecircs
(random acess memory) e podem ser de vaacuterios tipos Normalmente eacute caracterizada pela sua capacidade de
armazenamento e eacute do tipo volaacutetil
ROM ndash Eacute o termo usado para os dispositivos de memoacuteria cujo acesso eacute apenas de leitura dos dados
retidos Vem do inglecircs (read only memory) e podem ser de vaacuterios tipos Tambeacutem como as memoacuterias
RAM eacute caracterizada pela capacidade de dados armazenados e eacute do tipo natildeo volaacutetil
Tempo de acesso ndash Eacute o tempo requerido pelo dispositivo para localizar o conteuacutedo especiacutefico de um
endereccedilo de memoacuteria Eacute um paracircmetro muito importante para a memoacuteria pois define a velocidade do
dispositivo e a sua compatibilidade em tempo com outros dispositivos
Ciclo de leitura ndash Eacute o processo necessaacuterio para a realizaccedilatildeo da leitura do conteuacutedo da memoacuteria Nesse
processo participa sinais do hardware como sinal de leitura (read) de habilitaccedilatildeo (chip enable)
combinada com as linhas de endereccedilo e as linhas de dados
Ciclo de escrita ndash Eacute o processo necessaacuterio para a realizaccedilatildeo da escrita do conteuacutedo da memoacuteria Nesse
processo participa sinais do hardware como sinal de escrita (write) de habilitaccedilatildeo (chip enable)
combinada com as linhas de endereccedilos e as linhas de dados
Ciclo de Refrescamento ndash Eacute o processo precisa refrescar os dados periodicamente na memoacuteria sob o
risco de perda deles Eacute utilizado somente na memoacuteria dinacircmica a qual reteacutem o conteuacutedo em capacitor
Buffer ndash Eacute um dispositivo de memoacuteria temporaacuteria utilizada para reter os dados enquanto estatildeo sendo
transferidos de uma unidade para outra principalmente quando existe uma diferenccedila entre a relaccedilatildeo entre
os dados recebidos e processados
BUFFER PREacute-BUSCA ndash Eacute um buffer de dados empregados nos dispositivos de memoacuterias modernas do
tipo DRAM os quais armazenam temporariamente os dados localizados na linha de endereccedilos fiacutesicos da
memoacuteria
CACHE ndash Eacute um tipo de buffer que armazena instruccedilotildees e dados para o processamento futuro a fim de
processar mais rapidamente
Memoacuteria de massa ndash Eacute um tipo de memoacuteria que tem a capacidade de armazenar um volume muito
grande de informaccedilatildeo Satildeo as memoacuterias conhecidas como de disco magneacutetico fitas magneacuteticas e outros
MEMOacuteRIA FLASH ndash Eacute um tipo de memoacuteria E2PROM natildeo volaacutetil cujo acesso aos dados eacute feito em alta
velocidade Eacute um dispositivo que pode ser utilizado em milhares de operaccedilotildees e tem grande capacidade
de armazenagem de dados
PEN DRIVE ndash Eacute um tipo de memoacuteria natildeo volaacutetil de acesso raacutepido e de grande densidade de informaccedilatildeo
Eacute um tipo de memoacuteria conhecida como E2PROM do tipo flash
Baud-rate ndash Eacute a taxa de transmissatildeo recepccedilatildeo de dados Eacute expressatildeo em bits e pode ser de de 1200
2400 4800 9600 e 38400 bits
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Memoacuterias Volaacuteteis
Paacuteg 3
Bandwidth ndash Eacute a largura de faixa de um barramento de dados Eacute expressa em frequumlecircncia (MHz) e
define a capacidade do barramento de se comunicar em velocidade com a unidade central de
processamento
SIMM ndash Moacutedulo de memoacuteria de via uacutenica (Single in-line memory module) montado sobre um conector
de 72 conexotildees
DIMM ndash Moacutedulo de memoacuteria de via dupla (Dual in-line memory module) montado sobre um conector de
inuacutemeros pinos alguns com 168 pinos e 240 pinos
SDRAM ndash Eacute uma memoacuteria siacutencrona de alto desempenho da famiacutelia DRAM
DDR ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados DDR2 ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados
DDR3 - Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados e com busca antecipada de 8 bits e frequumlecircncia do clock de entrada e saiacuteda eacute quatro
vezes a frequumlecircncia do clock da memoacuteria
ORGANIZACcedilAtildeO DAS MEMOacuteRIAS
A memoacuteria denominada de RAM (random acess memory) ou memoacuteria de acesso aleatoacuterio pode ser do
tipo volaacutetil e natildeo volaacutetil De acordo com a sua capacidade de armazenamento de dados as memoacuterias
podem ser organizadas em sua estrutura interna
Organizaccedilatildeo Interna ndash As memoacuterias podem ser organizadas de forma matricial como veremos
adiante mas para o aluno entender como elas foram estruturadas internamente comeccedilaremos definindo
uma ceacutelula de armazenamento que conforme a terminologia pode ser um capacitor ou um flip-flop
EntradaSaiacuteda de dados ndash As memoacuterias possuem pinos bidirecionais destinados para a entrada e saiacuteda de
dados O sentido dos dados seraacute controlado pelo sinal de leitura e escrita (RWrsquo) o qual atua sobre na
saiacuteda de cada um dos buffers de entrada e saiacuteda habilitando somente um deles por operaccedilatildeo O buffer natildeo
ativo tem a sua saiacuteda colocada no terceiro estado A tabela da verdade a seguir mostra a operaccedilatildeo do
controle e figura a seguir mostra como eacute feito essa separaccedilatildeo das linhas de dados de entrada e saiacuteda
atraveacutes dos buffers terceiro estado
Tabela da verdade Circuito EntradaSaiacuteda
RWrsquo Operaccedilatildeo
0 Escrita
1 Leitura
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Paacuteg 4
1 Ceacutelula de 1 x 1 bit 2 Ceacutelulas de 2 x 1 bits 3 Ceacutelulas de 1 x 2 bits
4 Ceacutelulas de 2 x 4 bits
5 Ceacutelulas de 4 x 2 bits
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Paacuteg 5
6 Ceacutelulas de 8 x 8 bits
As linhas de endereccedilamento como na memoacuteria de 8 x 8 iratildeo crescer com aumento da capacidade da
memoacuteria e por exemplo uma memoacuteria de 1K x 8 jaacute natildeo pode usar o mesmo sistema de acesso que a
memoacuteria 8 x 8 pois necessitaria de 1024 linhas de acesso (endereccedilamento linear) Afim de reduzir o
nuacutemero de linhas do endereccedilamento a soluccedilatildeo inicial foi gerar as linhas de acesso atraveacutes de um
dispositivo loacutegico capaz de decodificar as linhas codificadas em binaacuterio na entrada A codificaccedilatildeo reduz o
nuacutemero de linhas de acesso igual a 2n onde n eacute igual ao nuacutemero de linhas de entrada A figura a seguir
mostra o decodificador de dez linhas de endereccedilos de A0 a A9 com uma entrada de controle CSrsquo que
permite ou natildeo o acesso agrave memoacuteria
Figura Decodificador 1K linhas
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Paacuteg 11
Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Memoacuterias Volaacuteteis
Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 3
Bandwidth ndash Eacute a largura de faixa de um barramento de dados Eacute expressa em frequumlecircncia (MHz) e
define a capacidade do barramento de se comunicar em velocidade com a unidade central de
processamento
SIMM ndash Moacutedulo de memoacuteria de via uacutenica (Single in-line memory module) montado sobre um conector
de 72 conexotildees
DIMM ndash Moacutedulo de memoacuteria de via dupla (Dual in-line memory module) montado sobre um conector de
inuacutemeros pinos alguns com 168 pinos e 240 pinos
SDRAM ndash Eacute uma memoacuteria siacutencrona de alto desempenho da famiacutelia DRAM
DDR ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados DDR2 ndash Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados
DDR3 - Eacute uma memoacuteria siacutencrona do tipo SDRAM com dupla taxa de dados para a memoacuteria e outra para
o barramento de dados e com busca antecipada de 8 bits e frequumlecircncia do clock de entrada e saiacuteda eacute quatro
vezes a frequumlecircncia do clock da memoacuteria
ORGANIZACcedilAtildeO DAS MEMOacuteRIAS
A memoacuteria denominada de RAM (random acess memory) ou memoacuteria de acesso aleatoacuterio pode ser do
tipo volaacutetil e natildeo volaacutetil De acordo com a sua capacidade de armazenamento de dados as memoacuterias
podem ser organizadas em sua estrutura interna
Organizaccedilatildeo Interna ndash As memoacuterias podem ser organizadas de forma matricial como veremos
adiante mas para o aluno entender como elas foram estruturadas internamente comeccedilaremos definindo
uma ceacutelula de armazenamento que conforme a terminologia pode ser um capacitor ou um flip-flop
EntradaSaiacuteda de dados ndash As memoacuterias possuem pinos bidirecionais destinados para a entrada e saiacuteda de
dados O sentido dos dados seraacute controlado pelo sinal de leitura e escrita (RWrsquo) o qual atua sobre na
saiacuteda de cada um dos buffers de entrada e saiacuteda habilitando somente um deles por operaccedilatildeo O buffer natildeo
ativo tem a sua saiacuteda colocada no terceiro estado A tabela da verdade a seguir mostra a operaccedilatildeo do
controle e figura a seguir mostra como eacute feito essa separaccedilatildeo das linhas de dados de entrada e saiacuteda
atraveacutes dos buffers terceiro estado
Tabela da verdade Circuito EntradaSaiacuteda
RWrsquo Operaccedilatildeo
0 Escrita
1 Leitura
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Paacuteg 4
1 Ceacutelula de 1 x 1 bit 2 Ceacutelulas de 2 x 1 bits 3 Ceacutelulas de 1 x 2 bits
4 Ceacutelulas de 2 x 4 bits
5 Ceacutelulas de 4 x 2 bits
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Paacuteg 5
6 Ceacutelulas de 8 x 8 bits
As linhas de endereccedilamento como na memoacuteria de 8 x 8 iratildeo crescer com aumento da capacidade da
memoacuteria e por exemplo uma memoacuteria de 1K x 8 jaacute natildeo pode usar o mesmo sistema de acesso que a
memoacuteria 8 x 8 pois necessitaria de 1024 linhas de acesso (endereccedilamento linear) Afim de reduzir o
nuacutemero de linhas do endereccedilamento a soluccedilatildeo inicial foi gerar as linhas de acesso atraveacutes de um
dispositivo loacutegico capaz de decodificar as linhas codificadas em binaacuterio na entrada A codificaccedilatildeo reduz o
nuacutemero de linhas de acesso igual a 2n onde n eacute igual ao nuacutemero de linhas de entrada A figura a seguir
mostra o decodificador de dez linhas de endereccedilos de A0 a A9 com uma entrada de controle CSrsquo que
permite ou natildeo o acesso agrave memoacuteria
Figura Decodificador 1K linhas
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 4
1 Ceacutelula de 1 x 1 bit 2 Ceacutelulas de 2 x 1 bits 3 Ceacutelulas de 1 x 2 bits
4 Ceacutelulas de 2 x 4 bits
5 Ceacutelulas de 4 x 2 bits
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Paacuteg 5
6 Ceacutelulas de 8 x 8 bits
As linhas de endereccedilamento como na memoacuteria de 8 x 8 iratildeo crescer com aumento da capacidade da
memoacuteria e por exemplo uma memoacuteria de 1K x 8 jaacute natildeo pode usar o mesmo sistema de acesso que a
memoacuteria 8 x 8 pois necessitaria de 1024 linhas de acesso (endereccedilamento linear) Afim de reduzir o
nuacutemero de linhas do endereccedilamento a soluccedilatildeo inicial foi gerar as linhas de acesso atraveacutes de um
dispositivo loacutegico capaz de decodificar as linhas codificadas em binaacuterio na entrada A codificaccedilatildeo reduz o
nuacutemero de linhas de acesso igual a 2n onde n eacute igual ao nuacutemero de linhas de entrada A figura a seguir
mostra o decodificador de dez linhas de endereccedilos de A0 a A9 com uma entrada de controle CSrsquo que
permite ou natildeo o acesso agrave memoacuteria
Figura Decodificador 1K linhas
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 5
6 Ceacutelulas de 8 x 8 bits
As linhas de endereccedilamento como na memoacuteria de 8 x 8 iratildeo crescer com aumento da capacidade da
memoacuteria e por exemplo uma memoacuteria de 1K x 8 jaacute natildeo pode usar o mesmo sistema de acesso que a
memoacuteria 8 x 8 pois necessitaria de 1024 linhas de acesso (endereccedilamento linear) Afim de reduzir o
nuacutemero de linhas do endereccedilamento a soluccedilatildeo inicial foi gerar as linhas de acesso atraveacutes de um
dispositivo loacutegico capaz de decodificar as linhas codificadas em binaacuterio na entrada A codificaccedilatildeo reduz o
nuacutemero de linhas de acesso igual a 2n onde n eacute igual ao nuacutemero de linhas de entrada A figura a seguir
mostra o decodificador de dez linhas de endereccedilos de A0 a A9 com uma entrada de controle CSrsquo que
permite ou natildeo o acesso agrave memoacuteria
Figura Decodificador 1K linhas
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 6
O esquema apresentado permite o acesso a memoacuterias de pequena capacidade de armazenamento pois
criar decodificadores maiores eacute um pouco mais complexo e mais caro O esquema utilizado para
memoacuterias acima dessa capacidade um esquema matricial funciona melhor mais complexo na
estruturaccedilatildeo O exemplo a seguir mostra um endereccedilamento de um mega igual a 220 com vinte linhas de
endereccedilos
Figura Decodificador de 1M de endereccedilamento esquema matricial
A alternativa de endereccedilar uma memoacuteria com um arranjo matricial e quadrada isto eacute o nuacutemero de linhas
do decodificador igual ao nuacutemero de colunas evita problemas de atrasos quando o caso natildeo for uma
matriz quadrada Uma terminologia eacute utilizada para as linhas de endereccedilos que selecionam as linhas da
matriz seratildeo doravante chamadas de word line enquanto as linhas de endereccedilos que selecionam as colunas
da matriz seratildeo doravante chamadas de bit line
Por exemplo eacute normal reduzir a excursatildeo da tensatildeo sobre as linhas bit lines para uma tensatildeo muito menor
do que a tensatildeo de fonte de alimentaccedilatildeo VDD A consequumlecircncia eacute a reduccedilatildeo do tempo de propagaccedilatildeo e o
consumo de energia O cuidado que se deve ter eacute com relaccedilatildeo agrave margem de ruiacutedo com ruiacutedo do tipo
ldquocross-talkrdquo uma interferecircncia causada pela induccedilatildeo em linhas proacuteximas agraves linhas de sinais aleacutem de
outras perturbaccedilotildees Para interfacear com o mundo externo requer uma amplificaccedilatildeo do sinal de excursatildeo
interna pelo amplificador chamado de amplificador sense O funcionamento do amplificador sense eacute
discutido na seccedilatildeo amplificador sensor deste capiacutetulo Quando se natildeo se estabelece limites a ceacutelula de
memoacuteria pode ser reduzida de 1 a 6 transistores como a ceacutelula 6T que veremos adiante
TAMANHO DA MEMOacuteRIA
A arquitetura acima funciona muito bem quando a capacidade da memoacuteria vai ateacute 256K mas para
arquiteturas maiores as memoacuterias sofrem um grande problema de degradaccedilatildeo na velocidade como o
comprimento capacitacircncia e resistecircncia da word e bit line os quais tornam excessivamente grande A
figura a seguir apresenta um particionamento em blocos pequenos para o acesso em grandes memoacuterias A
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 7
memoacuteria entatildeo eacute particionada em pequenos blocos P e idecircnticos Uma palavra eacute selecionada pelos
endereccedilos das linhas e colunas de endereccedilamentos e satildeo comuns a todos os blocos Para o endereccedilo do
bloc P a arquitetura usa um bloco de endereccedilo extra e uma palavra de endereccedilo eacute requerida para a seleccedilatildeo
do bloco P para ler ou escrever A abordagem tem duas vantagens a saber
Os comprimentos das linhas Word e bit lines satildeo restritos aos blocos e satildeo mantidos dentro de
limites resultando acessos mais raacutepidos
O endereccedilo do bloco permite o acesso ao bloco selecionado e os outros blocos permanecem natildeo
ativos resultando em economia de energia pois os decodificadores dos sensores e das linhas e
colunas estatildeo desligados
Figura Arquitetura de memoacuteria com bloco de particcedilatildeo no tempo
NUacuteCLEO DE MEMOacuteRIA
Nesta seccedilatildeo o foco eacute o projeto do nuacutecleo da memoacuteria e sua ceacutelula de composiccedilatildeo usando a tecnologia
CMOS para o tipo de memoacuteria A maior preocupaccedilatildeo dos projetistas eacute quanto ao tamanho da ceacutelula de
armazenagem tatildeo pequena quanto possiacutevel Esta diminuiccedilatildeo na ceacutelula natildeo deve afetar outras
caracteriacutesticas natildeo menos importantes como velocidade e realizabilidade Na seccedilatildeo SRAM circuito da
SRAM eacute apresentada a ceacutelula seis-T
TIPOS DE MEMOacuteRIAS
Como falamos anteriormente as memoacuterias podem ser classificadas quanto aos tipos volaacuteteis e natildeo
volaacuteteis podem ser siacutencrona ou assiacutencrona estaacuteticas ou dinacircmicas e ainda podem ser do tipo conteuacutedo
endereccedilaacutevel conhecida como memoacuteria associativa Dentro da classificaccedilatildeo de volaacutetil estatildeo as memoacuterias a
seguir
SRAM ( RAM estaacutetica)
SRAM DDR ( dupla taxa de dados) e QDR ( quaacutedrupla taxa de dados)
DRAM (RAM dinacircmica)
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Paacuteg 8
SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Paacuteg 11
Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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SDRAM (RAM siacutencrona)
SDRAM DDRDDR2DDR3 (dupla taxa de dados)
CAM (memoacuteria de conteuacutedo endereccedilaacutevel)
SRAM (Static random acess memory)
A SRAM (memoacuteria de acesso aleatoacuteria e estaacutetica) eacute a memoacuteria mais tradicional e a primeira a ser
implementada Possui uma ceacutelula de armazenamento composta de circuitos que retecircm informaccedilotildees do
tipo flip-flops e natildeo necessita de qualquer mecanismo de retenccedilatildeo de dados Eacute volaacutetil pois de pende da
fonte de energia para a ceacutelula guardar o dado e a sua construccedilatildeo pode ser mostrada a seguir Eacute usada na
construccedilatildeo de memoacuterias cachecirc do computador em virtude da sua alta velocidade
Circuito da SRAM Representaccedilatildeo em bloco
Uma ceacutelula SRAM com seis-
transistores CMOS
Representaccedilatildeo da ceacutelula SRAM ndash 6T
Cada bit de uma ceacutelula SRAM eacute armazenado nos quatro transistores que forma o circuito biestaacutevel com
dois inversores cruzadamente acoplados Esse biestaacutevel como ceacutelula de armazenamento possui dois
estados estaacuteveis os quais satildeo usados para operar em zero e um Para o acesso ao biestaacutevel a ceacutelula de
armazenagem possui dois transistores adicionais os quais permitem o acesso quando a operaccedilatildeo eacute de
leitura ou de escrita Uma ceacutelula tiacutepica de armazenagem SRAM usa seis MOSFET para cada bit de
memoacuteria para armazenagem Existem ceacutelulas que usam menos do que seis transistores como 3T[5][6] ou
ceacutelula de 1T usada na memoacuteria DRAM
OPERACcedilAtildeO
A operaccedilatildeo da ceacutelula 6T se resume em leitura e escrita Para a leitura do bit armazenado na ceacutelula uma
maneira consiste em aplicar nas linhas BLs (bit line) a tensatildeo de fonte VDD e em seguida a esta carga de
tensatildeo deixar as linhas em flutuaccedilatildeo para em seguida ativar a linha WL (word line) Vamos para efeito de
entendimento considerar que o conteuacutedo da SRAM seja Q = 1 e Qrsquo = 0 (Saiacutedas dos MOSFETs dos
inversores) Para essa condiccedilatildeo entatildeo os transistores da figura a seguir se encontram M1 no estado de
conduccedilatildeo e M3 no estado de corte e os transistores M2 no estado de corte e M4 no estado de conduccedilatildeo
Quando WL eacute ativo entatildeo os transistores M5 e M6 satildeo ligados e as linhas BLs (bit e bitrsquo) preacute-carregadas
com VDD satildeo conectadas aos transistores M1 e M3 A linha BL ligada ao bitrsquo manteacutem a tensatildeo pois o
transistor M3 estaacute cortado mas a linha BL ligada ao bit seraacute diminuiacuteda porque o transistor M1 estaacute
conduzindo resultando linha bit = 0 e linha bitrsquo = 1 na saiacuteda Deve-se projetar a resistecircncia de M6 maior
do que dos transistores M1 para prevenir que a tensatildeo aplicada ao transistor saturado natildeo exceda a tensatildeo
bit bit
WL
BLs
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 9
de limiar do transistor M3 levando a mudanccedila de estado Isso quando ocorre eacute considerado
malfuncionamento da ceacutelula chamada de read upset
M3
M2 M4
M1
M6M5
Vdd
WL
Q=0
bit=Vdd bit=Vdd
Q=1
Operaccedilatildeo de leitura na ceacutelula SRAM ndash 6T
Teoricamente a ceacutelula funciona bem mas uma preocupaccedilatildeo na leitura da memoacuteria eacute a grande capacitacircncia
parasitaacuteria encontradas nas linhas BLs Quando M6 entra no estado de conduccedilatildeo e eacute ligado a linha BL eacute
conectada diretamente agrave saiacuteda do transistor M1 que tambeacutem estaacute em conduccedilatildeo e esta conexatildeo eacute um noacute
intermediaacuterio com as portas dos transistores M3 e M4 nos quais recebem a linha BL bit igual a VDD e
momentaneamente tende a aumentar de tensatildeo A diferenccedila de tensatildeo entatildeo pode provocar a transiccedilatildeo do
inversor M3 e M4 e portanto inversatildeo dos bits armazenados Depende da resistecircncia do canal dos
transistores M1 e M6 e o aumento de tensatildeo natildeo pode ultrapassar a tensatildeo de limiar (threshold) dos
transistores M3 e M4
Quando o ciclo de leitura inicia as linhas BLs ligadas aos inversores as quais satildeo acionadas pelos niacuteveis
zero e um na ceacutelula SRAM Essa condiccedilatildeo melhora a operaccedilatildeo da SRAM comparada com as DRAMs a
qual a linha BLs eacute ligada ao capacitor de armazenagem Nesse caso haacute uma divisatildeo na carga provocando
uma excursatildeo da tensatildeo subida e descida Essa simetria estrutural da SRAM permite um diferencial o qual
faz com que pequenas excursotildees de tensotildees satildeo facilmente detectaacuteveis
O tamanho da SRAM com m linhas de endereccedilos e n linhas de dados eacute 2m palavras ou 2m times n bits
ARQUITETURA DAS MEMOacuteRIAS SRAM
Uma arquitetura tiacutepica para um chip SRAM eacute mostrada a seguir com arranjo matricial de 128 x 8bits A
tabela da verdade mostra a operaccedilatildeo da memoacuteria A memoacuteria possui sete linhas de endereccedilamento de A0 a
A6 com 4 bits para a linha de endereccedilo e 3 bits para a coluna de endereccedilos O barramento de dados eacute de 4
bits
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 10
Figura Memoacuteria de 128 x 4bits tipo SRAM
OPERACcedilAtildeO SRAM
Uma ceacutelula SRAM tem trecircs estados diferentes standby onde o circuito eacute ocioso leitura quando o dado eacute
requisitado para leitura e escrita quando o conteuacutedo da SRAM eacute atualizado
Standby
Quando natildeo haacute cesso agrave ceacutelula SRAM entatildeo os transistors M5 and M6 da ceacutelula 6T satildeo desconectados das
linhas BLs
LEITURA
A operaccedilatildeo de leitura da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que a memoacuteria armazenou zero na memoacuteria e a saiacuteda Q = 0 O ciclo comeccedila com a preacute-carga de ambas as
linhas BLS bit e bitrsquo para a tensatildeo de niacutevel loacutegico um VDD Entatildeo quando a linha WL eacute ativa o acesso aos
transistores eacute habilitado O proacuteximo passo ocorre quando os valores armazenados em Q e Qrsquo satildeo
transferidos para as linhas BLs bit e bitrsquo com o valor preacute-carregado e descarregando BL atraveacutes de M1 e
M6 para a loacutegica zero Do outro lado da linha BL os transistores M4 e M5 mantecircm a tensatildeo em VDD o
estado loacutegico um Se o conteuacutedo da memoacuteria fosse invertido Q = 1 o contraacuterio ocorreria e a linha bit iria
para niacutevel loacutegico um e a linha bitrsquo iria para niacutevel loacutegico zero As linhas bit e bitrsquo teratildeo uma pequena
diferenccedila entre elas e a diferenccedila aciona um amplificador o qual sente quais das linhas tecircm mais alta
tensatildeo e assim identificaraacute se foi armazenado um ou zero na memoacuteria A alta sensibilidade do
amplificador torna a operaccedilatildeo de leitura da SRAM mais raacutepida
WErsquo CErsquo OErsquo Operaccedilatildeo
0 0 x Escrita
1 0 0 Leitura
x 1 x Ociosa
x x 1 Ociosa
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Paacuteg 11
Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Memoacuterias Volaacuteteis
Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Memoacuterias Volaacuteteis
Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 11
Ciclo de Leitura
Figura Ciclo de leitura
ESCRITA
A operaccedilatildeo de escrita da ceacutelula de armazenamento 6T tem o seguinte procedimento Vamos considerar
que foi aplicada agrave memoacuteria valor zero ou um nas linhas BLs Se a operaccedilatildeo de escrita eacute bit zero aplicada
na linha bit = 0 isto eacute colocando bit = 1 e bitrsquo = 0 Este eacute similar a aplicaccedilatildeo de um pulso de reset para
um latch RS O qual provoca a troca de estado do flip-flop para um Um niacutevel loacutegico um eacute escrito pela
inversatildeo dos valores das linhas BLs Quando a linha WL eacute ativa e o valor eacute armazenado no latch A uacutenica
precauccedilatildeo satildeo os tamanhos dos transistores na ceacutelula SRAM eacute necessaacuterio para garantir a operaccedilatildeo
Ciclo de Escrita
Figura Ciclo de escrita
COMPORTAMENTO DO BARRAMENTO
Uma memoacuteria RAM com um tempo de acesso de 70ns os dados estaratildeo vaacutelidos no barramento de dados
dentro de 70ns apoacutes o tempo que as linhas de endereccedilos satildeo vaacutelidas Os dados seratildeo mantidos por um
tempo de manutenccedilatildeo de (5-10ns) Tempos de subida e descida tambeacutem influenciam em
aproximadamente 5ns
AMPLIFICADOR SENSOR
A finalidade do amplificador sensor eacute acelerar o acesso agrave memoacuteria SRAM e com isso um aumento na
velocidade da memoacuteria SRAM O amplificador sensor deve ser instalado entre as linhas BLs da ceacutelula de
armazenagem 6T Eacute tambeacutem inserido entre as BLs um circuito equalizador com um transistor pMOS O
equalizador instalado entre as linhas BLs tem a finalidade de equalizar a mesma tensatildeo preacute-carregada nas
BLs quando a ceacutelula 6T estaacute realizando uma operaccedilatildeo de leitura Nessa operaccedilatildeo as linhas BLs satildeo preacute-
carregadas com VDD e assim conforme a figura a seguir os transistores pMOS satildeo ativos pelo sinal do
equalizador para elevaccedilatildeo e equalizaccedilatildeo das tensotildees nas BLs Depois de ocorrer a preacute-carga as linhas BLs
satildeo deixadas em flutuaccedilatildeo e isso ocorre quando o sinal de equalizaccedilatildeo eacute retirado O proacuteximo passo eacute
ativar a linha WL e a ceacutelula 6T em uma das linhas BLs a tensatildeo diminuiraacute ( Q ou Qrsquo = 0)
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 12
Vdd
sinal do
equalizador
bit bit Figura Equalizador da ceacutelula
A diferenccedila de potencial entre as linhas bit e bitrsquo for igual a aproximadamente 05V o sinal do sensor eacute
ativo e daiacute os inversores biestaacuteveis satildeo acionados O lado que tiver a tensatildeo na linha BL mais alta
consequumlentemente aciona a porta do inversor oposto cujo transistor eacute nMOS e a que tiver a tensatildeo mais
baixa aciona a porta do inversor oposto cujo transistor eacute pMOS Dessa forma haacute uma rapidez em se
atingir a tensatildeo de niacutevel loacutegico um e a tensatildeo de niacutevel loacutegico zero
Figura Leitura da ceacutelula
SRAMS TIPO DDR E QDR
As memoacuterias convencionais ateacute entatildeo eram assiacutencronas diferente conceitualmente das memoacuterias SRAM
modernas que satildeo siacutencronas portanto todas as entradas e saiacutedas satildeo registradas e todas as operaccedilotildees satildeo
controladas diretamente pelo reloacutegio (clock) do sistema A operaccedilatildeo da memoacuteria DDR (taxa de dados
dupla) que consiste em processar os dados (isto eacute ler ou escrever) em ambas as transiccedilotildees do clock
PRINCIacutePIO DE OPERACcedilAtildeO DAS MEMOacuteRIAS SRAMs TIPOS DDR E QDR
As memoacuterias DDR (taxa de dados dupla) e QDR (taxa de dados quaacutedrupla) ambas podem funcionar no
modo DDR com a individualizaccedilatildeo dos barramentos de dados sendo um barramento para a entrada de
dados (escrita dos dados) e o outro barramento para a saiacuteda dos dados (leitura dos dados) O
funcionamento do barramento individualizado se baseia na introduccedilatildeo de ceacutelulas com duas portas como
visto na ceacutelula 6T As figuras a seguir mostram a ceacutelula 6T numa operaccedilatildeo individual de escrita e
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 13
individual de leitura As duas operaccedilotildees podem ser reunidas em dois barramentos separados criando a
ceacutelula de duas portas
a) Operaccedilatildeo de escrita b) Operaccedilatildeo de leitura
c) Ceacutelula completa de porta dupla
A QDRT eacute uma (Quad Data RateT) o nome que descreve a funcionalidade da arquitetura a qual permite
dois portos rodar independentemente em dupla taxa de dados a qual resulta em quatro itens por ciclo de
clock ou quaacutedrupla taxa de dados A QDR SRAMs eacute o alvo da proacutexima geraccedilatildeo de chaves e roteadores
que operam nas taxas de dados acima de 200MHz As novas SRAMs satildeo idealmente aceitas para
aplicaccedilotildees largura de faixa alta onde elas servem como a memoacuteria principal para tabelas de consultas e
outros A seguir eacute apresentado um diagrama simplificado de uma SRAM QDR mostrando-se os dois
barramentos de dados (data_in e data_out) mais o barramento de endereccedilo todos com registradores O
diagrama tambeacutem mostra dois clocks denominados K (para a escrita) e C (para a leitura) Os sinais Rrsquo e
Wrsquo satildeo respectivamente sinais de controle de leitura e escrita e a capacidade de memoacuteria eacute de 72Mbits
distribuiacutedos em 2M linhas cada uma com uma palavra de 36bits O funcionamento das SRAMs QDR eacute
baseado em rajadas siacutencronas de dados em pipeline (synchronous pipelined bursts)
bit
write
M3
M2 M4
M1
Vdd
read bit
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 14
CARACTERIacuteSTICAS
72Mbits
Organizaccedilatildeo dos bits em linhas e colunas
Frequumlecircncia maacutexima de operaccedilatildeo 400MHz
Taxa de dados 800Mbps de entrada + 800Mbps de saiacuteda por linha
Comprimento do bloco (rajada) de dados 124 ou 8bits
Tensatildeo de alimentaccedilatildeo de 18V
Tipo de IO HSTL-18
As memoacuterias SRAM satildeo siacutencronas e podem operar no modo rajada (burst) versatildeo pipeline e no modo
(flow-through) (fluxo atraveacutes) A diferenccedila eacute que pode realizar a transiccedilatildeo imediatamente entre um ciclo
de leitura e um ciclo de escrita sem a necessidade de pausas (latecircncia ou turnaround)
Os portos duplos flow-through permitem o acesso aos dados sem latecircncia Em outras palavras o dado de
uma leitura eacute retornado no mesmo ciclo de clock This is advantageous in applications where access time
to a single piece of data is critical A leitura na memoacuteria e o retornar o valor no mesmo ciclo resulta numa
diminuiccedilatildeo na frequumlecircncia de operaccedilatildeo e contudo uma diminuiccedilatildeo na largura de faixa O pipeline porto
duplo aumenta a largura de faixa do dispositivo pelo particionamento da operaccedilatildeo de leitura em dois
passos O arranjo de memoacuteria eacute acessado durante o primeiro ciclo de reloacutegio O dado lido eacute registrado e
enviado agrave saiacuteda no segundo ciclo Como resultado os dispositivos pipeline tecircm um ciclo de latecircncia para
ler o dado Entretanto particionando o acesso em dois passos o ciclo de reloacutegio pode ser mais curto e por
isso a largura de faixa do dispositivo eacute incrementada Natildeo existe diferenccedilas na operaccedilatildeo de escrita entre
os dispositivos flow-through e pipeline Nos dispositivos futuros os estaacutegios adicionais pipelines podem
ser adicionados Neste caso a latecircncia para a leitura aumentaraacute para mais de trecircs ciclos mas a vantagem
do aumento da largura de faixa da memoacuteria Todos os demais tipos de SRAM siacutencrona tecircm a limitaccedilatildeo de
natildeo poderem passar imediatamente de uma leitura para escrita ou vice-versa A razatildeo disso eacute que o
sistema de endereccedilamento interno da memoacuteria tem diferenccedilas nas leituras e nas escritas Eacute necessaacuterio um
tempo para a memoacuteria desativar internamente o endereccedilamento da leitura e ativar o endereccedilamento da
escrita e vice-versa As memoacuterias com as iniciais ZBT (Zero Bus Turnaround) ou NoBL (No Bus
Latency) ou Network SRAM onde o nome varia conforme o fabricante tecircm seus circuitos internos de
endereccedilamento organizado de forma que o mesmo endereccedilamento usado para a leitura eacute usado tambeacutem
para a escrita portanto natildeo tem necessidade esperar pela desabilitaccedilatildeo de um circuito e a habilitaccedilatildeo de
outro quando satildeo feitas inversotildees entre operaccedilotildees de leitura e escrita
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 15
DRAM (MEMOacuteRIA DINAcircMICA DE ACESSO ALEATOacuteRIO)
Como as SRAMs como DRAMs (memoacuterias dinacircmicas de acesso aleatoacuterio) satildeo memoacuterias volaacuteteis Uma
dificuldade nas memoacuterias dinacircmicas os dados satildeo armazenados em capacitores e portanto necessitam de
uma atualizaccedilatildeo dos dados atraveacutes de um ciclo de refrescamento periodicamente de dois a cinco
milisegundos As caracteriacutesticas das memoacuterias DRAMs satildeo
Com ceacutelulas de armazenagem de pequeno tamanho permite a construccedilatildeo de memoacuterias mais densas
e de grande capacidade de armazenamento
As DRAMs satildeo mais lentas que as memoacuterias SRAMs
As DRAMs satildeo mais baratas que as SRAMs
As DRAMs necessitam ciclo de refrescamento dos dados
CIRCUITO DRAM
Uma ceacutelula DRAM com um transistor e um capacitor 1T-1C conforme eacute mostrado o arranjo de 2 x 2 na
figura em a) a seguir O capacitor eacute construiacutedo verticalmente (trench capacitor) ou com muacuteltiplas camadas
empilhadas (stacked capacitor) A ceacutelula 1T-1C usando o capacitor eacute mostrado na figura a seguir em b)
WL0
WL1
BL1 BL0
C
Figura a) Arranjo DRAM de 2 x 2 com ceacutelula DRAM 1T-1C b) Ceacutelula trench capacitor
Na ceacutelula de armazenagem o noacute de armazenagem eacute uma depressatildeo entalhada no substrato No entalhe do
siliacutecio uma depressatildeo profunda eacute formada e um filme dieleacutetrico entre as placas do capacitor
ARQUITETURA DO DISPOSITIVO DRAM
A seguir eacute apresentada a arquitetura de uma memoacuteria DRAM de 256 x 256 x 4bits As memoacuterias DRAMs
satildeo de grande capacidade e usa a multiplexagem para o endereccedilamento Esse procedimento reduz o
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 16
nuacutemero de pinos do dispositivo mas obriga a introduzir um circuito de memorizaccedilatildeo para os endereccedilos
linhas-colunas (WLs e BLs) antes dos decodificadores Dois sinais de controles devem ser criados para a
seleccedilatildeo das linhas e colunas de endereccedilos respectivamente RAS (row address strobe) e CAS (column
addres strobe) Os sinais RAS e CAS satildeo controlados externamente assim como os sinais CErsquo e OErsquo A
seguir eacute apresentada a arquitetura da DRAM de 64K x 4bits
Figura Arquitetura da DRAM de 256 x 4bits
A tabela da verdade a seguir mostra a loacutegica dos sinais e a operaccedilatildeo da memoacuteria
MULTIPLEXAGEM NA ENTRADA DO ENDERECcedilO DA DRAM
As memoacuterias DRAMs satildeo dispositivos com altiacutessima densidade de bits Pode-se citar memoacuterias DRAMs
com capacidade de armazenagem de 128Mbits 512Mbits e 1Gbits O nuacutemero de linhas de entrada de
endereccedilos eacute grande entatildeo o acesso agrave memoacuteria eacute feita multiplexando os endereccedilos da matriz Essa eacute uma
RASrsquo CASrsquo WErsquo OErsquo IO0 a IO3 Operaccedilatildeo
1 x 0 1 Hi-Z STANDBY
0 0 1 0 DOUT Leitura
0 0 0 x DIN Ciclo Recente Escrita
0 0 0 1 DIN Ciclo atrasado Escrita
0 0 1 0 0 1 DINDOUT Ciclo modifica Leitura Escrita
0 1 x x Hi-Z Ciclo de refrescamento somente RAS
1 0 0 1 x Hi-Z CAS antes de RAS ciclo de refrescamento
ou Ciclo de Auto-refrescamento
0 0 1 1 Hi-Z Ciclo de Leitura Saiacuteda desabilitada
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 17
das caracteriacutesticas das DRAMs e a multiplexagem dos endereccedilos de entrada reduz a pinagem dos
endereccedilos pela metade Para o controle dos endereccedilos dois sinais satildeo utilizados denominados de RAS e
CAS A entrada de endereccedilos da memoacuteria eacute feita por pinagem A demultiplexagem dos endereccedilos eacute feita
por dois latches controlados pelos sinais RAS e CAS A seguir eacute apresentada uma forma de entrada nos
pinos de endereccedilos de entrada de uma memoacuteria DRAM
Figura Multiplexagem das entradas de endereccedilos linhas e colunas
Ciclo de Leitura
Ciclo de Escrita Recente
CICLO DE RESFRESCAMENTO DA DRAM
As memoacuterias DRAMs necessitam periodicamente que seus dados armazenados sejam refrescados nas
suas ceacutelulas de armazenagem Os capacitores tecircm fuga e se a carga for resposta dentro de um limite de
tempo perde a informaccedilatildeo Daiacute de tempos em tempos prioritariamente o processador interrompe qualquer
tarefa para atender ao ciclo de refrescamento Uma noccedilatildeo de como eacute refrescado a informaccedilatildeo numa
DRAM eacute mostrado a seguir Como o arranjo no endereccedilamento eacute matricial linha x coluna o
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 18
refrescamento eacute feito percorrendo todos os estados do decodificador de linhas O ciclo de refrescamento eacute
de 2 a 4ms e nesse intervalo todas as linhas devem ser ativadas A figura a seguir mostra um esquema de
refrescamento realizado por chaves de entrada e saiacuteda
Figura Ceacutelula de representaccedilatildeo de um circuito que realiza o refrescamento dos dados
Conforme eacute visto na figura o circuito deve refrescar os dados nos capacitores e ele executa essa accedilatildeo
varrendo todas as linhas do decodificador de endereccedilos da memoacuteria As chaves S1 S2 e S3 satildeo
transistores MOS operando como uma chave (corte e saturaccedilatildeo) Quando o processo eacute uma escrita as
chaves S1 S2 estatildeo fechadas e a chave S3 aberta Quando a operaccedilatildeo eacute leitura do dado um amplificador
realiza a leitura do valor do capacitor ateacute 50 da carga eacute niacutevel um e abaixo de 50 da carga eacute zero A
chave S1 aberta e as chaves S2 e S3 fechadas um auto-refrescamento eacute realizado na operaccedilatildeo de leitura
Para o refrescamento total de todas as ceacutelulas de armazenagem basta enviar agrave memoacuteria o comando de
leitura e varrer todos os endereccedilos da memoacuteria atraveacutes somente do decodificador de linhas que a
memoacuteria eacute refrescada A seguir apresenta-se um circuito de representaccedilatildeo da memoacuteria DRAM
Figura Representaccedilatildeo do funcionamento do circuito de refrescamento das memoacuterias DRAMs
EXPANSAtildeO DO BANCO DE MEMOacuteRIA E CRIACcedilAtildeO DOS MOacuteDULOS DE MEMOacuteRIAS
Uma expansatildeo de memoacuteria eacute sempre necessaacuteria para aumentar a capacidade de armazenagem da
memoacuteria A expansatildeo pode ser no comprimento da memoacuteria com o aumento do nuacutemero de endereccedilos da
memoacuteria ou pode ser na largura com o aumento no tamanho dos bits de saiacuteda Deve-se preservar na
associaccedilatildeo os sinais de controle da memoacuteria como CSrsquo (chip select) ou o seletor da pastilha Para a
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 19
associaccedilatildeo de memoacuterias deve-se criar uma metodologia que leva a associaccedilatildeo perfeita A seguir seguem
os passos necessaacuterios para o projeto da associaccedilatildeo de memoacuterias
1 Caacutelculo do nuacutemero de memoacuterias em funccedilatildeo do tamanho do banco de memoacuteria desejado
2 Um esquema de representaccedilatildeo em bloco do banco de memoacuteria desejado com todos os sinais
3 Determinaccedilatildeo se o aumento da capacidade final eacute na largura ou nio comprimento em relaccedilatildeo ao chip de
partida
Os trecircs passos se seguidos vai levar agrave associaccedilatildeo perfeita das memoacuterias De acordo com o primeiro passo
o nuacutemero de memoacuterias necessaacuterias para a formaccedilatildeo do banco de memoacuteria eacute assim calculado
Nuacutemero de memoacuterias = total do banco de memoacuteriachip de partida
Apoacutes o primeiro passo partimos para a determinaccedilatildeo do tipo de aumento na associaccedilatildeo e se o total de
endereccedilos do banco eacute igual ao total de endereccedilo do chip Se for igual o aumento seraacute na largura e se for
diferente o aumento seraacute no comprimento embora eacute possiacutevel ter crescimento nas duas formas Para
estudo considera-se o aumento inicial somente pela largura da memoacuteria associada e para ser praacutetico
vamos a um exemplo
Exemplo Criar um banco de memoacuteria de 16 x 8bits usando somente chips de memoacuteria de 16 x 4 Pede-
se
a) Nuacutemero de memoacuterias necessaacuterias
b) Desenhar a configuraccedilatildeo das memoacuterias para a formaccedilatildeo do banco de memoacuterias
Largura de faixa
A profundidade do buffer preacute-busca eacute a razatildeo entre a frequumlecircncia da memoacuteria e a frequumlecircncia de
entradasaiacuteda Na arquitetura do preacute-busca 8n como a DDR3 a entrada e saiacuteda opera 8 vezes mais raacutepida
do que o nuacutecleo da memoacuteria (cada acesso agrave memoacuteria resulte numa rajada de 8 datawords sobre a
entradasaiacuteda Se o nuacutecleo da memoacuteria eacute de 200 MHz eacute combinado com a entradasaiacuteda operaraacute oito vezes
mais raacutepida (1600 megabitss) Se a memoacuteria tem 16 entradas e saiacutedas a largura de faixa total da leitura
seraacute igual a 200 MHz x 8 datawordsaccesso x 16 entradassaiacutedas = 256 gigabitss (Gbps) ou 32
gigabytess (GBps) Os moacutedulos com muacuteltiplos chips DRAM podem providenciar correspondentemente
mais altas larguras de faixas Cada geraccedilatildeo de SDRAM tecircm diferentes tamanhos de buffers preacute-busca
DDR SDRAM eacute um buffer de pre-busca com tamanho igual a 2n (duas datawords por agrave memoacuteria)
DDR2 SDRAM eacute um buffer preacute-busca com tamanho igual a 4n
DDR3 SDRAM eacute um buffer preacute-busca com tamanho igual a 8n (oito datawords por acesso agrave
memory)
Incremento da Largura de faixa
A velocidade da memoacuteria natildeo tem historicamente incrementado melhoramentos com inline com a CPU
Para o incremento da largura de faixa os moacutedulos de memoacuteria com buffer de preacute-busca lecirc
simultaneamente os dados de muacuteltiplos chips de memoacuterias A largura de faixa para o acesso sequumlencial eacute
melhorado usando buffers de preacute-busca mas acesso aleatoacuterio natildeo eacute alterado
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 20
ASSOCIACcedilAtildeO DE MEMOacuteRIAS
A necessidade de aumentar a capacidade de memoacuteria em relaccedilatildeo agrave capacidade do dispositivo de memoacuteria
leva agrave associaccedilatildeo de dispositivos de memoacuterias Neste capiacutetulo far-se-aacute de duas formas sendo a primeira
uma associaccedilatildeo usando somente um tipo de dispositivo e a segunda usando vaacuterios tipos de dispositivos
com capacidades diferentes A associaccedilatildeo pode ser feita de trecircs maneiras a saber
Aumento no comprimento da memoacuteria com aumento do nuacutemero de endereccedilos da memoacuteria
Aumento na largura da memoacuteria com aumento no tamanho da palavra da memoacuteria
Aumento no comprimento e na largura da memoacuteria com crescimento em ambos os endereccedilos e os
conteuacutedos da memoacuteria
Aumento da largura da memoacuteria
O aumento na largura da memoacuteria eacute o incremento no barramento dos dados de n para m bits A
manutenccedilatildeo do barramento dos endereccedilos
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 21
Memoacuteria 1 ndash CSrsquo = 0 MEMOacuteRIA 2 ndash CSrsquo = 0 Aumento do comprimento da memoacuteria
O aumento no comprimento da memoacuteria se resume no crescimento do nuacutemero de linhas de
endereccedilamento Por exemplo para a facilidade de anaacutelise vamos trabalhar com um uacutenico dispositivo de
capacidade igual a 16 x 4bits e o objetivo eacute montar um banco de memoacuteria associando esse dispositivo
cuja capacidade eacute de 32 x 4bits Para ilustraccedilatildeo o bloco abaixo eacute o resultado final da associaccedilatildeo
Figura Chip de memoacuteria de 16 x 4bits
Para a montagem do banco pode-se calcular o nuacutemero de dispositivos necessaacuterios da forma
Nuacutemero de dispositivos = total do bancocapacidade do dispositivo
Para o exemplo teraacute
Nuacutemero de dispositivos = 32 x 416 x 4 = 2 memoacuterias
Para o endereccedilamento de 32 linhas haacute a necessidade de cinco bits de A0 a A4 As linhas denominadas
comuns satildeo as linhas de endereccedilos as quais satildeo iguais nos dois dispositivos Como cada dispositivo eacute o
mesmo entatildeo as linhas comuns satildeo as mesmas linhas de endereccedilos do chip ou seja A0 a A3 A linha A4
seraacute a linha de seleccedilatildeo Isso pode ser usado como regra geral em todos os casos Como os endereccedilos das
duas memoacuterias satildeo linhas comuns entatildeo num endereccedilamento real como as memoacuterias sabem se o usuaacuterio
quer acessar uma ou outra A resposta eacute simples a linha A4 seraacute a linha de seleccedilatildeo e vai selecionar qual
das duas memoacuterias deve operar quando A4 = 0 estamos buscando o acesso aos endereccedilos de 0 a 15 e
quando A4 = 1 estamos buscando o acesso para aos endereccedilos de 16 a 31 Cada dispositivo de memoacuteria
tem uma entrada de habilitaccedilatildeo chamada de seletor do dispositivo (chip select) que ativo permite o acesso
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit 4 Bit 5 Bit 6 Bit 7
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Paacuteg 22
agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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agrave memoacuteria e natildeo ativo desliga completamente a saiacuteda da memoacuteria (terceiro estado) A utilizaccedilatildeo desse
recurso permite A4 selecionar uma ou outra das memoacuterias mas a utilizaccedilatildeo dessa entrada usando
somente a entrada A4 ocupa esta entrada e portanto deve-se criar uma nova entrada CS para o banco
conforme esquema de representaccedilatildeo A seguir implementa-se a loacutegica do CS para ativaccedilatildeo de uma ou
outra memoacuteria por A4 Sendo as variaacuteveis de entrada CS(do banco) e A4 linha de endereccedilo e as variaacuteveis
de saiacutedas CS1 da memoacuteria de 0 a 15 e CS2 da memoacuteria de 16 a 31 As linhas CS ativam com niacutevel loacutegico
zero e a memoacuteria estaacute pronta para o acesso para niacutevel loacutegico 1 a memoacuteria estaacute desligada
A implementaccedilatildeo da loacutegica dos CSrsquos seratildeo com duas portas OU de duas entradas e um inversor para a
linha de endereccedilo A4 O circuito da associaccedilatildeo fica
Figura Banco de memoacuteria de 32 x 4 usando chips de memoacuteria de 16 x 4
CSrsquo A4 CS1rsquo CS2rsquo
0 0 0 1
0 1 1 0
1 x 1 1
As expressotildees booleanas seratildeo
CS1rsquo = (CSrsquorsquo A4rsquo)rsquo = (CSA4rsquo)rsquo = CSrsquo + A4
CS2rsquo = (CSrsquorsquoA4)rsquo= (CSA4)rsquo = CSrsquo + A4rsquo
Podemos representar as entradas CSrsquos com um siacutembolo de inversatildeo e
chamar essas entradas de CS1rsquo e CS2rsquo
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 23
Memoacuteria 1 A4 = 0 ndash CS1rsquo = 0 Memoacuteria 2 A4 = 1 ndash CS2rsquo = 0
F
E
D
C
B
A
9
8
7
6
5
4
3
2
1
0
End Bit0 Bit 1 Bit 2 Bit 3
1F
1E
1D
1C
1B
1A
19
18
17
16
15
14
13
12
11
10
End Bit0 Bit 1 Bit 2 Bit 3
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 24
Aumento da largura e comprimento banco de memoacuteria de 32 x 8
Figura Banco de memoacuteria de 32 x 8 bits usando chips de memoacuterias de 16 x 8 bits
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 25
Exemplo Construir um banco de memoacuteria de 8K x 8 bits usando memoacuteria de 1k x 8 bits Para o circuito de seleccedilatildeo usar um decodificador comercial 74138
conforme descrito pela tabela da verdade a seguir Realizar a configuraccedilatildeo do banco
Figura Banco de memoacuteria de 8K x 8 bits usando chips de memoacuteria de 1K x 8 bits
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Paacuteg 26
Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Exemplo Construir um banco de memoacuteria conforme mapa de memoacuteria a seguir
a) Configuraccedilatildeo do banco de memoacuteria usando PLD - Decodificador
b) Idem anterior usando a PLD ndash ROM
c) Idem anterior usando a PLD ndash PAL
a) Decodificador 4 x 16 saiacutedas
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos diferentes com decodificador
Endereccedilo Inicial
0 a 15K
Mapa de
memoacuteria
11264D - 2C00H 4K
10240D - 2800H 1K
7168D - 1C00H 3K
3072D - 0C00H 4K
1024D - 0400H 2K
0D - 0000H 1K
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b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 27
b) ROM
Figura Banco de 15K x 8 bits usando chips de diversos tamanhos e implementaccedilatildeo com ROM
Mapa da ROM
CSrsquo A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
1 X X X X 1 1 1 1 1 1
0 0 0 0 0 0 1 1 1 1 1
0 0 0 0 1 1 0 1 1 1 1
0 0 0 1 0 1 0 1 1 1 1
0 0 0 1 1 1 1 0 1 1 1
0 0 1 0 0 1 1 0 1 1 1
0 0 1 0 1 1 1 0 1 1 1
0 0 1 1 0 1 1 0 1 1 1
0 0 1 1 1 1 1 1 0 1 1
0 1 0 0 0 1 1 1 0 1 1
0 1 0 0 1 1 1 1 0 1 1
0 1 0 1 0 1 1 1 1 0 1
0 1 0 1 1 1 1 1 1 1 0
0 1 1 0 0 1 1 1 1 1 0
0 1 1 0 1 1 1 1 1 1 0
0 1 1 1 0 1 1 1 1 1 0
Capacidade da ROM = 15 x 6 bits
c) PAL ndash As equaccedilotildees SAtildeO
CS0rsquo = [(A13rsquoA12rsquoA11rsquoA10rsquo)CS]rsquo
CS1rsquo = [A13rsquoA12rsquo(A11A10rsquo + A11rsquoA10)CS]rsquo
CS2rsquo = [A13rsquoA12rsquoA11A10 + A13rsquoA12(A11rsquo + A11A10rsquo)CS]rsquo
CS3rsquo = [(A13rsquoA12A11A10 + A13A12A11rsquo)CS]rsquo
CS4rsquo = [(A13A12rsquoA11A10rsquo)CS]rsquo
CS5rsquo = [(A13A12rsquoA11A10 + A13A12)CS]rsquo
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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Paacuteg 29
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Paacuteg 30
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 28
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute C00H
b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11A10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11A10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11A10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11A10A9A8)]rsquo
Exerciacutecio Conforme a tabela a seguir construir
a) Um banco de 1K memoacuterias PROM associadas
b) Implementaccedilatildeo do sistema de seleccedilatildeo usando ROM como decodificador
c) Idem item b) implementaccedilatildeo com PAL
Endereccedilo inicial do banco eacute 400H
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
C00 - CFF
D00 - DFF
E00 - EFF
F00 - FFF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 x 4
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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b) ROM
c) PAL
CS0rsquo = [CSrsquo(A11rsquoA10A9rsquoA8rsquo)]rsquo
CS1rsquo = [CSrsquo(A11rsquoA10A9rsquoA8)]rsquo
CS2rsquo = [CSrsquo(A11rsquoA10A9A8rsquo)]rsquo
CS3rsquo = [CSrsquo(A11rsquoA10A9A8)]rsquo
Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
CS0rsquo
PROM
A7A0 IO70
a) Banco de 1K = A0 ndash A9
D7 ndash D0
A7 ndash A0
CSrsquo
A11
A10
A9 A8
400 - 4FF
500 - 5FF
600 - 6FF
700 - 7FF
DECOD
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS3rsquo CS2rsquo CS1rsquo CS0rsquo
A9 A8 CS0rsquo CS1
rsquo CS2rsquo CS3
rsquo - -
A1 A0 B0 B1 B2 B3 End Cont
0 0 0 1 1 1 0 7
0 1 1 0 1 1 1 B
1 0 1 1 0 1 2 D
1 1 1 1 1 0 3 E
C = 4 X 4
2K
6K
4K
4K
2000
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Exerciacutecio De acordo com o mapa a seguir um banco de memoacuteria de capacidade 16K x 8 Pede-se
a) O projeto do decodificador realizado com memoacuteria ROM Tabela de endereccedilos e conteuacutedos
sabendo-se que cada dispositivo dispotildee de um seletor de chip CSrsquoi onde i = 0 a 3
b) As equaccedilotildees booleanas para geraccedilatildeo com PAL
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de seleccedilatildeo eacute
uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
4K
6K
4K
2K
2000
CI Faixa de Endereccedilo em
Hex
4K 2000 ndash 2FFF
1K 1C00 ndash 1FFF
1K 1800 ndash 1BFF
1K 1400 ndash 17FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1
1 0 0 0 1 1 1 1 0
1 0 0 1 1 1 1 1 0
1 0 1 0 1 1 1 1 0
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12A11rsquoA10]rsquo
CS3rsquo = [A13rsquoA12A11A10rsquo]rsquo
CS4rsquo = [A13rsquoA12A11A10]rsquo
CS5rsquo = [A13A12rsquo]rsquo
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Memoacuterias Volaacuteteis
Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
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Paacuteg 31
c) CSrsquoROM = CSrsquo(A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)
Exerciacutecio Determinar para a faixa de endereccedilos apresentada na tabela a seguir Sabendo-se que o
endereccedilo inicial eacute igual a (0400)16 e o banco inicia pela memoacuteria de 4K inferior Pede-se
a) Indicar a faixa de endereccedilos de cada CI no quadro abaixo
b) A equaccedilatildeo booleana de cada seletor de pastilha (CS = ativo com zero) cada CI
c) A equaccedilatildeo booleana do seletor do banco de memoacuteria (CS = ativo com zero) O decodificador de
seleccedilatildeo eacute uma ROM com seleccedilatildeo de pastilha (CS = ativa com zero)
c) CSrsquoROM = [CSrsquo + (A13A12 + A13rsquoA12rsquoA11rsquoA10rsquo)]
A13A12 00 01 11 10
A11A10 00 1 0 1 0
01 0 0 1 0
11 0 0 1 0
10 0 0 1 0
CI Faixa de Endereccedilo em
Hex
1K 2C00 ndash 2FFF
1K 2800 ndash 2BFF
1K 2400 ndash 27FF
4K 1400 ndash 23FF
4K 0400 ndash 13FF
As linhas A15 = A14 = 0 e A0 ndash A9 = Linhas comuns
A13 A12 A11 A10 CS1 CS2 CS3 CS4 CS5
0 0 0 0 1 1 1 1 1
0 0 0 1 0 1 1 1 1
0 0 1 0 0 1 1 1 1
0 0 1 1 0 1 1 1 1
0 1 0 0 0 1 1 1 1
0 1 0 1 1 0 1 1 1
0 1 1 0 1 0 1 1 1
0 1 1 1 1 0 1 1 1
1 0 0 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1
1 0 1 1 1 1 1 1 0
1 1 0 0 1 1 1 1 1
1 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1
1 1 1 1 1 1 1 1 1
b) As equaccedilotildees de cada seletor seraacute
CS1rsquo = [A13rsquoA12rsquo(A11 + A10) +
A13rsquoA12A11rsquoA10rsquo]rsquo
CS2rsquo = [A13rsquoA12 (A11 + A10) +
A13A12rsquoA11rsquoA10rsquo]rsquo
CS3rsquo = [A13A12rsquoA11rsquoA10 ]rsquo
CS4rsquo = [A13A12lsquoA11A10lsquo]rsquo
CS5rsquo = [A13A12rsquoA11A10]rsquo
CSrsquoA13A12 000 001 011 010 110 111 101 100
A11A10 00 1 0 1 0 1 1 1 1
01 0 0 1 0 1 1 1 1
11 0 0 1 0 1 1 1 1
10 0 0 1 0 1 1 1 1
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Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7
Prof Luiacutes Caldas
Memoacuterias Volaacuteteis
Paacuteg 32
Exerciacutecio Deseja-se construir um banco de memoacuteria cuja faixa eacute dada pelas equaccedilotildees booleanas das
linhas de endereccedilamento descritas abaixo Pede-se
a) O mapa da memoacuteria indicando a capacidade de cada chip de memoacuteria e sua disposiccedilatildeo no banco de
memoacuteria indicando em hexadecimal endereccedilo inicial e final de cada memoacuteria
b) Implementaccedilatildeo com ROM decodificadora mostrando o mapa da ROM e sua capacidade
c) Esquema da configuraccedilatildeo do banco de memoacuteria sabendo-se que a largura dos chips satildeo de 08 bits CS0 = ( A15rsquo A14rsquo A13rsquo A10rsquo )rsquo CS1 = ( A15rsquo A14rsquo A13rsquo A12 A11 A10)rsquo CS2 = ( A15rsquo A14rsquo A13 A12rsquo A11rsquo )rsquo CS3 = ( A15rsquo A14rsquo A13 A12rsquo A11 )rsquo CS4 = ( A15rsquo A14rsquo A13 A12 A10rsquo )rsquo CS5 = ( A15rsquo A14rsquo A13 A12 A11 A10 )rsquo b) Mapa da ROM decodificadora
Capacidade = 15 x 6 como 4 linhas natildeo satildeo utilizadas daiacute C = 11 x 6
Obs Locaccedilotildees 0400 ndash 07FF 0C00 ndash 0FFF 1C00 ndash 1FFF = 3K e 3400 ndash 37FF natildeo estatildeo acessiacuteveis
pela tabela da verdade pois natildeo satildeo ativas na faixa de endereccedilos embora estejam dentro da faixa
inicial e final
Faixa de Endereccedilos Capacidade
CS5rsquo = 3C00 ndash 3FFF 1K
CS4rsquo = 3000 ndash 3BFF 2K
CS3rsquo = 2800 ndash 2FFF 2K
CS2rsquo = 2000 ndash 27FF 2K
CS1rsquo = 1C00 ndash 1FFF 1K
CS0rsquo = 0000 ndash 1BFF 4K
A15
A14 CSrsquo
CS0rsquo
CS1rsquo
CS2rsquo
CS3rsquo
CS4rsquo
CS5rsquo
ROM
A13 A12 A11 A10 CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
0 0 0 0 0 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1 0 1 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1
1 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 1 0 1 1
1 1 0 0 1 1 1 1 0 1
1 1 0 1 1 1 1 1 1 1
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1 1 1 1 1 1 1 1 1 0
CS0rsquo CS1rsquo CS2rsquo CS3rsquo CS4rsquo CS5rsquo
A0 ndash A9
A10A11A12 A10
A10 A10A11 A10
D0 ndash D7