Proceedings of the IV Brazilian Conference on Neural Networks - IV Congresso Brasileiro de Redes Neuraispp. 390-395, July 20-22, 1999 - ITA, São José dos Campos - SP - Brazil

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Implementação de Classificadores Neuronais na Tecnologia de ProcessadoresDigitais de Sinais

J. B. O. Souza Filho, J. M. Seixas COPPE/EE/UFRJ, CP 68504, Rio de Janeiro 21945 – 970 Brasil

E-mails : nash@lps.ufrj.br, seixas@lps.ufrj.br

Abstract

This article describes the implementation of an ar-tificial neural network using high-speed digital signalprocessors (DSPs). The target processor was theADSP-2106x, a 32 bit floating-point DSP, runningAssembly language codes. As a case study, a particlediscriminator for the field of high-energy physics is de-veloped for online operation. Accuracy and speed testsconfirm the good matching of this technology to therequirements of network implementation

1. Introdução

As redes neurais necessitam basicamente do cálculode produtos internos na sua fase de produção de saídas.Como conseqüência, as redes neurais podem ser facil-mente implementáveis em diferentes ambientes compu-tacionais e são estruturas velozes o suficiente para rea-lizar o reconhecimento de padrões em tempo real. [1]

Os processadores de sinais digitais (DSPs) apresen-tam uma arquitetura que otimiza as operações envolvi-das no produto interno, ou seja, as multiplicações e acu-mulações. Esta otimização se faz através de estruturasde endereçamento flexível e unidades lógico-aritméticasde alto desempenho. Os DSPs vêm portanto, se consti-tuindo numa opção economicamente viável para proble-mas que exijam resposta online ou em tempo real dealto desempenho.[2]

Como vantagens adicionais, poderíamos apontar apossibilidade do desenvolvimento da aplicação em lin-guagem C ou Assembly, a crescente disponibilidade deferramentas eficientes, a existência de processadores deponto-flutuante e a disponibilidade de processadoresotimizados para aplicações específicas.

A flexibilidade quanto a linguagem de programaçãoreflete as prioridades da implementação. Caso a porta-bilidade, a facilidade de leitura e adaptação do códigosejam importantes, opta-se pela programação em C.Caso o compromisso seja a velocidade, opta-se pelalinguagem Assembly. Para ambas linguagens estãodisponíveis diversas ferramentas, entre elas os simu-ladores que permitem o acompanhamento passo-a-pas-so da execução do programa e a avaliação do conteúdode posições de memória e dos registradores, o quefavorece bastante o processo de depuração, teste, ava-

liação e otimização da aplicação. Quanto à portabili-dade, os DSPs de ponto flutuante facilitam a trans-posição de uma aplicação executada em ambientes dealto-nível para esta tecnologia, facilitando o mapea-mento de aplicações offline em aplicações online.

Este artigo trata da implementação em DSP de umarede neuronal na sua fase de produção das saídas. Pri-meiramente, realizamos uma descrição da tecnologiaDSP e do processador utilizado. Segue-se a descrição desua aplicação em física de altas energias, as etapas dede-senvolvimento e os resultados obtidos. Por fim, algu-mas conclusões são apresentadas.

2. Processadores Digitais de Sinais (DSPs)

Os DSPs são microprocessadores que otimizam asoperações de multiplicação e acumulação (produto in-terno), bastante freqüentes no processamento de sinaisdigitais. Normalmente, estas operações são realizadasem um único ciclo de execução, utilizando unidadesaritméticas de alta performance e de alta precisão.

Com o objetivo de otimizar o produto interno, exe-cutando-o, de preferência, em um único ciclo, os DSPsapresentam internamente um barramento duplo: o bar-ramento de dados e o barramento de programa e apre-sentam várias unidades internas que operam em pa-ralelo.

Nos DSPs, o acesso a posições de memória consecu-tivas é otimizado. Geralmente, em uma mesma ins-trução, um valor da memória é coletado e o ponteiropara esta região é atualizado para um próximo acessoou coleta. Grande é o número de registradores de en-dereçamento e diversas formas de endereçamento estãodisponíveis.

Na maior parte das aplicações em DSP, o processa-dor deve lidar com várias fontes de dados do mundo re-al, recebendo e transmitindo dados online, sem inter-romper suas operações matemáticas internas. Estasfontes de dados são diversas, entre elas: os sinais a pro-cessar, sinais de sistemas de controle e sinais de outrosDSPs do mesmo tipo. Deste modo, os DSPs são nor-malmente integrados com processadores de entrada esaída, controladores de acesso direto a memória(DMA), portas seriais e de ligação (para multiproces-samento) assim como memória.

Os DSPs de melhor desempenho são normalmenteconstruídos com uma razoável quantidade de memória

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interna, de forma que toda a aplicação possa estar con-tida em seu interior. Normalmente, o barramento de da-dos e de programa são multiplexados, dando origem aum único barramento externo, o que não permite umacesso simultâneo a ambos e portanto não permite queo produto interno relativo a componentes armazenadasem memória externa seja realizado com a mesma per-formance que o de componentes residentes em memóriainterna.

O conjunto de instruções de um DSP é normalmenteconstituído por funções comuns aos processadores deuso geral, tais como chamadas de subrotinas e saltos(condicionais e incondicionais), manipulação de bits(teste, modificação e deslocamento), operações lógicas earitméticas simples (soma, subtração e produto), e, emalguns casos, de instruções otimizadas para a im-plementação de filt ros e de outras estruturas utilizadasno processamento digital de sinais. As funções maiscomplexas como as funções trigonométricas, exponen-ciais e logarítmicas não estão disponíveis e são nor-malmente constituídas por séries numéricas ou por ta-belas (Look-Up-Tables).

2.1. ADSP-2106x

O ADSP-2106x é um DSP de 32 bits ponto-flu-tuante com freqüência máxima de clock de 40 Mhz.Sua arquitetura interna é conhecida como Super Har-vard Architecture Computer (SHARC) e se caracterizapor duplo barramento (dados e programa) e memória deinstruções (cache), de forma que todas instruções pos-sam ser executadas em apenas um ciclo de máquina,inclusive a tomada de dois operandos da memória, amultiplicação e sua acumulação, que são realizadas emparalelo.

Esta arquitetura une ainda ao processador estruturasque favorecem o interfaceamento com o mundo real,entre elas: um processador de entrada e saída e um sis-tema de interfaceamento para multiprocessamento, con-forme Figura 1.

Figura 1: Arquitetura SHARC

No interior do processador numérico há um duplogerador de endereços (DAG), 16 registradores de 40bits (uso geral), um multiplicador, uma unidade lógicae aritmética (ALU) e um deslocador de bits, assim co-mo um temporizador, uma memória tipo cache e umseqüenciador de programa (veja a Figura 2).

Cada DAG atua sobre um tipo de memória (dadosou programa), possuindo oito grupos de registradores.Cada grupo é constituído por outros quatro registra-dores, entre eles: base, indexador, modificador e com-primento. Através destes são possíveis diversas formasde endereçamento, entre elas o acesso pré-modificado epós-modificado, assim como a constituição de bufferscirculares em hardware.

Sua ALU é capaz de operar com números de 32bits em ponto fixo e números de 32 ou 40 bits em pontoflutuante padrão IEEE, o que facilita a transposição deaplicações de alto nível. Para multiplicações em ponto-fixo existe um acumulador de 80 bits.

Figura 2: Estrutura do ADSP-2106x

O seqüenciador de programa permite que todas asinstruções sejam condicionais, assim como todas as ins-truções no interior dos laços sejam executadas sem des-perdício de ciclos de máquina. O processador ainda a-presenta o recurso de salto atrasado para que não hajadesperdício de ciclos de máquina em saltos (jumps) eem chamadas de subrotinas (calls) pela destruição dopipeline. O salto atrasado consiste em se colocar duasinstruções após a instrução de salto ou chamada, instru-ções que são executadas antes do início da subrotina ouda porção de código para onde foi dirigido o salto.

Todas as instruções do ADSP-2106x são executadasem um único ciclo de máquina. Cada instrução éprocessada em três ciclos: um de busca da instrução,outro de decodificação e o último de execução. Através

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da memória cache é possível que, enquanto a instruçãoatual é decodificada, por exemplo, uma nova instruçãoseja buscada na memória e a instrução anterior sejaexecutada. Desta forma, temos um pipeline de instru-ções o que resulta na realização de uma instrução porciclo, com latência de duas instruções.

Para o SHARC, o paraleli smo da execução das ins-truções é definido a priori pelo programador. Cabe por-tanto ao mesmo definir quais as operações que podemser realizadas em paralelo e onde pode ser utilizado orecurso de salto intervalado. Desta forma, cada linha doprograma leva um ciclo de clock para ser executada e épossível avaliar, antes mesmo da transformação do pro-grama fonte em executável, qual será o tempo deman-dado na aplicação em questão.

Quanto à programação, o ADSP-2106x possui umAssembly com sintaxe lógica, o que facilita bastante aelaboração e leitura de programas. Também é possível aprogramação em linguagem C. Através do simulador épossível monitorar, instrução por instrução, a execuçãodo programa em ambas as linguagens, verificando oimpacto de cada uma sobre as unidades internas do pro-cessador, o que permite uma debugagem eficiente daaplicação.

Para o desenvolvimento estão disponíveis placas quepodem ser conectadas a slots do PC ou às portas seriais.Estas placas normalmente são constituídas por um oumais processadores, conversores digital-analógicos(DACs) e analógico-digitais (ADC) e são acompanha-das de softwares para a execução de programas, coleta einserção de dados no DSP, assim como rotinas em lin-guagem C para o desenvolvimento de aplicações pró-prias de interfaceamento entre o PC e a placa de de-senvolvimento. Através destas placas é possível a exe-cução, teste e depuração da aplicação online, assim co-mo a própria prototipagem da mesma.

4. A Aplicação

A Física de Partículas busca, através do estudo dochoque de partículas consideravelmente aceleradas e,portanto, com altíssima energia, desvendar os mistériosda constituição da matéria. Neste estudo duas estruturassão indispensáveis: os aceleradores de partículas e osdetetores.

Os aceleradores de partículas são responsáveis peloaumento da energia das partículas e se utilizam de cam-pos elétricos e magnéticos. Os campos elétricos são uti-lizados para aceleração das partículas e os magnéticospara manutenção da rota das mesmas (direcionamento).

Como a energia para a produção de fenômenos inte-ressantes é bastante elevada, normalmente os acelera-dores possuem forma circular de maneira que os feixesde partículas possam ser continuamente acelerados.

Associados aos aceleradores, existem os detetores departículas, os quais são bastante diversificados, de acor-do com a informação que se deseja extrair num experi-mento com coli são de partículas. Normalmente, os de-

tetores possuem estruturas cilíndricas ou esféricas vi-sando cobrir todas as direções em torno de um ponto decolisão.

O CERN (Laboratório Europeu para Física de Partí-culas ) que é sediado na Suíça, vem desenvolvendo, emâmbito internacional, o projeto LHC (Large HadronCollider). Este experimento, que entrará em funciona-mento em 2005, será o maior acelerador de partículasdo mundo, colidindo prótons com energia de 14 Tev. OLHC deverá mergulhar mais fundo do que qualquerexperimento precedente nos estudos da constituição damatéria, reconstituindo as condições que existiram ummicrosegundo após a grande explosão que teria dadoorigem ao Universo.

Paralelamente à construção do LHC, existe o desen-volvimento de diversos detetores e sistemas de proces-samento de dados e sinais, entre eles o ATLAS quepossui como um de seus subdetetores o Calorímetro deTelhas Cintilantes.

4.1. O Calorímetro de Telhas Cintilantes

Os calorímetros vêm possuindo um papel de cres-cente importância nos experimentos com coli siona-dores. Estes detetores medem a energia das partículasincidentes por meio de sua absorção total. O perfil dedeposição da energia no detetor depende do tipo departicula que com ele interage. Com isto, os caloríme-tros são usados em sistemas online de validação deeventos, aproveitando da sua alta eficiência de discri-minação e de sua velocidade de processamento.

O Calorímetro de Telhas é constituído de ferro (paraabsorção de energia) e de telhas de material cintilante(para amostragem da energia) [3]. Quando a partículaperde sua energia na interação com o detetor, ela excitao material cintilante das telhas de forma que luz sejaproduzida. Para conduzir a informação luminosa pro-duzida nas telhas, existem fibras ópticas colocadas emcada lado livre das telhas, que conduzem estes sinaisde luz a células foto-multiplicadoras, responsáveis pelacon-versão destes sinais em sinais elétricos (veja Figura3).

Figura 3: Visão de um módulo do Calorímetro deTelhas

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A Figura 4 mostra o protótipo a ser utilizado nestetrabalho. Ele é constituído por um módulo central en-volvido por outros cinco módulos menores, totalizando246 células. Estas 246 células (canais de leitura) estãodivididas em 46 células no módulo central, conhecidocomo módulo zero, e 200 células provenientes dos de-mais módulos.[4]

Figura 4: Os 5 módulos do protótipo do Calorímetro deTelhas

4.2. Desenvolvimento

A aplicação em foco concerne um discriminador departículas (elétrons, píons e múons) de altas energias(cobrindo a faixa de 20 a 400 Gev) com base no ca-lorímetro Tilecal. Este discriminador visa purificar ofeixe de partículas para testes com protótipos desta téc-nica de calorimetria, pois havendo sido selecionado umdeterminado feixe de interesse, o processo físico queproduz o feixe introduz partículas de contaminação quese deseja eliminar online.

No desenvolvimento da aplicação foram presentesduas etapas: uma análise off-line e o desenvolvimentoda aplicação online. Para a primeira, foram utilizadasworkstations Risc System 6000 que executaram aplica-ções de redes neurais desenvolvidas em Fortran, utili-zando o pacote de simulação Jetnet [5]. Realizou-seentão,o dimensionamento da rede e do sistema de pré-processamento, assim como seu treinamento e o testeda eficiência de discriminação. Para o desenvolvimentoda aplicação, utilizamos as ferramentas de programaçãoAssembly da Analog Devices (Assembly, Linker e Si-mulator), a placa EZ-LAB da BitWare Research e oconjunto de rotinas em linguagem C para troca dedados e manipulação da aplicação na placa EZ-LAB.Vale lembrar que a placa EZ-LAB possui um ADSP-21062 e um AD-1877 que reúne as funções de conver-sor A/D e conversor D/A para audio.

Na etapa de pré-processamento dos dados experi-mentais, adotamos uma normalização realizada emduas fases: uma primeira envolvendo os neurônios as-sociados ao Módulo 0 e uma segunda associada aosneurônios dos demais módulos. Esta normalização con-sistiu em dividir a entrada de cada neurônio pela ener-gia total absorvida pelo calorímetro que foi obtida pelasoma de todas as células de informação para cada even-to e em seguida, realizar a intercalibração dos módulosatravés da multiplicação do valor de entrada por umaconstante escolhida.

A topologia da rede neuronal apresenta 246 nós deentrada e 24 neurônios na camada escondida. A cama-da de saída apresenta 3 neurônios. A função de ativaçãoutilizada é a tangente hiperbóli ca. O treinamento da re-de foi realizado através do método de backpropagatione contava com um conjunto total de 7313 eventos detrei-no e 7313 eventos de teste, fornecendo os pesos etresholds que foram utilizados na aplicação online.Seus três neurônios de saída visam a discriminação deelétrons, píons e múons, respectivamente, com cada umdos neurônios sendo associado a uma dada classe. Parafins de classificação, o critério de máxima probabi-lidade foi utilizado [7].

O desenvolvimento da aplicação online teve comometas a velocidade, a generalidade e a reconfigurabili-dade. Assim, o programa foi desenvolvido em lingua-gem Assembly e foi estruturado em blocos ou procedi-mentos facilmente reconfiguráveis, o que permite queredes de diferentes topologias possam ser implemen-tadas, assim como novos blocos de pré-processamentoou mesmo interfaceamento possam ser adicionados.

Na aplicação foram definidos 5 blocos de memória,3 deles utilizados nas rotinas de inicialização, norma-lização e propagação de entradas e 2 deles utilizados noarmazenamento dos pesos, tresholds e parâmetros deconfiguração da rede. É possível ainda uma completareconfiguração dos parâmetros da rede, realizada atra-vés da modificação de uma área específica da memória,sem que seja necessária a modificação do programafonte e uma nova compilação do mesmo.

A rotina de inicialização define registradores de usogeral que contêm constantes, e define os ponteiros daDAG1 e DAG2, ambos utilizados nas rotinas de nor-malização e propagação de entradas. Como estas ro-tinas não modificam o conteúdo destes registradores ecomo todo endereçamento é realizado através de bufferscirculares, o procedimento de inicialização basta serexecutado uma única vez, mesmo que sejam propa-gados vários eventos, diminuindo assim o tempo deprocessamento.

A rotina de normalização realiza um somatório detodas as entradas de um dado evento, inverte estesomatório e multiplica o resultado pela constante decalibração. Cria-se assim uma nova constante que mul-tipli cará todas as entradas relativas a etapa de norma-lização. Como o ADSP-2106x não possui uma ins-trução para cálculo do inverso ou da divisão em pre-cisão de 32 bits, foi implementado uma algoritmo quetoma uma aproximação inicial de 8 bits, fornecida poruma instrução específica, e por aproximações suces-sivas calcula o inverso do número em alta precisão (32bits). Este algoritmo é constituído por 8 instruções, sen-do chamado apenas duas vezes em todo procedimentode normalização.

A rotina de propagação das entradas se utilizou deuma instrução que realiza paralelamente uma multipli-cação, uma soma e dois acessos a memória. Isto permi-tiu que o cálculo de cada componente do produto in-

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terno entre os vetores de entrada e o os vetores de pesoseja realizado em um único ciclo de relógio (25 ns).Novamente, como processador não possui uma ins-trução para o cálculo da tangente hiperbóli ca, optamospela sua implementação através de uma tabela (Look-Up Table - LUT), cuja utilização é indicada pela ra-pidez e pelo pequeno algoritmo envolvido em sua con-sulta. Funções periódicas como seno e cosseno, assimcomo funções que convergem para um dado valor comoa tangente hiperbóli ca são freqüentemente implemen-tadas através de LUTs. Devemos ressaltar porém que asubstituição do cálculo da função por uma tabela de-manda o estudo de seu impacto na aplicação em ques-tão.

Na construção de uma tabela de tangente hiper-bóli ca é necessário definir dois aspectos: o extremo e aresolução. O extremo está relacionado à saturação dafunção. Como esta função Y=tgh(x) é assintótica a +1 e–1, podemos adimitir que para x maior que um dadovalor, todos y correspondentes serão iguais ao valor dafunção no extremo definido. Por outro lado, a resoluçãocorresponde ao intervalo entre duas posições de x con-secutivas .

O extremo define o valor máximo da saída dos neu-rônios e afeta mais diretamente os neurônios da últimacamada. Valores muito baixos para o extremo podemlimitar artificialmente a capacidade de discriminaçãoda rede. A resolução afeta principalmente os neurôniosque apresentam saídas baixas já que praticamente todoo erro cometido em x se reflete em y.

Como a função tangente hiperbóli ca é impar, ouseja, tgh(-x)=-tgh(x), a tabela poderia ter sido cons-truída apenas para valores positi vos de x, cabendo aosoftware inverter o sinal da função caso x fossenegativo. Esta implementação seria mais econômica doponto de vista de memória porém, demandaria um mai-or número de ciclos. Em virtude do compromisso com avelocidade, optamos pela tabela completa.

Visando verificar o impacto do uso da LUT na redee realizar o ajuste dos extremos e da resolução para aconstrução de uma tabela otimizada, com um mínimoprejuízo para a capacidade de discriminação e a acuida-de das saídas, realizamos uma simulação offline emworkstations, onde foi construída uma rede que possuicomo função de ativação uma LUT de valores de ex-tremos e resolução configuráveis. Foi possível assimexperimentarmos várias configurações distintas e veri-ficar seus impactos quanto a acuidade e discriminação.

Uma vez definida e gerada a LUT que seria utili-zada, iniciamos a fase de teste da aplicação online. Parao teste foi desenvolvido um programa em linguagem Cque lê um arquivo de eventos, carrega a aplicação e umdado evento na memória do DSP e comanda sua exe-cução. Quando a aplicação está terminada, ela coleta osresultados da memória do DSP, salvando-os em disco.São carregados um evento por vez na memória do DSP.

A análise comparativa dos resultados assim como oteste da eficiência de discriminação foi realizado atra-vés de programas em linguagem Fortran.

4.5. Resultados Obtidos:

Na etapa offline, as eficiências de discriminaçãoobtidas pela rede neuronal estão mostradas na Tabela 1[6].

Para o ajuste da LUT, foram experimentados 17conjuntos em que se variavam os valores extremos e aresolução e concluímos que uma tabela de 1025 posi-ções (512 posições positi vas; 512 negativas e 1 para ozero) e de extremo 4 mantinha a mesma capacidade dediscriminação da rede que utilizava como função de ati-vação a tangente hiperbóli ca (rede original). A fim deprever a acuidade da futura implementação, realizamostambém as distribuições do módulo do erro obtido, ouseja, do módulo da diferença entre a saída da simulaçãoe a saída da rede original, obtendo o máximo erro co-metido (Máx), o valor RMS (RMS) e o valor médio(Médio) da distribuição para cada neurônio da saída. ATabela 2 indica os resultados obtidos numa work-station, para o segundo neurônio, responsável peladiscriminação dos píons, o qual apresentou os maioreserros em todas as análises devido a LUT.

Tabela 1: Eficiências de discriminação para o conjuntode teste

Partícula Total deEventos

EventosIdentificadosCorretamente

AcertoPercentual

Elétron 2166 2166 100,00 %Píon 2623 2591 98,78 %Múon 2524 2517 99,72 %

Repetimos os mesmos procedimentos com os arqui-vos gerados pela apli cação executada no DSP e pela re-de original executada na workstation. A tabela 3 indicaos resultados referentes ao segundo neurônio, o qual a-presentou os maiores erros, de forma coerente com a si-mulação anterior.

Tabela 2: Erros devido a LUT (Simulação)

Erro=módulo (rede original – simulação)Eventos de Treino (TR) Eventos de Teste (TST)Médio: 0.3885 E-2 Médio: 0.4150 E-2RMS : 0.4507 E-2 RMS: 0.4799 E-2Máx. : 0.3011 E-1 Máx. : 0.3119 E-1

Observamos que os erros na apli cação DSP forammenores que os previstos na simulação em Fortran ape-sar de um maior espalhamento na distribuição dos er-ros, refletindo num maior desvio padrão. Isto está rela-cionado a diferença de acuidade apesar dos ambientes.

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A aplicação desenvolvida na linguagem Assembly operacom palavras de 32 bits, enquanto que o Fortran operacom 64 bits.

Devemos lembrar que os erros numéricos devido àdiferença de precisão dos ambientes atuam sobre as en-tradas, os pesos e os thresholds da aplicação, refletindo-se de forma não linear na saída.

Tabela 3: Erros devido a LUT (DSP)

Erro= módulo (rede original – rede em DSP)Eventos Treino (TR) Eventos Teste (TST)Médio: 0.3196 E-2 Médio: 0.3474 E-2RMS : 0.5485 E-2 RMS : 0.5883 E-2Máx. : 0.3076 E-1 Máx. : 0.3356 E-1

Quanto ao tempo de execução da aplicação, consi-deramos a aplicação em Assembly (veja Tabela 4). Co-mo nossa aplicação se utilizou de dados previamentedisponíveis na memória, na aplicação final somar-se-ãoos tempos destinados ao download da aplicação de umamemória externa para a memória interna do SHARC eos tempos demandados pela rotina de coleta de dados ede interfaceamento.

Tabela 4: Tempos de Execução das Rotinas em DSP

Etapa Ciclos TempoInicialização 55 1.375 µSNormalização 771 19.275 µSPropagação 6229 155.725 µS

Total 7055 176.375 µSMédio 7000 175 µS

Para fins de comparação, realizamos a medida dostempos de processamento das rotinas de normalização epropagação de entradas na rede implementanda emFortran que foi executada em uma workstation equi-pada com um processador Pentium II de 300 Mhz, ob-tendo os tempos médios de processamento exibidos porevento na Tabela 5:

Tabela 5: Tempos de Execução das Rotinas em Fortran

Etapa TempoNormalização 106.43 µSPropagação 2007.89 µS

Total 2144.32 µS

Podemos perceber que a normalização em DSP é5.5 vezes mais rápida que a realizada em workstation.Por outro lado, a propagação de entradas é quase 13 ve-zes mais rápida. Considerando ambas etapas, a aplica-ção no DSP é cerca de 12 vezes mais veloz.

5. Conclusões

Os processadores de sinais digitais (DSPs) são pro-cessadores que favorecem a implementação de redesneurais, dada sua arquitetura otimizada para realizarprodutos internos. DSPs de ponto-flutuante são os maisindicados devido a facilidade de previsão dos resultadosatravés de análise off-line em ambientes computacio-nais completamente distintos.

Neste trabalho apresentamos uma implementação deuma rede neuronal classificadora para o ambiente de fí-sica experimental de altas energias na teconolgia dosDSPs visando uma operação online. Estudos compara-tivos com as implementações offline correspondentesforam apresentados em termos do tempo de processa-mento e da sua acuidade.

Os resultados obtidos mostram que o processador deponto-flutuante de 32 bits escolhido (ADSP-21062) écapaz de reproduzir a performance da realização offlinee realizar a aplicação num tempo médio por evento sig-nificativamente inferior a plataforma de uso geral dealto desempenho.

Com base nos resultados desta aplicação e consi-derando o relativo baixo custo e o alto desempenho dosDSPs, pode-se considerar esta tecnologia bastante atra-ente para a implementação de processamento neuronalem diferentes aplicações que requeiram alta velocidade.

Referências

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[2] C. Marven, G. Ewers. A Simple Approach to DigitalSignal Processing. John Willey & Sons,1996

[3] F. Ariztizabal et al. Construction and Performance of anIron-Scintilator Hadron Calorimeter with LongitudinalTile Configuration. Nuclear Instruments and MethodsA349:384-397, 1994.

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