Elementos de Lógica Digital08/10/2009

Prof. Jadir Eduardo Souza Lucaslucas@inf.ufes.br

Diagramas de Tempo

Linhas de bit de sinal

Multivias e barramentos

Alta impedância

Slew rate

Dependência (causa/efeito)

Diagramas de Tempo

A

B

Dados

D0-D15

E

F

Tempo

Diagrama de Tempo

Diagrama de Tempo

ESTADO

TEMPO

Circuitos

Combinacionais

......

n entradas m saídas

valores binários,

número binário

de n bits

valores binários,

número binário

de m bits

Circuitos Lógicos Combinacionais

Conjunto de saídas depende apenas do conjunto de entradas

Mudança nas entradas podem alterar a saídas

Comportamento futuro das saídas independe do histórico das entradas

Circuitos Lógicos Seqüenciais

Saídas dependem da entrada atual e da história das entradas

História passada do comportamento fica na gravada memória

Memória é finita, armazenando apenas o necessário

Circuitos

Combinacionais ...

...

n entradas m saídas

tamanho da memória

depende do quanto

da história é

necessário conhecer

...

...

Memória

Clock

estado atual próximo estado

Circuitos Lógicos Seqüenciais

Algumas saídas do CC controlam a memória

Saídas da memória são entradas do CC, realimentação (feedback)

Memória pode ter um clock externo controla alterações de estado

Circuitos

Combinacionais ...

...n entradas m saídas

...

...

Memória

Clock

estado atual próximo estado

Circuitos Lógicos Seqüenciais

Entradas e saídas adicionais não alteram a concepção de CC

São apenas mais sinais com a mesma abordagem de projeto

Necessidade de projeto para a parte da memória

Circuitos

Combinacionais ...

...

n entradas m saídas

...

...

Memória

Clock

estado atual próximo estado

Circuitos Lógicos Seqüenciais

Saídas da memória são consideradas estado atual

Estado engloba toda a informação necessária para calcular a saída: Variáveis de Estado, um ou mais bits de informação, Estado Atual e Próximo Estado

Circuitos

Combinacionais ...

...

n entradas m saídas

valores binário ou

números binários

de i ou j bits

...

...

Memória

Clock

estado atual próximo estado

j i

Tipos de Circuitos Lógicos Seqüenciais

Síncronos – alterações na saída somente ocorrem em sincronismo com um sinal externo de relógio (clock)

Assíncronos – mudanças na saída ocorrem em qualquer momento que ocorrer alterações nas entradas

Circuitos Seqüenciais Síncronos

Todos os sinais são sincronizados com algum relógio principal (“master clock”)

Os dispositivos de memória respondem apenas quando ativados pelo master clock

Projeto de Circuitos podem ser feitos utilizando métodos sistemáticos como: Tabela de Excitação, Equação de Estados

Circuitos Seqüenciais Assíncronos

Saídas depende somente da ordem nas alterações das entradas, assim, a temporização é crítica

Baseado em dispositivos de atraso de tempo

Os métodos de projeto utilizados em circuitos síncronos não se aplicam a circuitos assíncronos

Síncronos vs AssíncronosCircuitos Síncronos apresentam elementos seqüenciais cujas saídas mudam ao mesmo tempo

Circuitos Assíncronos apresentam elementos cujas saídas alteram a em tempos diferentes

Desvantagens dos Circuitos Assíncronos

Dificuldade para analizar a operação

Podem ser gerados estados intermediários que não faziam parte do projeto desejado

Elementos de Memória

Qualquer dispositivo que torne um valor passado disponível no tempo futuro

Atrasos, e.g., um fio muito longo

Um dispositivo que pode armazenar um valor binário

Elementos de memória típicos são latches e flip-flops disponíveis em uma grande variedade

Flip-Flops e Latches

Flip-flops apresentam uma entrada (clock) de relógio e saída síncrona

Latches são assíncronos e suas saídas podem ser alteradas a qualquer momento

Podem ter uma entrada de habilitação

Flip-flops e Latches são circuitos multivibradores

Multivibradores

Multivibradores são um grupos de circuitos regenerativos que são utilizados intensivamente em aplicações de temporização

São circuitor geradores de onda que produzem saídas de onda quadrada simétrica ou assimétrica

Apresentam 2 estado estáveis ou quasi-estáveis dependendo do tipo de multivibrador

Multivibrador Astável

É um oscilador livre (free running oscilator) com dois estados quasi-estáveis

Assim, há uma alternância entre estes dois estados e nenhum sinal externo é necessário para que haja mudança de estado

Multivibrador Astável

borda de subida

borda de descida

alto baixo

Multivibrador Biestável

Mantém um determinado valor de saída desde que um sinal de gatilho externo não seja aplicado (trigger)

Aplicação de um sinal de gatilho externo causa uma mudança de estado, e o novo valor de saída é mantido indefinidamente até que um novo sinal seja aplicado

Assim, são requeridos dois gatilhos externos antes de retornar ao estado inicial

Multivibrador Biestável

saída

trigger externo

Multivibrador Monoestável

Gera um pulso simples de duração específica como resposta a cada sinal externo de gatilho (trigger)

Existe apenas um estado estável

Aplicação de um sinal de gatilho causa uma mudança para o estado quasi-estável

Multivibrador Monoestável

saída

trigger externo

Tipos de MultivibradoresAnalogia Mecânica

S

R

T

R

R

BiestávelFlip-flop, Schimitt Trigger

MonoestávelOne-shot

AstávelOsciladores

Elementos Biestáveis

O circuito biestável mais simples

Dois Estados

Uma variável de estado (Q)

Q

Q

Elementos Biestáveis

O circuito biestável mais simples

Dois Estados

Uma variável de estado (Q)

Q

Q

‘0’

‘1’

‘1’

‘0’

Q estável em ‘0’

Elementos Biestáveis

O circuito biestável mais simples

Dois Estados

Uma variável de estado (Q)

Q

Q‘0’‘1’

‘1’‘0’

Q estável em ‘1’

Meta-estabilidadeAnalogia Mecânica

meta-estável

estávelestável

Pequenos movimento a partir da meta-estabilidade leva à estabilidade

Comportamento Gangorra

Comportamento Gangorra

Comportamento Gangorra

Comportamento Gangorra

Elementos BiestáveisO Retorno

Como controlá-los?

Adicionar entradas

Latch S-R

Q

Q̅

Elementos BiestáveisO Retorno

Como controlá-los?

Adicionar entradas

Latch S-R

Q

Q̅S

R

Latches

Elementos Biestáveis

Estado

Assíncronos ou síncronos/controlados (habilitados por uma porta de habilitação － enable)

Sensíveis aos níveis

Latch S-RAssíncrono

Q

Q̅S

R0 ?

1 ?00

11

Latch S-RAssíncrono

Q

Q̅S

R0

0 0

01

1

1

0

Latch S-RAssíncrono

Q

Q̅S

R1 ?

0 ?1

0

?00

0

Latch S-RAssíncrono

Q

Q̅S

R1 ?

1

0

Latch S-RAssíncrono - Tabela

S R Q Q̅

0 0 Não se alteraNão se altera

0 1 0 1

1 0 1 0

1 1 não permitidonão

permitido

Latch S-RAssíncrono - Tabela Característica

S R Qn+1 Q̅n+1

0 0 Qn Q̅n

0 1 0 1

1 0 1 0

1 1 não permitidonão

permitido

Latch S-RAssíncrono - Simbologia

R

S

Q

Q

R

S

Q

Q

Latch S-RUtilizando Portas NAND

Q

Q̅

S ̅

R ̅

R

S

Q

Q

Latch S-RUtilizando Portas NAND - Simbologia

R

S

Q

Q

Latch S-RDiagrama de Tempo

S

R

Q

Q

Latch S-RSíncrono - Portas NAND

S

R

Clock ou

Controle

Q

Q

Latch S-RSíncrono - Portas NOR

S

R

CK ou

Controle

Q

Q

Latch S-RSíncrono - Tabela Característica

S R CK Qn+1 Q̅n+1

0 0 1 Qn Q̅n

0 1 1 0 1

1 0 1 1 0

1 1 1 1 1

X X 0 Qn Q̅n

Latch S-RSíncrono - Simbologia

R

CK

Q

QS

Latch J-K

J

K

Clock ou

Controle

Q

Q

Latch J-KTabela Característica

J K CK Qn+1 Q̅n+1

0 0 1 Qn Q̅n

0 1 1 0 1

1 0 1 1 0

1 1 1 Q̅n Qn

X X 0 Qn Q̅n

Latch J-KSimbologia

J

CK

Q

QK

Latch D

D

CK ou

Controle

Q

Q

Latch DTabela Característica

D CK Qn+1 Q̅n+1

0 1 0 1

1 1 1 0

X 0 Qn Q̅n

Latch DSimbologia

D

CK

Q

Q

D

CK

Q

Q

Latch DDiagrama de Tempo

D

CK

Q

T

Clock ou

Controle

Q

Q

Latch T

Latch TTabela Característica

T CK Qn+1 Q̅n+1

0 1 Qn Q̅n

1 1 Q̅n Qn

X 0 Qn Q̅n

Latch TSimbologia

T

CK

Q

Q

T

CK

Q

Q