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Microeletrônica
Aula 19
Prof. Fernando Massa Fernandes
(Prof. Germano Maioli Penello)
http://www.lee.eng.uerj.br/~germano/Microeletronica_2016-2.html
Sala 5017 E
https://www.fermassa.com/Microeletronica.php
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Modelo de MOSFET digitalResistência de chaveamento efetiva
2
Modelo inicial para um MOSFET chaveando
Limitação desse modelo: Consideração feita que o tempo de subida e de descida é zero. O ponto que define a chave aberta e fechada é bem definido.
Usado para cálculo a mão, apresentam resultados dentro de um fator de dois do resultado obtido por simulação ou pela experiência.
Revisão
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Modelo de MOSFET digitalResistência de chaveamento efetiva
3
O modelo feito aqui não inclui a redução da mobilidade observada em dispositivos submicron. Um melhor resultado é obtido através de valores medidos ou simulados:
NMOS de canal longo (fator de escala de 1 m e VDD = 5V)
PMOS de canal longo (fator de escala de 1 m e VDD = 5V)
mobilidade do elétron é maior que a do buraco
Revisão
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Modelo de MOSFET digitalResistência de chaveamento efetiva
4
MOSFETs de canal curto não seguem a lei quadrática para a corrente!
Usamos a corrente Ion para estimar a resistência
Vsat→ velocidade de saturação do portador.
Revisão
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Modelo de MOSFET digitalResistência de chaveamento efetiva
5
MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto
PMOS de canal curto
Usamos a corrente Ion para estimar a resistência
Revisão
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Modelo de MOSFET digitalResistência de chaveamento efetiva
6
MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto (fator de escala de 50 nm e VDD =1V)
PMOS de canal curto (fator de escala de 50 nm e VDD =1V)
Usamos a corrente Ion para estimar a resistência
(10/1)
(10/1)
Revisão
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Modelo de MOSFET digitalResistência de chaveamento efetiva
7
MOSFETs de canal curto não seguem a lei quadrática para a corrente!
NMOS de canal curto (fator de escala de 50 nm e VDD =1V)
PMOS de canal curto (fator de escala de 50 nm e VDD =1V)
Usamos a corrente Ion para estimar a resistência
Equações reescritas para modelar o incremento de resistência quando L > ~2
Revisão
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Modelo de MOSFET digitalEfeitos Capacitivos
8
Adicionando efeitos das capacitâncias no modelo
Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)
I → Corrente de carga do capacitor Cgd
Revisão
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Modelo de MOSFET digitalEfeitos Capacitivos
9
Adicionando efeitos das capacitâncias no modelo
Cox é a capacitância na região de triodo (superestimado para facilitar as contas à mão – cálculo melhor é feito com simulações)
Capacitância é vista como 2(Cox/2) = Cox
Revisão
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Modelo de MOSFET digitalEfeitos Capacitivos
10
Adicionando efeitos das capacitâncias no modelo
Modelo melhorado
Revisão
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Modelo de MOSFET digitalConstante de tempo
11
Qual é a velocidade de chaveamento do MOSFET?
Constante de tempo n = RnCox
Canal longo:
Canal curto:
Revisão
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Modelo de MOSFET digitalConstante de tempo
12
Qual é a velocidade de chaveamento do MOSFET?
Constante de tempo n = RnCox
Canal longo:
Mais lento - quadraticamente com LIndependente de WMais rápido para VDD maior
Canal curto:
Mais lento - linearmente com LIndependente de WMais lento para VDD maior
Revisão
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Modelo de MOSFET digital
Resumo
13
Canal longo:
Canal curto:
Revisão
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Tempo de transição e de atraso
14
No nosso modelo digital:
Ctot = capacitância total entre o dreno e o terra (Cox
+ CL).
Modelo simplificado para ser usado no cálculo a mão apenas!
Revisão
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Exemplo
15
Descarga Carga
Revisão
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Exemplo
16
Descarga Carga
Canal longo
Canal curto (maior resistência de canal)
Revisão
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17
Simulação
ExemploRevisão
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18
Simulação
ExemploRevisão
* Na simulação não é exatamente zero (efeito de canal-curto).
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Projeto digital
19
Por que NMOS e PMOS têm tamanhos diferentes?
Revisão
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Projeto digital
20
Por que NMOS e PMOS têm tamanhos diferentes?
Casamento da resistência de chaveamento efetiva!
Revisão
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MOSFET pass gate
21
NMOS é bom para passar sinal lógico 0
NMOS não é bom para passar sinal lógico 1
Revisão
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MOSFET pass gate
22
NMOS é bom para passar sinal lógico 0,
mas não é bom para passar sinal lógico 1
Revisão
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MOSFET pass gate
23
Revisão
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MOSFET pass gate
24
PMOS não é bom para passar sinal lógico 0
PMOS é bom para passar sinal lógico 1
Em uma análise complementar, observamos que
“Lembre-se que o corpo do PMOS esta em VDD”
Revisão
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Atraso num pass gate
25
→ Quando ocorre transição de estado lógico na entrada (In), a carga deve fluir (corrente) por R
n carregando ou descarregando os
capacitores Cox
/2 e CL na saída.
Revisão
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Atraso num pass gate
26
Capacitância na saídaCapacitância na entrada
Podemos estimar o atraso pela capacitância de saída:
Revisão
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Atraso num pass gate
27
Exemplo:
Revisão
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Atraso num pass gate
28
Valor calculado diferente do medido (simulado)!
Cálculo manual fornece resultados aproximados e ajuda a indicar o local da limitação de velocidade num circuito digital, mas não fornece um resultado exato!
Revisão
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Atraso em conexão de pass gates
29
10x NMOS (50 nm) em série tdelay = 74ps~
Equação de uma linha de transmissão (aula 7)
Revisão
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Atraso em conexão de pass gates
30
10x NMOS (50 nm) em série + uma carga capacitiva de 50fF tdelay ~ 1,2ns
O atraso total é a soma do atraso da conexão pass gate (linha de transmissão) com o atraso do carregamento da capacitância na saída.
Revisão
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Transmission gate
31
Acoplar um NMOS e um PMOS
Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle
Revisão
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Transmission gate
32
Acoplar um NMOS e um PMOS
Desvantagens:Aumento de área utilizada no leiauteDois sinais de controle
RevisãoRevisão
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Medidas
33
Comentário sobre medidas com osciloscópios
Por que usar a ponta de prova em vez de um fio simples?
Impedância do osciloscópio
Cabo coaxial
Ponta de prova
O cabo coaxial introduz uma capacitância significativa no circuito de medida.
O cabo (1m) e o osciloscópio têm em conjunto uma capacitância de 110pF.
Todo ponto medido sofrerá o efeito desta capacitância e da resistência do osciloscópio
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Medidas
34
Comentário sobre medidas com osciloscópios
Por que usar a ponta de prova em vez de um fio simples?
Impedância do osciloscópioCabo coaxialPonta de prova
Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada). O RC da ponta de prova tem 9x a impedância do cabo em conjunto com o osciloscópio para que exista um divisor de tensão de 10:1 em toda frequência de interesse.
Se, em vez de medir com a ponta de prova, tentarmos medir com um cabo ligado direto no osciloscópio, não teremos bons resultados para frequências altas
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Medidas
35
Comentário sobre medidas com osciloscópios
Por que usar a ponta de prova em vez de um fio simples?
Impedância do osciloscópioCabo coaxialPonta de prova
Para evitar isso, a ponta de prova tem um capacitor e um resistor acoplados em série(ponta de prova compensada).
Pontas ativas (Femtoprobes) → Pontas especiais com dispositivos ativos na sua entrada (MOSFETs) para testar direto no wafer.
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Medidas
36
Probe Station – Estação de medidas
→ Hastes com pontas de tungstênio (diam. ~3µm)
→ Lupa (microscópio)
→ Microposicionadores com fixação magnética.
→ Conectores e cabos padrão RF
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Medidas
37
Probe Station – Estação de medidas – Analisador de parâmetros semicondutores
http://www.nims.go.jp/nfs/2dnano/3_systems/35_prober.html
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Medidas
38
Probe Station – Estação de medidas – Câmara escura e blindagem eletromagnética
https://sunum.sabanciuniv.edu/en/cascade-pm5-port-probe-station
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Medidas
39
Probe Station – Estação de medidas – Aterramento do laboratório
http://earthingsystem.org
→Barra de cobre
→Terra enriquecida com carbono (grafite)
→ Adição de solução eletrolítica
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Inversor CMOS
40
Bloco de construção fundamental para a circuitos digitais
Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.
Inversor CMOS
* Simbolo lógico
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Inversor CMOS
41
Bloco de construção fundamental para a circuitos digitais
Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.
Porta NAND
Inversor CMOS
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Inversor CMOS
42
Bloco de construção fundamental para a circuitos digitais
Analise o circuito quando a entrada está em estado lógico alto.Repita esta análise para a entrada em estado lógico baixo.
Inversor CMOS
Porta transmissora (com sinal de controle)
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Inversor CMOS
43
Bloco de construção fundamental para a circuitos digitais
A dissipação de potência estática do inversor é praticamente zero!O NMOS e o PMOS podem ser projetados para ter as mesmas característicasO gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
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Inversor CMOS
44
Características DC
Característica de transferência de tensão
OH – Output HighOL – Output Low
IL – Input LowIH – Input High
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Inversor CMOS
45
Características DC
Característica de transferência de tensão
Pontos A e B definidos pela inclinação da reta igual a -1
Ventrada < VIL estado lógico 0 na entrada
Ventrada > VIH estado lógico 1 na entradaVIL < Ventrada < VIH não tem estado lógico definido
Situação ideal VIH - VIL = 0 (transição abrupta)
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Inversor CMOS
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Características DC VTC - Característica de transferência de tensão
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Inversor CMOS
47
Características DC VTC - Característica de transferência de tensão
Importante – Se o sinal não varre totalmente os limites inferiores e superiores da tensão uma corrente significativa passa pelo inversor! (potência dissipada!)
O mesmo fenômeno é significativo se o transistor chaveia lentamente.
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Inversor CMOS
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Ruído
Os limites de ruído indicam quão bem o inversor opera em condições ruidosas.
Se
Caso ideal:
Caso ideal:
NM – Noise margins
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Inversor CMOS
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Limite de ruído e VTC ideais
Limites de ruídos iguais garante melhor performance
Nesta situação idealizada, os MOSFETs nunca estão ligados em um mesmo instante
VTC → Voltage Transfer Curves
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Inversor CMOS
50
Ponto de chaveamento do inversor (VSP)
Os dois transistores estão na região de saturação e a mesma corrente passa por eles
Vsp → Vg
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Exemplos
51
Se n/p = 1, temos VSP = VDD/2
Desenhando MOSFETs com mesmo L
Para obtermos
Num MOSFET de canal longo
=>
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Exemplos
52
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Características de chaveamento
53
Utilizando o modelo digital que havíamos criado na última aula
ATENÇÃO! O desenho mostra as duas chaves abertas, mas isto não é possível de acontecer!
Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
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Características de chaveamento
58
Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
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Características de chaveamento
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Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
Se o inversor estiver conectado a uma carga capacitiva:
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Exemplo
60
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Exemplo
61
A simulação não dá exatamente o mesmo resultado!(~20ps)
Fazer com que Rp = Rn faz com que a capacitância de entrada aumente!
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Exemplo
62
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Exemplo
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Simulação
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Trabalho 3 – Inversor CMOS
64
Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu.(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout x Vin) e (Ivdd x Vin)
Parte 2 – Simulação c.a. (lay) → Gráficos (Vout e Vin) x tempo (ps)
Data de entrega: 24/07 (ter)
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Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Parte 1 – Simulação c.c. (sch) → Gráficos (Vout x Vin) e (Ivdd x Vin)
Parte 2 – Simulação c.a. (lay) → Gráficos (Vout e Vin) x tempo (ps)
Enviar arquivo compactado do trabalho (.zip) para o email [email protected], contendo:
1. Arquivo do Electric (.jelib) 2. Dois arquivos do LTSpice (.spi) – sch e lay3. Síntese em arquivo pdf, contendo o esquemático e o layout do inversor e os gráficos [Vout x Vin e Ivdd x Vin] e [(Vout e Vin) x tempo]
Nome do arquivo: Exemplo
FernandoMF_Trab2_2018(1)_Microeletronica.zip
Data de entrega: 24/07 (ter)
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Trabalho 3 – Inversor CMOS
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Esquemático, Leiaute e simulação de um inversor CMOS fabricado na tecnologia C5 (0.3 µm).
Faça o projeto do esquemático e do leiaute utilizando o software Electric. O arquivo de simulação deverá ser gerado em código spice. Consulte o tutorial 3 do site cmosedu:(http://cmosedu.com/videos/electric/tutorial3/electric_tutorial_3.htm)
Esquemático Leiaute
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Trabalho 3 – Inversor CMOS
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Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout x Vin) e (Ivdd x Vin)
a) Simule o inversor e obtenha o gráfico da resposta Vout x Vin.
Determine a partir do gráfico o ponto de chaveamento do inversor (Vsp).
b) Modifique a largura do PMOS (diretamente no arquivo .spi) de W = 6µm (W=6U) para W = 3µm (W=3U) e determine o novo valor de Vsp. Compare
com o valor obtido no ítem (a) e verifique o deslocamento do ponto de chaveamento em função da mudança na resistência efetiva do canal do PMOS.
c) Repita o ítem (b) modificando a largura do PMOS para W = 9µm.
d) Obtenha o gráfico da corrente no inversor (Ivdd) pela tensão na entrada (Vin).
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Trabalho 3 – Inversor CMOS
68
Parte 1 – Simulação c.c. a partir do esquemático (sch)
→ Gráficos (Vout x Vin) e (Ivdd x Vin)
Vsp → pmos W=3,6,9 U (.spi) vdd vdd 0 DC 5vin in 0 DC 0.dc vin 0 5 1m
.include /home/fernando/Microeletronica/Electric/C5_models.txt
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Trabalho 3 – Inversor CMOS
69
Parte 2 – Simulação c.a. a partir do leiaute (lay)
→ Gráficos (Vout e Vin) x tempo (ps)
a) Obtenha o gráfico da resposta do inversor a um pulso na entrada (Vin) de
5V com duração de 200ps. Determine a partir do gráfico os tempos de atraso tPHL e tPLH.