conversor analÓgico-digital com capacitores mÍnimos
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CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS
INTEGRADO NA TECNOLOGIA CMOS
Fellipe Diogo Falleiro
Projeto de Graduação apresentado ao Curso de
Engenharia Eletrônica e de Computação da Escola
Politécnica, Universidade Federal do Rio de
Janeiro, como parte dos requisitos necessários à
obtenção do título de Engenheiro.
Orientador: Fernando Antônio Pinto Barúqui
Rio de Janeiro
Março de 2015
CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS
INTEGRADO NA TECNOLOGIA CMOS
Fellipe Diogo Falleiro
PROJETO DE GRADUAÇÃO SUBMETIDO AO CORPO DOCENTE DO CURSO DE
ENGENHARIA ELETRÔNICA E DE COMPUTAÇÃO DA ESCOLA POLITÉCNICA
DA UNIVERSIDADE FEDERAL DO RIO DE JANEIRO COMO PARTE DOS
REQUISITOS NECESSÁRIOS PARA A OBTENÇÃO DO GRAU DE ENGENHEIRO
ELETRÔNICO E DE COMPUTAÇÃO
Examinada por:
_________________________________________________
Prof. Fernando Antônio Pinto Barúqui, D. Sc.
_________________________________________________
Prof. Carlos Fernando Teodósio Soares, D. Sc.
_________________________________________________
Prof. José Gabriel Rodriguez Gomes, Ph.D.
RIO DE JANEIRO, RJ - BRASIL
MARÇO de 2015
iii
Falleiro, Fellipe Diogo
Conversor Analógico-Digital com Capacitores Mínimos
Integrado a Tecnologia CMOS/Fellipe Diogo Falleiro. – Rio
de Janeiro: UFRJ/Escola Politécnica, 2015.
XIV, 75 p.:il; 29,7cm.
Orientador: Fernando Antônio Pinto Barúqui
Projeto de Graduação – POLI/ UFRJ/ Engenharia
Eletrônica e de Computação, 2015.
Referências Bibliográficas: 74-74
1. Conversor Analógico-Digital. 2. AD-SAR. 3. Circuito
Integrado. 4. CMOS. I. Antônio Pinto Barúqui, Fernando. II.
Universidade Federal do Rio de Janeiro, UFRJ, Engenharia
Eletrônica e de Computação. III. Título.
iv
Dedico este trabalho a memória de
meu pai, João Ferreira Falleiro, que
contribuiu de forma significativa à
minha formação pessoal.
v
AGRADECIMENTOS
Primeiramente, gostaria de agradecer à minha mãe, Vera Lúcia Amado Diogo
Falleiro, por todo apoio e carinho que me foi dado durante a graduação. O seu papel ao
longo desses anos foi fundamental, sem ela nada disso seria possível.
A minha irmã, Danielle Diogo Falleiro, por sua amizade e compreensão.
A todos os amigos que foram feitos durante o período de graduação. Em especial,
gostaria de agradecer aos amigos Vinícius Costa Affonso, David Britto Junior e Dhiego
José da Silva, que me ajudaram de forma direta na conclusão do curso de graduação.
Aos professores do Departamento de Engenharia Eletrônica e Computação, por
oferecerem um ensino de qualidade. Em especial ao professor e amigo Fernando Antônio
Pinto Barúqui, que foi meu orientador neste trabalho e esteve disposto a me ajudar
inúmeras vezes, sempre atencioso e paciente durante todo o desenvolvimento desse
projeto. Sem a sua ajuda este trabalho não seria o mesmo.
vi
Resumo do Projeto de Graduação apresentado à Escola Politécnica/ UFRJ como parte dos
requisitos necessários para a obtenção do grau de Engenheiro Eletrônico e de
Computação.
CONVERSOR ANALÓGICO-DIGITAL COM CAPACITORES MÍNIMOS
INTEGRADO NA TECNOLOGIA CMOS
Fellipe Diogo Falleiro
Março/2015
Orientador: Fernando Antônio Pinto Barúqui
Curso: Engenharia Eletrônica e de Computação
Este trabalho apresenta o desenvolvimento de um conversor analógico-digital por
aproximações sucessivas com número reduzido de capacitores, em sua rede capacitiva,
integrado a tecnologia IBM 0.18 µm CMOS.
Apesar de apresentar apenas a implementação em nível de esquemático, serão
levados em considerações conceitos que possuem grande influência em uma futura
implementação das máscaras de layout. Nesse sentido, serão apresentadas todas as
técnicas empregadas para reduzir a influência causada por diversos fatores de
desempenho, como injeções de cargas, tensão de offset e descasamento de componentes.
A parte final do trabalho apresentará os resultados obtidos através de simulação,
de forma a confirmar a eficiência do circuito projetado.
Palavras-chave: Circuito Integrado, CMOS, Conversor AD, AD-SAR
vii
Abstract of Undergraduate Project presented to POLI/UFRJ as a partial fulfillment of the
requirements for the degree of Engineer.
Analog-Digital Converter with Minimum Capacitors Integrated in a CMOS
Technology
Fellipe Diogo Falleiro
March/2015
Advisor: Fernando Antônio Pinto Barúqui
Course: Electronic and Computation Engineering
The present work shows the design of a successive approximation analog-digital
converter with minimum capacitors integrated in the IBM 0.18µm CMOS technology.
Although this study only shows the implementation at the schematic level, it will
take into account concepts that have large influence in a future design of an integrated
circuit layout. Accordingly, all techniques used to reduce the influence caused by various
performance factors such as charge injections, offset voltage and components mismatch
are shown.
The final part of the monograph presents the simulation results, in order to
confirm the efficiency of the designed circuit.
Keywords: Integrated Circuit, CMOS, AD Converter, AD-SAR
viii
SUMÁRIO
1 INTRODUÇÃO............................................................................................................. 1
1.1 Objetivos ....................................................................................................................... 2
1.2 Metodologia .................................................................................................................. 2
1.3 Descrição ....................................................................................................................... 3
2 TEORIA ...................................................................................................................... 4
2.1 Conversão Analógico-Digital ......................................................................................... 4
2.2 Parâmetros Estáticos ..................................................................................................... 4
2.2.1 Precisão ................................................................................................................. 4
2.2.2 Resolução .............................................................................................................. 4
2.2.3 Faixa Dinâmica ..................................................................................................... 5
2.2.4 Erro de Ganho ....................................................................................................... 5
2.2.5 Erro Diferencial de Não-Linearidade (DNL) ........................................................ 5
2.2.6 Erro Integral de Não-Linearidade (INL) ............................................................... 6
2.2.7 Erro de Quantização .............................................................................................. 6
2.2.8 Erro de Offset ........................................................................................................ 6
2.2.9 Falha de Código .................................................................................................... 7
2.3 Parâmetros Dinâmicos .................................................................................................. 7
2.3.1 Relação Sinal-Ruído .............................................................................................. 7
2.3.2 Relação Sinal-Ruído-Distorção ............................................................................. 8
2.3.3 Número Efetivo de Bits ......................................................................................... 8
2.3.4 Faixa Dinâmica Livre de Espúrios ........................................................................ 8
2.4 ADC-SAR ........................................................................................................................ 8
2.4.1 Circuito Sample-Hold ........................................................................................... 9
2.4.2 O Conversor DA .................................................................................................. 10
2.4.3 Comparador ......................................................................................................... 12
ix
2.4.4 Registrador de Aproximações Sucessivas ........................................................... 13
3 PROJETO DO CONVERSOR AD ................................................................................ 14
3.1 Considerações Iniciais ................................................................................................. 14
3.2 Funcionamento ........................................................................................................... 15
3.2.1 Gerador de Fases ................................................................................................. 16
3.2.2 Circuito DAC ...................................................................................................... 17
3.2.3 Sample-Hold e Comparador de Tensão ............................................................... 21
3.2.4 Registrador de Aproximações Sucessivas ........................................................... 22
3.3 Processo de Integração ............................................................................................... 23
4 ESQUEMÁTICOS DO PROJETO ................................................................................. 25
4.1 Espelhos de Corrente .................................................................................................. 25
4.2 Casamento de Componentes ...................................................................................... 26
4.3 Redução da Tensão de Offset ..................................................................................... 27
4.3.1 Cancelamento da Tensão de Offset no Comparador ........................................... 27
4.3.2 Cancelamento da Tensão de Offset no Buffer ..................................................... 30
4.4 Portas Lógicas .............................................................................................................. 32
4.4.1 NOT ..................................................................................................................... 34
4.4.2 AND .................................................................................................................... 35
4.4.3 OR ....................................................................................................................... 35
4.4.4 NOR de 10 Entradas ............................................................................................ 36
4.5 Chaves Analógicas ....................................................................................................... 37
4.6 Registrador de Aproximações Sucessivas (SAR) .......................................................... 39
4.6.1 Flip-flops ............................................................................................................. 39
4.7 Sample-Hold e Comparador ........................................................................................ 42
4.8 Circuito DAC ................................................................................................................ 49
4.8.1 Capacitores .......................................................................................................... 49
4.8.2 Buffer .................................................................................................................. 51
5 SIMULAÇÕES ........................................................................................................... 55
x
5.1 Portas Lógicas .............................................................................................................. 55
5.1.1 NOT ..................................................................................................................... 55
5.1.2 AND .................................................................................................................... 56
5.1.3 OR ....................................................................................................................... 56
5.1.4 NOR de 10 Entradas ............................................................................................ 57
5.2 Chaves Analógicas ....................................................................................................... 57
5.3 Registrador de Aproximações Sucessivas ................................................................... 58
5.3.1 Flip-flops ............................................................................................................. 59
5.3.2 Registrador de Deslocamento .............................................................................. 59
5.4 Sample-Hold e Comparador ........................................................................................ 61
5.4.1 Sample-Hold........................................................................................................ 61
5.4.2 Comparador ......................................................................................................... 62
5.4.3 Cancelamento da Tensão de Offset do Comparador ........................................... 63
5.5 Circuito DAC ................................................................................................................ 64
5.5.1 Buffer .................................................................................................................. 65
5.5.2 Cancelamento da Tensão de Offset do Buffer ..................................................... 65
5.5.3 DAC .................................................................................................................... 68
5.6 ADC .............................................................................................................................. 69
6 ANÁLISE DOS RESULTADOS .................................................................................... 71
7 CONCLUSÃO ............................................................................................................ 72
8 TRABALHOS FUTURO .............................................................................................. 73
9 BIBLIOGRAFIA......................................................................................................... 74
A.1 MÉTODO DE EXTRAÇÃO DO LAMBDA .................................................................... 75
xi
LISTA DE FIGURAS
Figura 2-1: Erros de não-linearidades e falha de código do ADC [5]............................. 5
Figura 2-2: Relação entre o offset e a saída digital do circuito. ...................................... 6
Figura 2-3: Diagrama de blocos de um ADC-SAR genérico. ......................................... 8
Figura 2-4: Algoritmo de funcionamento de um ADC-SAR. ......................................... 9
Figura 2-5: Circuito Sample-Hold. ................................................................................ 10
Figura 2-6: Matriz de capacitores de um DAC genérico. ............................................. 10
Figura 2-7: Comportamento de 𝑉𝐷𝐴𝐶 para 𝑉𝑅𝐸𝐹 = 1.6𝑉 e 𝑉𝑖𝑛 = 0.45𝑉. .................... 11
Figura 2-8: Diagrama de blocos do comparador. .......................................................... 12
Figura 2-9: Tensão de offset em circuitos com múltiplos estágios de ganho. ............... 12
Figura 3-1: Sinais auxiliares do conversor. ................................................................... 14
Figura 3-2: Comportamento dos sinais auxiliares para conversão de 4 bits. ................ 15
Figura 3-3: Representação simplificada do ADC. ........................................................ 15
Figura 3-4: Comparador durante Reset em nível lógico baixo. ..................................... 16
Figura 3-5: Circuito do gerador de fases. ...................................................................... 16
Figura 3-6: Comportamento das fases FA, FB e FC. .................................................... 17
Figura 3-7: Circuito utilizado para gerar o sinal D. ...................................................... 17
Figura 3-8: Sinais do bloco DAC. ................................................................................. 17
Figura 3-9: Esquemático do DAC. ................................................................................ 18
Figura 3-10: Circuito DAC equivalente durante fase FA. ............................................ 19
Figura 3-11: Redução do intervalo de valores possíveis durante conversão................. 19
Figura 3-12: Circuito DAC equivalente durante fase FB. ............................................. 20
Figura 3-13: Circuito DAC equivalente durante fase FC. ............................................. 20
Figura 3-14: Circuito Comparador e Sample-Hold sem cancelamento de offset. ......... 21
Figura 3-15: Latch com a malha de realimentação fechada. ......................................... 22
Figura 3-16: Circuito do Registrador de Aproximações Sucessivas. ............................ 23
Figura 4-1: Espelho PMOS simples. ............................................................................. 25
Figura 4-2: Espelho PMOS em cascode. ....................................................................... 26
Figura 4-3: Espelho PMOS simples utilizando técnica contra descasamento. ............. 27
Figura 4-4: Cancelamento da tensão de offset no Comparador. .................................... 28
Figura 4-5: Cancelamento da tensão de offset no Comparador durante FAx e Reset. .. 29
Figura 4-6: Cancelamento da tensão de offset no buffer. .............................................. 30
xii
Figura 4-7: Cancelamento da tensão de offset no buffer durante Ra e Rb. ................... 31
Figura 4-8: Cancelamento da tensão de offset no buffer durante conversão. ................ 32
Figura 4-9: Layout automático do transistor de dimensões mínimas. .......................... 33
Figura 4-10: (a) Transistor com 𝑊 = 0.22𝜇𝑚. (b) Transistor com 𝑊 = 0.4𝜇𝑚......... 33
Figura 4-11: Esquemático do NOT. .............................................................................. 34
Figura 4-12: Esquemático do AND. .............................................................................. 35
Figura 4-13: Esquemático do OR. ................................................................................. 36
Figura 4-14: Esquemático do NOR de 10 entradas. ...................................................... 36
Figura 4-15: Chave NMOS. .......................................................................................... 37
Figura 4-16: Chave CMOS. .......................................................................................... 38
Figura 4-17: Injeções de cargas através da chave CMOS. ............................................ 38
Figura 4-18: Flip-flop tipo D mestre-escravo. .............................................................. 39
Figura 4-19: Circuito equivalente do flip-flop para 𝐶𝐿𝐾 = 𝑉𝑆𝑆. ................................. 40
Figura 4-20: Circuito equivalente do flip-flop para 𝐶𝐿𝐾 = 𝑉𝐷𝐷. ................................ 40
Figura 4-21: Circuito do flip-flop tipo D com preset e clear. ....................................... 41
Figura 4-22: Circuito do comparador. ........................................................................... 42
Figura 4-23: Circuito do amplificador diferencial para entrada diferencial. ................. 42
Figura 4-24: Circuito equivalente do amplificador diferencial. .................................... 43
Figura 4-25: Circuito do amplificador cascode. ............................................................ 43
Figura 4-26: Circuito equivalente do amplificador cascode. ........................................ 44
Figura 4-27: Circuito equivalente do comparador para entrada diferencial.................. 44
Figura 4-28: Circuito dos capacitores de divisão (𝐶𝑎 e 𝐶𝑏). ........................................ 50
Figura 4-29: Esquemático dos capacitores de memória (𝐶𝑐 e 𝐶𝑑). .............................. 51
Figura 4-30: Circuito do DDA utilizado para implementar o buffer............................. 51
Figura 5-1: Simulação comportamental do NOT. ......................................................... 55
Figura 5-2: Simulação comportamental do AND. ......................................................... 56
Figura 5-3: Simulação comportamental do OR. ............................................................ 56
Figura 5-4: Funcionamento do NOR de 10 entradas durante uma conversão. .............. 57
Figura 5-5: Circuito de simulação da chave CMOS. .................................................... 57
Figura 5-6: Simulação da chave CMOS. ....................................................................... 58
Figura 5-7: Simulação da chave CMOS sem chaves dummy. ....................................... 58
Figura 5-8: Simulação comportamental do flip-flop. .................................................... 59
Figura 5-9: Simulação comportamental do registrador de deslocamento. .................... 60
Figura 5-10: Circuito de simulação do Sample-Hold. ................................................... 61
xiii
Figura 5-11: Tensão de saída da malha de realimentação do comparador.................... 61
Figura 5-12: Circuito de simulação do comparador sem o cancelamento da tensão de
offset. .............................................................................................................................. 62
Figura 5-13: Simulação comportamental do comparador desconsiderando o circuito de
cancelamento da tensão de offset. ................................................................................... 62
Figura 5-14: Simulação de Monte Carlo com 100 iterações da saída do comparador
sem o circuito de cancelamento da tensão de offset. ...................................................... 63
Figura 5-15: Simulação de Monte Carlo com 100 iterações da saída do comparador
com o circuito de cancelamento da tensão de offset. ...................................................... 64
Figura 5-16: Circuito de simulação do buffer. .............................................................. 65
Figura 5-17: Simulação comportamental do buffer. ..................................................... 65
Figura 5-18: Simulação de Monte Carlo com 100 iterações da saída do amplificador
operacional sem o circuito de cancelamento da tensão de offset. ................................... 66
Figura 5-19: Circuito de simulação do amplificador operacional com cancelamento da
tensão de offset. .............................................................................................................. 67
Figura 5-20: Simulação de Monte Carlo com 100 iterações da saída do amplificador
operacional com o circuito de cancelamento da tensão de offset. .................................. 67
Figura 5-21: Simulação comportamental do DAC para 1.1V na entrada. .................... 68
Figura 5-22: Regressão linear por mínimos quadrados dos 11 pontos obtidos através de
simulação. ....................................................................................................................... 69
Figura A-1: Circuito utilizado para extrair parâmetro lambda. .................................... 75
xiv
LISTA DE TABELAS
Tabela 3.1: Duração dos sinais auxiliares do conversor................................................ 14
Tabela 3.2: Sinal D. ....................................................................................................... 18
Tabela 3.3: Equações dos transistores. .......................................................................... 24
Tabela 3.4: Parâmetros SPICE nível 3 extraídos. ......................................................... 24
Tabela 4.1: Parâmetros dos transistores do cancelamento de offset do comparador. .... 28
Tabela 4.2: Parâmetros dos transistores 𝑀1 e 𝑀2. ....................................................... 34
Tabela 4.3: Parâmetros dos transistores do NOR de 10 entradas. ................................. 37
Tabela 4.4: Parâmetros dos transistores utilizados na chave CMOS. ........................... 39
Tabela 4.5: Parâmetros dos transistores utilizados no flip-flop. .................................... 41
Tabela 4.6: Parâmetros do transistor 𝑀12 e do capacitor 𝐶𝐶 do comparador. ............. 46
Tabela 4.7: Parâmetros dos transistores dos espelhos de corrente do comparador. ...... 46
Tabela 4.8: Parâmetros dos transistores do amplificador diferencial do comparador. .. 47
Tabela 4.9: Parâmetros dos transistores do amplificador cascode. ............................... 48
Tabela 4.10: Parâmetros dos transistores do inversor formado por 𝑀13 e 𝑀14. ......... 48
Tabela 4.11: Parâmetros dos transistores utilizados para isolar o latch do restante do
circuito. ........................................................................................................................... 49
Tabela 4.12: Parâmetros dos transistores utilizados no latch. ....................................... 49
Tabela 4.13: Parâmetros dos componentes empregados nos capacitores de divisão. ... 50
Tabela 4.14: Parâmetros dos capacitores de memória................................................... 51
Tabela 4.15: Parâmetros dos transistores dos espelhos de corrente do DDA. .............. 52
Tabela 4.16: Parâmetros dos transistores dos amplificadores diferenciais do DDA. .... 53
Tabela 4.17: Parâmetros do transistor 𝑀12 e do capacitor 𝐶𝐶 do DDA. ..................... 53
Tabela 4.18: Parâmetros dos transistores do amplificador cascode do DDA................ 53
Tabela 5.1: Resultados finais obtidos através de simulação do conversor projetado. ... 69
1
CAPÍTULO 1
1 INTRODUÇÃO
Os Conversores Analógicos Digitais (ADC) são dispositivos que codificam um
sinal analógico, de tensão ou corrente, em uma representação binária. Em seus
primórdios, os ADCs encontravam aplicações basicamente restritas à medição acurada de
tensão e corrente e armazenamento de sinais em mídia digital. Com o rápido crescimento
da capacidade e velocidade de processamento de dados, muitos procedimentos restritos
ao processamento analógico de sinais, como filtragem, demodulação, modulação, etc.,
começaram a migrar para o domínio digital, devido à elevada precisão e confiabilidade
destes sistemas. Entretanto, a passagem do domínio analógico contínuo para o discreto
digital é feita pelos ADCs que, por sua vez, necessitam ser precisos. Os ADCs devem
atender a requisitos de precisão, medida em número efetivo de bits e velocidade de
conversão.
Atualmente, o projeto de ADCs é restrito ao campo da microeletrônica, devido ao
extenso número de transistores empregados. Desta forma, busca-se sempre a menor área
de integração necessária. Com a crescente demanda por equipamentos móveis,
alimentados por baterias, busca-se sempre minimizar o consumo de potência e a tensão
de alimentação. Estes objetivos levaram ao desenvolvimento de várias topologias para a
implementação dos ADCs, sempre visando à melhor eficiência energética e menor
complexidade do circuito. Isto serve como estímulo para o aumento das pesquisas na área
de projetos de ADCs. Esses estudos buscam melhorar o desempenho dos mais diversos
aspectos de um conversor, dentre os quais podem ser citados: a velocidade de conversão;
o consumo de potência; a área de integração ocupada no circuito integrado e a precisão.
Os trabalhos [1] e [2] podem ser citados como exemplo.
Por apresentar as mais diversas estruturas, esse tipo de circuito possui um campo
de aplicações muito vasto. Os ADCs podem ser divididos basicamente em quatro
principais topologias: os de rampa analógica simples ou dupla, com média precisão e
baixa taxa de conversão; o Sigma-Delta, que possui elevada precisão e baixa velocidade
de conversão; o ADC por aproximações sucessivas (ADC-SAR), com média precisão,
média velocidade de conversão e baixa complexidade de implementação; os conversores
AD flash, com baixa precisão, elevada taxa de conversão e alta complexidade de
implementação.
O foco deste trabalho está nos ADCs-SAR, por serem conversores com ampla
faixa de aplicações, indo desde os equipamentos de áudio até vídeo de baixa resolução.
Os conversores ADC-SAR possuem geralmente quatro blocos básicos: circuito
Sample-Hold, um conversor Digital Analógico (DAC), um comparador e um registrador
por aproximações sucessivas (SAR). Estes blocos DAC são amplamente implementados
utilizando rede C-2C, que confere boa precisão ao circuito, porém demanda uma área de
integração elevada, da ordem de 2 elevado a N (número de bits da conversão) vezes o
menor capacitor da rede.
O projeto de ADC-SAR faz parte de uma área de pesquisa que está sendo estudada
intensamente, buscando novas formas de implementar esse tipo de circuito para melhorar
o seu desempenho nos mais diversos aspectos. Por exemplo, no trabalho publicado em
[3] é proposta uma estrutura para um ADC-SAR composto por somente quatro
capacitores, dois amplificadores e um Sample-Hold. Este trabalho não apresenta
2
implementação prática do circuito e também não aborda os problemas advindos do
descasamento dos transistores e injeção de cargas.
O trabalho proposto será dedicado ao projeto de um ADC por aproximações
sucessivas (ADC-SAR), visando minimizar a área de integração e a potência consumida
em uma futura implementação do circuito integrado.
1.1 OBJETIVOS
O objetivo geral deste trabalho é o projeto de um conversor analógico-digital por
aproximações sucessivas que utilize um número fixo de capacitores chaveados. Neste
trabalho, é proposta uma estrutura para um AD-SAR de 10 bits que utiliza quatro
capacitores, um amplificador com autocorreção de offset e um Sample-Hold com
autocorreção de offset. Nesse sentido, é esperado com este circuito uma reduzida área de
integração e um menor consumo de potência quando comparado às implementações já
existentes.
Apesar deste documento não apresentar o desenvolvimento das máscaras de
layout, o circuito aqui proposto será projetado levando em consideração uma futura
implementação em nível de layout e a fabricação do chip. Este trabalho utilizará como
base o processo IBM 0.18 µm CMOS.
Especificações de projeto:
AD-SAR;
Conversão de 10 bits;
𝑉𝐷𝐷 = 1,8 𝑉; 𝑉𝑆𝑆 = 0𝑉; Período de conversão (𝑇𝑆) = 19,8 𝜇𝑠; Taxa de amostragem (𝑓𝑠) = 50,5 kHz;
𝑉𝑅𝐸𝐹+ = 1,2 𝑉;
𝑉𝑅𝐸𝐹− = 0,2 𝑉.
1.2 METODOLOGIA
O desenvolvimento do projeto foi feito totalmente a partir do software de
simulação Cadence. O método utilizado foi dividir o conversor em diversos módulos,
buscando facilitar o seu projeto e também a sua simulação.
O foco inicial foi a parte digital do ADC, pois a sua implementação é mais simples
se comparada à parte analógica do circuito. Essa simplicidade se dá principalmente pelo
tamanho dos circuitos.
Feito isso, foram realizadas simulações buscando ratificar o desenvolvimento dos
componentes da parte digital do circuito.
O desenvolvimento da parte analógica demandou cuidados especiais com a tensão
de offset, capacitâncias parasitas e casamento de componentes. Como exemplo, pode ser
citada a técnica utilizada para tratar o problema da tensão de offset no comparador e no
amplificador operacional.
A simulação utilizada para verificar o bom funcionamento do corretor de offset
foi a análise de Monte Carlo. Esse método é um processo iterativo que irá variar os
3
parâmetros dos componentes seguindo uma determinada regra de variabilidade aleatória.
Os outros módulos também foram simulados, porém utilizando simulações mais
tradicionais.
Finalizadas essas duas partes, ainda foi necessário realizar as conexões presentes
entre esses módulos já projetados. Feito isso, foi possível simular o circuito como um
bloco único para a análise do resultado final.
1.3 DESCRIÇÃO
No Capítulo 2 serão apresentados os conceitos básicos sobre ADCs e as principais
características dos blocos que fazem parte do ADC-SAR.
No Capítulo 3 será apresentado um estudo inicial sobre o ADC projetado e serão
fornecidas informações básicas do processo de integração.
No Capítulo 4 será realizada uma análise mais detalhada do projeto, apresentando
um estudo a partir dos componentes mais básicos empregados, os transistores.
No Capítulo 5 serão apresentadas as simulações de todos os componentes que
fazem parte do ADC.
No Capítulo 6 serão analisados de maneira geral os resultados obtidos no capítulo
anterior.
No Capítulo 7 será apresentada uma breve conclusão sobre o trabalho.
No Capítulo 8 serão definidos os próximos objetivos da implementação aqui
apresentada.
4
CAPÍTULO 2
2 TEORIA
O presente capítulo busca discorrer sobre os principais aspectos da conversão
analógica-digital por aproximações sucessivas, buscando apresentar a ideia por trás do
seu algoritmo e os blocos principais que fazem esse procedimento possível de ser
realizado.
2.1 CONVERSÃO ANALÓGICO-DIGITAL
A conversão analógica digital é um processo eletrônico no qual um sinal analógico
é transformado em seu equivalente digital. Esse procedimento pode ser dividido em dois
estágios: amostragem e quantização.
Esse primeiro estágio será responsável por obter uma amostra do sinal contínuo,
que será utilizado até o final da conversão. Esse processo deve ser realizado em intervalos
regulares, 𝑇𝑠, para garantir a periodicidade do espectro de frequência [4]. É importante
que a frequência do sinal de entrada e a frequência de amostragem respeitem o teorema
de Nyquist-Shannon [4], para que não ocorra o efeito de aliasing.
É durante o processo de quantização que o sinal discreto obtido pela amostragem
será convertido para uma informação digital. Essa informação será armazenada em um
vetor de 𝑁 bits. Um maior número de bits representará um erro de quantização menor [4].
2.2 PARÂMETROS ESTÁTICOS
Os parâmetros estáticos são as especificações do ADC os quais podem ser
determinados em baixas frequências, ou até mesmo com tensões constantes. Entre esses
parâmetros podem ser citados a precisão, a resolução, a faixa dinâmica, o offset, o erro de
ganho, a não-linearidade diferencial e a não-linearidade integral.
Para esta seção foi utilizado como referência o trabalho apresentado em [5].
2.2.1 PRECISÃO
O erro total presente na conversão de um nível de tensão conhecido, considerando
o erro de quantização, erro de ganho, erro de offset e as não-linearidades definirão o que
é conhecido como precisão do conversor. Precisão é um parâmetro que busca avaliar a
eficiência da conversão de uma maneira geral.
2.2.2 RESOLUÇÃO
A quantidade de bits do vetor de saída do ADC corresponde à sua resolução. Em
uma conversão de 𝑁 bits, a tensão de referência é dividida em 2𝑁 − 1 intervalos. Dessa
5
forma, o bit menos significativo possui o seu valor definido, assim como o erro de
quantização. A resolução não irá definir a precisão do circuito.
2.2.3 FAIXA DINÂMICA
Faixa dinâmica é a razão entre a maior tensão na saída do conversor (tensão de
referência) e a menor tensão possível na saída do conversor (bit menos significativo).
Esse valor pode ser encontrado em (2.1).
𝐹𝑎𝑖𝑥𝑎 𝐷𝑖𝑛â𝑚𝑖𝑐𝑎 (𝑒𝑚 𝑑𝐵) = 20 ∙ log10 2𝑁 ≅ 6𝑁 (2.1)
2.2.4 ERRO DE GANHO
É o desvio entre a inclinação da curva característica ideal e a curva característica
real. Essa inclinação é interpolada através de uma reta que possuirá o zero e o limite
máximo da escala para cada modo de operação. Essa análise é feita desconsiderando a
tensão de offset. O erro de ganho é facilmente corrigido através de calibragem.
2.2.5 ERRO DIFERENCIAL DE NÃO-LINEARIDADE (DNL)
É a variação no comprimento dos degraus analógicos do conversor. Em um
conversor ideal, os tamanhos dos degraus são constantes e iguais a 𝑉𝐿𝑆𝐵. Dessa forma, o
DNL seria igual a zero sempre. A Figura 2-1 apresenta dois casos diferentes de DNL.
𝐷𝑁𝐿 = {
𝑛𝑒𝑔𝑎𝑡𝑖𝑣𝑜, 𝐷𝑒𝑔𝑟𝑎𝑢 < 𝑉𝐿𝑆𝐵
𝑝𝑜𝑠𝑖𝑡𝑖𝑣𝑜, 𝐷𝑒𝑔𝑟𝑎𝑢 > 𝑉𝐿𝑆𝐵
0, 𝐷𝑒𝑔𝑟𝑎𝑢 = 𝑉𝐿𝑆𝐵
(2.2)
Figura 2-1: Erros de não-linearidades e falha de código do ADC [5].
6
2.2.6 ERRO INTEGRAL DE NÃO-LINEARIDADE (INL)
É a distância entre o ponto médio do degrau de sinal analógico e a curva
característica ideal. Para um conversor ideal, todos os pontos médios seriam atravessados
por essa curva característica. Isso corresponderia a um INL igual a zero sempre.
Uma outra abordagem é utilizar a reta que melhor se encaixa nos níveis de
transição do ADC. Este método é mais preciso, pois leva em consideração os erros de
ganho e a tensão de offset. Na Figura 2-1 foi apresentada a abordagem utilizando a curva
ideal para cálculo da INL.
2.2.7 ERRO DE QUANTIZAÇÃO
Erro de quantização é um problema que afeta até mesmo os conversores ideais.
As tensões de referências determinam um intervalo infinito de valores (sinal analógico)
que serão mapeados em um intervalo finito de valores (sinal digital). Portanto, valores
diferentes no domínio contínuo podem ser convertidos para um mesmo valor no domínio
discreto, ocorrendo perda de informação nesse processo. Em uma conversão de 𝑁 bits, a
saída do conversor deverá ser um dos 2𝑁 valores possíveis . O menor valor na saída do
conversor será o seu bit menos significativo (LSB). O erro de quantização para uma
conversão de 𝑁 bits é dado por (2.3).
𝜖𝑞𝑢𝑎𝑛𝑡𝑖𝑧𝑎çã𝑜 =
𝑉𝐿𝑆𝐵
2=
𝑉𝑅𝐸𝐹
2𝑁+1 (2.3)
2.2.8 ERRO DE OFFSET
Em ADCs por aproximações sucessivas, o erro de offset irá causar apenas um
deslocamento na curva de conversão, porém não irá influenciar na linearidade do circuito,
pois este erro é independente do sinal aplicado. Esse problema pode ser atenuado através
de calibragem.
Figura 2-2: Relação entre o offset e a saída digital do circuito.
7
Como pode ser observado na Figura 2-2, o acréscimo da tensão de offset na entrada
do conversor faz com que um sinal analógico, que deveria ser convertido em um
determinado sinal digital, passe a ser convertido para outro valor. A tensão de offset na
entrada funciona como uma fonte de tensão em série com o sinal a ser convertido.
𝑉𝑟𝑒𝑎𝑙 = 𝑉𝑖𝑛 + 𝑉𝑜𝑓𝑓𝑠𝑒𝑡 (2.4)
2.2.9 FALHA DE CÓDIGO
Falha de código corresponde à situação em que um valor digital que idealmente
deveria existir, na prática não exista. Uma condição suficiente para que não ocorra esta
falha é que todos os códigos possuam DNL maior que -1, pois este valor corresponde à
ausência de degrau naquela região.
Uma segunda interpretação é que um outro código possui DNL muito grande.
Como no caso da Figura 2-1 em que ocorre falha do código 100, causado pelo grande
DNL do código 011.
2.3 PARÂMETROS DINÂMICOS
A análise do comportamento do conversor no domínio da frequência é de grande
importância. A resposta em frequência do conversor e a velocidade de resposta definem
os parâmetros de medidas dinâmicos.
2.3.1 RAZÃO SINAL-RUÍDO
A razão sinal-ruído (SNR) é a razão entre o nível de potência na entrada (𝑃𝑆) e a
potência total do ruído (𝑃𝑁).
𝑆𝑁𝑅 = 10 ∙ log10
𝑃𝑆
𝑃𝑁 (2.5)
Considerando na entrada um sinal senoidal, em que sua amplitude ocupe toda a
faixa dinâmica, teremos assim o nível de potência na entrada dado em (2.6). Em um ADC
ideal, o único ruído existente é o erro de quantização.
𝑃𝑆 = 𝑉𝑖𝑛𝑚𝑎𝑥
2 = (2𝑁𝑉𝐿𝑆𝐵
2√2)
2
(2.6)
𝑃𝑁 = 𝑉𝑒𝑟𝑟𝑜𝑟
2 = (𝑉𝐿𝑆𝐵
√12)
2
(2.7)
A SNR do ADC ideal é encontrada ao substituir 𝑃𝑆 e 𝑃𝑁 na equação (2.5).
𝑆𝑁𝑅 = 20 ∙ log10
2𝑁𝑉𝐿𝑆𝐵
2√2𝑉𝐿𝑆𝐵
√12
= 6,02𝑁 + 1,76 (2.8)
8
2.3.2 RAZÃO SINAL-RUÍDO-DISTORÇÃO
A razão sinal-ruído-distorção (SINAD) é a razão entre o sinal de entrada e o ruído
do circuito somado com as componentes harmônicas do sinal de entrada.
𝑆𝐼𝑁𝐴𝐷 = 20 ∙ log10
𝑉𝑖𝑛
𝑉𝑟𝑢í𝑑𝑜 + 𝑉𝐻𝐷 (2.9)
2.3.3 NÚMERO EFETIVO DE BITS
É uma medida obtida através da SINAD. É mais utilizada que a SINAD, pois
apresenta o seu resultado em bits. A ENOB é obtida através de (2.10).
𝐸𝑁𝑂𝐵 =
(𝑆𝐼𝑁𝐴𝐷 − 1,76) 𝑑𝐵
6,02 𝑑𝐵 (2.10)
2.3.4 FAIXA DINÂMICA LIVRE DE ESPÚRIOS
A faixa dinâmica livre de espúrios (SFDR) é definida como a razão entre o sinal
de entrada e a tensão do maior pico de espúrio.
𝑆𝐹𝐷𝑅 = 10 ∙ log10
𝑉𝑖𝑛
𝑉𝑒𝑠𝑝ú𝑟𝑖𝑜 (2.11)
2.4 ADC-SAR
A arquitetura genérica de um ADC-SAR consiste de quatro blocos principais, um
DAC, um comparador, um registrador de aproximações sucessivas e um circuito Sample-
Hold. Na Figura 2-3 é ilustrado o diagrama de blocos desse circuito.
Figura 2-3: Diagrama de blocos de um ADC-SAR genérico.
Os ADCs por aproximações sucessivas utilizam um método de conversão muito
parecido com o algoritmo de busca binária, como pode ser visto na Figura 2-4. Em uma
conversão de 𝑁 bits, esse algoritmo seria aplicado uma vez para cada bit. Inicialmente, o
DAC interno irá gerar um sinal equivalente ao valor médio das duas tensões de referência.
9
Então, a tensão na saída do DAC é comparada com o sinal de entrada. O valor do bit na
saída do ADC e o valor de tensão na saída do DAC da próxima iteração serão definidos
pela saída do comparador [6]. Esse processo continuará de maneira iterativa, começando
do MSB até definir o LSB.
Figura 2-4: Algoritmo de funcionamento de um ADC-SAR.
O seu tempo de conversão é moderado, pois necessita apenas de 𝑁 ciclos de clock,
para qualquer valor analógico na entrada do conversor. O tempo de conversão,
desconsiderando o tempo de amostragem, é dado por (2.12).
𝑇𝐶 = 𝑁 ∙ 𝑇𝑐𝑘 (2.12)
2.4.1 CIRCUITO SAMPLE-HOLD
Existem dois parâmetros de uma conversão analógico-digital que sempre devem
ser especificados, a frequência de amostragem e o período de conversão. A taxa de
10
amostragem deve respeitar a frequência de Nyquist, ou seja, devemos amostrar com pelo
menos o dobro da máxima frequência do sinal. Esse sinal amostrado será a entrada do
ADC, e para que a conversão ocorra de maneira correta é necessário que o mesmo
permaneça constante durante todo o período de conversão. O período de conversão é, em
geral, menor que o período de amostragem.
O uso do circuito Sample-Hold da Figura 2-5 é justificado exatamente por esses
dois parâmetros citados. O sinal de controle da chave S estará sincronizado com o clock
do conversor. No momento em que essa chave fechar, o sinal de entrada 𝑉𝑖𝑛 será aplicado
ao capacitor. Esse sinal estará retido no capacitor imediatamente após a abertura da chave,
permanecendo assim até que a conversão termine.
Figura 2-5: Circuito Sample-Hold.
2.4.2 O CONVERSOR DA
O DAC convencional é formado por uma matriz de capacitores que possuirá uma
capacitância equivalente que crescerá exponencialmente com o número de bits da
conversão, como pode ser visto na Figura 2-6. O valor de sua capacitância é dado por
(2.13). Onde 𝑁 é o número de bits da conversão, 𝐶𝑒𝑞 é a capacitância equivalente e 𝐶 é a
menor capacitância na rede.
𝐶𝑒𝑞 = 2𝑁 ∙ 𝐶 (2.13)
Figura 2-6: Matriz de capacitores de um DAC genérico.
Na primeira iteração do algoritmo teremos 𝑉𝐷𝐴𝐶 =𝑉𝑅𝐸𝐹
2, pois apenas o bit mais
significativo é igual a 1, portanto 𝐷𝑁−1 = 1. O sinal na saída do DAC será comparado
com o sinal amostrado pelo Sample-Hold, no caso 𝑉𝑖𝑛. Em caso de 𝑉𝑖𝑛 > 𝑉𝐷𝐴𝐶, o bit que
11
está sendo analisado será mantido em 1 e o 𝑉𝐷𝐴𝐶 da próxima iteração é dado por (2.14),
do contrário este bit seria alterado para 0 e o 𝑉𝐷𝐴𝐶 seguinte seria (2.15). Em ambos os
casos 𝐷𝑁−2 passará a ser 1. Este algoritmo será repetido até que o bit menos significativo
seja encontrado.
𝑉𝐷𝐴𝐶 =
𝑉𝑅𝐸𝐹
2+
𝑉𝑅𝐸𝐹
4= 0,75 ∙ 𝑉𝑅𝐸𝐹 (2.14)
𝑉𝐷𝐴𝐶 =
𝑉𝑅𝐸𝐹
4 (2.15)
Com isso, pode ser observado que o principal papel deste bloco é fornecer os
níveis de tensão que serão comparados com o sinal de entrada do conversor. Para isso ser
possível, o sinal de entrada será amostrado e a tensão de referência será aplicada a
determinados capacitores da rede. Estes capacitores serão selecionados de acordo com a
lógica de controle presente no registrador de aproximações sucessivas. A equação geral
da saída do DAC é dada por (2.16).
𝑉𝐷𝐴𝐶 = ∑ 𝐷𝑘2𝑁−1 ∙ 𝑉𝑅𝐸𝐹
𝑁−1
𝑘=0
(2.16)
Essa necessidade de carregar/descarregar os capacitores da rede faz com que esse
bloco seja o maior responsável pelo consumo de potência de um ADC-SAR [3]. De
acordo com [7], a potência drenada a partir das tensões de referência é definida pela
equação (2.17).
𝑃𝑅𝐸𝐹 =
𝐶𝑒𝑞𝑉𝑅𝐸𝐹2
2𝑇𝑠 (2.17)
Na Figura 2-7 está sendo exemplificado o comportamento da saída do DAC para
uma conversão de 4 bits. Foi considerado que 𝑉𝑅𝐸𝐹 = 1,6 𝑉 e 𝑉𝑖𝑛 = 0,45 𝑉, gerando na
saída do conversor um valor binário 𝐵𝑂𝑈𝑇 = 0100. O erro de quantização associado a
essa conversão é igual a ± 0,5 ∙ 𝑉𝐿𝑆𝐵.
Figura 2-7: Comportamento de 𝑉𝐷𝐴𝐶 para 𝑉𝑅𝐸𝐹 = 1,6 𝑉 e 𝑉𝑖𝑛 = 0,45 𝑉.
12
2.4.3 COMPARADOR
A principal função do comparador é decidir qual das duas tensões em seus
terminais é a maior. Considerando o diagrama de blocos da Figura 2-3, teremos na saída
do comparador o seguinte comportamento:
𝑉𝐶 = {
𝑉𝐷𝐷, 𝑉+ > 𝑉−
𝑉𝑆𝑆, 𝑉+ < 𝑉− (2.18)
Para a realização de uma conversão precisa, é necessário que a resolução do
comparador seja maior que a resolução do conversor como um todo. A arquitetura mais
comum para implementar este bloco é através de um ou dois blocos pré-amplificadores
seguido por um estágio de track-and-latch. O papel do primeiro estágio é aumentar a
resolução do comparador, enquanto a principal função do segundo estágio é reter o sinal
lógico de sua saída até o próximo pulso de clock.
Figura 2-8: Diagrama de blocos do comparador.
O latch possui grande tensão de offset, portanto, o sinal em sua entrada deverá ser
amplificado. O uso desse pré-amplificador não apenas irá diminuir a tensão de offset,
como também irá atenuar os efeitos de kickback, pois o conjunto pré-amplificador-latch
forma um comparador com histerese. Buscando diminuir o erro causado pelo efeito de
corpo, a entrada do pré-amplificador é implementada com transistores PMOS.
Figura 2-9: Tensão de offset em circuitos com múltiplos estágios de ganho.
𝐴𝑇 = 𝐴1𝐴2 (2.19)
𝑉𝑜𝑠 = 𝑉𝑜𝑠1 +
𝑉𝑜𝑠2
𝐴1 (2.20)
13
2.4.4 REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS
Este bloco é o responsável pela lógica de controle presente em um ADC-SAR. Em
geral, existem duas abordagens diferentes para projetar o registrador de aproximações
sucessivas (SAR). A primeira topologia, proposta em [8], consiste de um contador em
anel e um registrador de deslocamento. São utilizados pelo menos 2𝑁 flip-flops nesse tipo
de implementação. A segunda topologia, apresentada em [9], demandará apenas 𝑁 flip
flops e uma determinada lógica combinacional.
A lógica de controle presente no SAR será responsável por determinar o
funcionamento das chaves da rede de capacitores do conversor DAC, consequentemente,
definindo a tensão na saída deste bloco para a iteração seguinte. Além de sua importância
devido à lógica de controle, esse bloco também será responsável por ser a saída do
conversor, onde os bits de saída são determinados de acordo com o resultado apresentado
pelo comparador.
14
CAPÍTULO 3
3 PROJETO DO CONVERSOR AD
Este capítulo buscará discorrer sobre o funcionamento do conversor projetado e
dos seus principais blocos. Assim como os conversores convencionais, a estrutura
proposta apresentará quatro blocos principais, porém com suas devidas particularidades.
3.1 CONSIDERAÇÕES INICIAIS
Este projeto exigirá sinais externos que o ajudem a coordenar as suas ações. Os
conversores convencionais usam geralmente apenas um clock, porém nesse trabalho serão
necessários quatro sinais auxiliares, sendo três sinais de fase e um de Reset (R).
Figura 3-1: Sinais auxiliares do conversor.
A duração de cada sinal auxiliar está sendo fornecida na Tabela 3.1. O Reset (R)
permanece em nível lógico alto apenas durante a primeira ocorrência da sequência de
chaveamento (FAx, FBx e FCx). A quantidade de vezes que essa sequência é repetida
depende diretamente do comprimento da conversão (𝑁). Essa quantidade é igual a (𝑁 +1) e determinará o período de conversão considerando a amostragem do sinal de entrada,
o qual é definido na equação (3.1).
Tabela 3.1: Duração dos sinais auxiliares do conversor.
Fase Reset FAx FBx FCx
Duração 𝑇 𝑇
3
𝑇
3
𝑇
3
É possível observar que o Reset (R) equivale à soma das três fases. Essas três fases
possuem durações idênticas, porém atrasos distintos, os quais são definidos de modo que
não ocorram overlaps entre esses sinais.
𝑇𝑠 = (𝑁 + 1) ∙ (
𝑇
3+
𝑇
3+
𝑇
3) = (𝑁 + 1) ∙ 𝑇 (3.1)
15
Como esperado, o tempo de conversão de uma amostra é constante e independente
do seu nível de tensão. Em uma conversão de quatro bits, os sinais auxiliares se
comportariam da forma mostrada na Figura 3-2.
Figura 3-2: Comportamento dos sinais auxiliares para conversão de 4 bits.
3.2 FUNCIONAMENTO
O circuito desenvolvido apresentará os quatro blocos básicos de um ADC-SAR.
O comparador, além de executar sua função fundamental, também será utilizado para a
amostragem do sinal de entrada. Uma representação simplificada do circuito projetado é
fornecida na Figura 3-3.
Contrariando grande parte das implementações já existentes, o trabalho proposto
utilizará em seu circuito DAC apenas quatro capacitores chaveados. Um par de
capacitores será responsável pela memória do sistema, enquanto o outro par será utilizado
como um divisor.
O controle do DAC é realizado através da saída do comparador. Essa abordagem
não é a mais comum, pois geralmente é utilizada uma determinada lógica de controle a
partir do registrador de aproximações sucessivas.
Figura 3-3: Representação simplificada do ADC.
No início de cada conversão, o sinal de Reset (R) estará em nível lógico alto.
Durante esse estado, a entrada negativa estará conectada à saída do primeiro estágio do
comparador. O nível de tensão 𝑉𝑖𝑛 estará sendo aplicado na entrada do comparador e será
carregado no capacitor que está no terminal negativo desse bloco. A tensão de offset, 𝑉𝑜𝑠1,
16
também será acumulada no capacitor, e este é o mecanismo básico da autocorreção de
offset. Terminado o sinal de Reset, será aplicado no terminal positivo do comparador a
saída do bloco DAC. Durante a primeira iteração, a tensão 𝑉𝐷𝐴𝐶 será o valor médio das
duas tensões de referência. Com o sinal de Reset em nível lógico baixo, o comparador
estará em malha aberta e pronto para analisar os dois sinais de entrada, como mostra a
Figura 3-4.
Figura 3-4: Comparador durante Reset em nível lógico baixo.
O sinal 𝑉𝐶 é a saída tradicional de todo comparador e será dado seguindo o
raciocínio apresentado em (2.18). A outra saída possuirá comportamento inverso e será
utilizado como controle do registrador de aproximações sucessivas. Em caso de 𝑉𝐶𝐵 = 1,
portanto 𝑉𝑖𝑛 > 𝑉𝐷𝐴𝐶, o bit que está sendo definido durante essa iteração deverá ser
mantido em 1.
Os sinais da saída do comparador, juntamente com os sinais do gerador de fases,
serão responsáveis por realizar o chaveamento adequado dos capacitores do bloco DAC.
Na iteração seguinte teremos um novo valor na saída desse bloco, fazendo com que seja
possível dar continuidade ao algoritmo. Nas subseções seguintes, serão analisados de
maneira mais detalhada cada um desses blocos.
3.2.1 GERADOR DE FASES
Os sinais auxiliares serão pinos externos ao chip. Na Figura 3-5 pode ser
observado o circuito utilizado para implementar grande parte dos sinais que farão parte
deste bloco.
Figura 3-5: Circuito do gerador de fases.
17
Observando a Figura 3-5, é possível perceber que através do gerador de fases, será
possível diferenciar os sinais de fases A, B e C em dois estados diferentes. Um estado
considera todas as suas repetições durante o período de conversão (FAx, FBx, FCx). O
segundo estado equivale apenas as repetições em que o sinal de Reset (R) está em nível
lógico baixo (FA, FB, FC). Na Figura 3-6 é observado o comportamento desse segundo
estado para uma conversão de quatro bits.
Figura 3-6: Comportamento das fases FA, FB e FC.
Além do circuito da Figura 3-5, também fará parte do gerador de fases o circuito
da Figura 3-7. O sinal gerado por este circuito será utilizado para controlar algumas
chaves dentro do DAC.
Figura 3-7: Circuito utilizado para gerar o sinal D.
3.2.2 CIRCUITO DAC
A tensão de saída do DAC será determinada utilizando apenas quatro capacitores
chaveados. Esse número reduzido de capacitores é possível devido aos sinais de controle
presentes neste bloco. As chaves internas serão controladas por diversos sinais de fase e
pelas duas saídas do comparador.
Na Figura 3-8 é ilustrado os sinais de fases e os demais sinais necessários para
que seja possível realizar a conversão de maneira correta.
Figura 3-8: Sinais do bloco DAC.
18
Esse circuito demandará cuidados com o casamento de componentes e técnicas
para a redução da tensão de offset na entrada do buffer. Esses tópicos serão abordados
apenas nos capítulos seguintes. A Figura 3-9 corresponde ao circuito utilizado para
implementar o DAC interno.
Figura 3-9: Esquemático do DAC.
O início da conversão é marcado pela subida do sinal de Reset. As condições para
que as chaves controladas pelo sinal 𝐷 estejam fechadas são fornecidas pela Tabela 3.2.
Isto acontecendo, as devidas tensões de referências serão carregadas nos quatro
capacitores deste bloco. Os capacitores 𝐶𝑎 e 𝐶𝑐 estarão carregados com 𝑉𝑅𝐸𝐹+, enquanto
os capacitores 𝐶𝑏 e 𝐶𝑑 estarão carregados com o nível de tensão 𝑉𝑅𝐸𝐹−. Essas chaves não
serão fechadas novamente até que outra conversão ocorra.
Tabela 3.2: Sinal D.
R FAx FBx D
0 X X 0
1 0 0 0
1 0 1 1
1 1 X 1
19
Durante a fase FA será definido o valor na saída do amplificador operacional, que
também corresponde a saída do DAC interno. Enquanto essa fase permanecer em nível
lógico alto, todas as outras estarão em nível lógico baixo. Na Figura 3-10 é apresentado
o circuito equivalente durante a fase FA.
Figura 3-10: Circuito DAC equivalente durante fase FA.
A tensão do nó “X” será definida através da redistribuição de cargas dos
capacitores 𝐶𝑎 e 𝐶𝑏. Como o sinal de Reset está em nível lógico baixo, o amplificador
operacional estará em malha fechada. Isso faz com que a tensão 𝑉𝐷𝐴𝐶 seja igual a 𝑉𝑋.
𝑉𝑋 =
𝐶𝑎 ∙ 𝑉𝐶𝑎 + 𝐶𝑏 ∙ 𝑉𝐶𝑏
𝐶𝑎 + 𝐶𝑏 = 𝑉𝐷𝐴𝐶 (3.2)
O algoritmo de aproximações sucessivas procura, em cada iteração, determinar
em qual metade da escala o sinal analógico está localizado. Portanto, para a primeira
iteração será analisada a escala completa, que corresponde ao intervalo de valores
definidos pelas duas tensões de referência. Para que a tensão do nó “X” seja igual ao valor
médio das tensões nos capacitores, é necessário que 𝐶𝑎 e 𝐶𝑏 sejam iguais.
𝑉𝑋 =
𝐶 ∙ 𝑉𝐶𝑎 + 𝐶 ∙ 𝑉𝐶𝑏
𝐶 + 𝐶 =
𝑉𝐶𝑎 + 𝑉𝐶𝑏
2= 𝑉𝐷𝐴𝐶 (3.3)
Esse procedimento deve continuar de maneira iterativa, buscando o sinal
analógico em metades cada vez menores, como pode ser visto em Figura 3-11.
Figura 3-11: Redução do intervalo de valores possíveis durante conversão.
20
A saída do comparador irá determinar se na próxima etapa do algoritmo deve ser
considerada a metade superior ou a metade inferior do intervalo de valores. Na iteração
seguinte será calculado o valor médio da metade determinada pelo comparador. O
algoritmo será repetido até que a conversão termine.
Terminada a fase FA, o comparador já realizou a comparação entre o sinal de
entrada e a saída do bloco DAC. Dessa forma, ao iniciar a fase seguinte (FB), um novo
chaveamento irá ocorrer e o DAC assumirá outra configuração. Na Figura 3-12 é ilustrada
a nova configuração do circuito, considerando a saída do comparador durante a primeira
iteração igual a zero.
Figura 3-12: Circuito DAC equivalente durante fase FB.
O 𝑉𝐷𝐴𝐶 sempre será um dos extremos da iteração seguinte. Esse valor será gravado
na memória durante a fase FB. Em caso de 𝑉𝐶 = 0, um novo extremo inferior deve ser
atualizado na memória, portanto é aplicado em 𝐶𝑑 esse nível de tensão. Do contrário,
seria aplicado no capacitor 𝐶𝑐 o novo extremo superior. A tensão na saída do buffer será
responsável por carregar esse novo extremo em um dos capacitores.
Com o término da fase FB, a memória estará completamente atualizada para a
próxima iteração. O valor na saída do DAC é obtido através dos capacitores de divisão,
portanto para o bom funcionamento do algoritmo, é necessário que o extremo adequado
seja carregado no capacitor 𝐶𝑏. Essa tarefa será realizada durante a fase FC e o DAC
tomará a configuração da Figura 3-13.
Figura 3-13: Circuito DAC equivalente durante fase FC.
21
A tensão em 𝐶𝑎 será alterada apenas durante FA. Portanto, esse capacitor estará
armazenando um dos valores extremos do intervalo da próxima iteração, a saída do DAC
da iteração em andamento. O resultado na saída do comparador (𝑉𝐶) irá definir se este
valor corresponde a um limite superior ou inferior. Nessa iteração foi obtido 𝑉𝐶 = 0,
portanto, a tensão sobre o capacitor 𝐶𝑎 será utilizada como extremo inferior da próxima
repetição.
O outro extremo será encontrado através de um dos capacitores de memória do
circuito. Como se trata de um extremo superior, essa tensão estará armazenada em 𝐶𝑐.
O amplificador operacional está trabalhando em malha fechada. Portanto, a tensão
em sua saída será igual à tensão sobre o capacitor 𝐶𝑐. O capacitor 𝐶𝑏 será carregado com
o nível de tensão da saída do buffer. Dessa forma, na próxima ocorrência da fase FA, a
tensão de saída do DAC será alterada através de uma nova distribuição de cargas entre os
capacitores 𝐶𝑎 e 𝐶𝑏, resultando na tensão definida em (3.4).
𝑉𝐷𝐴𝐶𝑁
=𝑉𝐷𝐴𝐶𝑁−1
+ 𝑉�̇� ∙ 𝑉𝐶𝑑 + 𝑉�̇�̅̅ ̅ ∙ 𝑉𝐶𝑐
2 𝑠𝑒 𝑁 ≥ 2 (3.4)
Em (3.4) são utilizadas as variáveis 𝑉�̇� e 𝑉�̇�̅̅ ̅, onde a primeira equivale ao valor
lógico na saída tradicional do comparador e a segunda é o inverso desse valor lógico. Por
exemplo, em caso de 𝑉𝐶 = 𝑉𝐷𝐷, teríamos 𝑉�̇� = 1 e 𝑉�̇�̅̅ ̅ = 0.
O procedimento será repetido até que o último bit seja determinado. A análise para
a saída do comparador em nível lógico alto pode ser feita de maneira análoga.
3.2.3 SAMPLE-HOLD E COMPARADOR DE TENSÃO
A amostragem do sinal de entrada e a comparação entre esse sinal e a saída do
DAC serão realizadas através de um único bloco, o comparador de tensão. Seguindo as
topologias mais usuais para ADCs, esse bloco utilizará um amplificador e um latch. O
seu esquemático, desconsiderando o cancelamento de offset no comparador, é fornecido
na Figura 3-14.
Figura 3-14: Circuito Comparador e Sample-Hold sem cancelamento de offset.
O amplificador possui dois estágios. O primeiro estágio é um amplificador
diferencial, o qual possuirá em sua saída um sinal proporcional a diferença entre as duas
tensões de entrada. O segundo é um amplificador cascode com carga ativa. Esse estágio
é inversor e faz com que o sinal em sua saída esteja saturado no limite superior (𝑉𝐷𝐷) ou
no limite inferior (𝑉𝑆𝑆).
22
O sinal de Reset será responsável por realizar o chaveamento do capacitor de
compensação desse amplificador. Essa chave, quando fechada, insere um polo dominante
na função de transferência desse bloco. Esse assunto será abordado no Capítulo 4.
Além dessa função, é durante o Reset que o sinal de entrada é amostrado através
do capacitor no terminal inferior desse bloco. Internamente, esse é o terminal negativo do
amplificador diferencial. Com o término do Reset, o amplificador estará em malha aberta
e em seu outro terminal estará sendo aplicada a saída do DAC interno.
A saída do comparador é determinada durante a fase FA. Esse resultado deve ser
mantido até a próxima comparação, pois será utilizado por outros blocos do conversor. O
uso do latch é justificado exatamente por isso, pois, para que sua saída seja alterada, é
necessário vencer a histerese presente nessa estrutura.
O latch consiste em dois inversores lógicos conectados em malha fechada,
conforme a Figura 3-15. Este circuito é conhecido por apresentar dois estados estáveis e
possuir duas saídas complementares. Um estado equivalente ao nível lógico alto e um
segundo estado que corresponde ao nível lógico baixo. A modificação do estado estável
é dependente de uma excitação externa.
O sinal externo para alterar o estado estável do latch será o inverso da saída do
amplificador. O uso do inversor após o amplificador será explicado durante o Capítulo 4.
Figura 3-15: Latch com a malha de realimentação fechada.
Durante a fase FA, o latch estará conectado ao restante do circuito e sujeito a
modificações, se necessário, do seu estado. Essa fase alternando para nível lógico baixo,
o latch estará isolado e o valor em sua saída será mantido através da realimentação
positiva presente.
3.2.4 REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS
Esse bloco será implementado através de 2𝑁 flip-flops, conforme pode ser visto
na Figura 3-16. Na parte inferior do circuito é utilizado um registrador de deslocamento
de comprimento 𝑁. O restante desse bloco é implementado através de 𝑁 flip-flops
associados em cascata.
A lógica combinacional presente na entrada do primeiro flip-flop do registrador
de deslocamento é importante para iniciar o funcionamento desse bloco. No início da
conversão, o sinal de Reset estará em nível lógico alto. Dessa forma, o sinal de clear será
ativado e as saídas de todos os flip-flops do registrador de deslocamento estarão em nível
lógico baixo. Essa é a única condição para que a lógica combinacional apresente nível
lógico alto em sua saída.
Como pode ser visto na Figura 3-2, a fase FA será iniciada imediatamente após o
término do sinal de Reset. Essa fase corresponde ao clock do registrador de deslocamento
e será responsável por atualizar a saída dos flip-flops.
A primeira ocorrência de FA fará com que a saída D9 seja igual a nível lógico
alto, enquanto as outras saídas estarão em nível lógico baixo. Na segunda ocorrência, a
saída D8 receberá o sinal presente na saída D9, e esta receberá o nível lógico baixo
23
proveniente da lógica combinacional. Esse processo será repetido até que ocorra
novamente o sinal de Reset. Isso faz com que o algoritmo retorne ao seu estado inicial.
Figura 3-16: Circuito do Registrador de Aproximações Sucessivas.
A parte superior do registrador de aproximações sucessivas corresponde aos bits
de saída do ADC. Na primeira ocorrência da fase FC, apenas a saída D9 do registrador
de deslocamento estará em nível lógico alto. Portanto o único flip-flop a receber o sinal
de clock será aquele que possui a saída B9. Esta será atualizada com o valor da saída
inversa do comparador de tensão.
Na próxima repetição da fase FC, o processo será repetido para a saída seguinte,
que corresponde ao próximo bit do vetor de saída do ADC. Esse processo será repetido
até que o bit menos significativo seja determinado.
3.3 PROCESSO DE INTEGRAÇÃO
O processo de integração utilizado será o IBM 0.18 µm CMOS. Para realizar o
equacionamento do circuito, é necessário extrair os parâmetros utilizados por esse
processo. O equacionamento adotou as equações da Tabela 3.3.
24
Tabela 3.3: Equações dos transistores.
NMOS PMOS
Triodo Triodo
𝐼𝐷𝑆 =𝑊
𝐿𝑘𝑝 [(𝑉𝐺𝑆 − 𝑉𝑇)𝑉𝐷𝑆 −
𝛼
2𝑉𝐷𝑆
2 ]
𝐼𝑆𝐷 =𝑊
𝐿𝑘𝑝 [(𝑉𝐺𝑆 − 𝑉𝑇)𝑉𝐷𝑆 −
𝛼
2𝑉𝐷𝑆
2 ]
Saturação Saturação
𝐼𝐷𝑆 =𝑊
𝐿(
𝑘𝑝
2𝛼) (𝑉𝐺𝑆 − 𝑉𝑇)2 𝐼𝐷𝑆 =
𝑊
𝐿(
𝑘𝑝
2𝛼) (𝑉𝐺𝑆 − 𝑉𝑇)2
𝑉𝑇 = 𝑉𝑇0 − 𝛾(√𝜙0 − 𝑉𝐵𝑆 − √𝜙0) 𝑉𝑇 = 𝑉𝑇0 − 𝛾(√𝜙0 − 𝑉𝐵𝑆 − √𝜙0)
O equacionamento manual do ADC foi realizado considerando os parâmetros
SPICE nível 3. Os quais foram extraídos a partir do modelo de simulação BSIM3V2,
através do ajuste das curvas de 𝐼𝑑 × 𝑉𝑔𝑠 e 𝑉𝑇 × 𝑉𝑏𝑠 às equações de nível 3 da Tabela 3.3,
para transistores NMOS e PMOS operando em inversão forte. Foram adotadas as
dimensões 𝑊 = 5𝜇𝑚 e 𝐿 = 5𝜇𝑚, de forma a imitar o efeito de modulação de canal. Na
região de tríodo adotou-se |𝑉𝑑𝑠| = 0,05𝑉, enquanto na saturação adotou-se |𝑉𝑔𝑑| = 0.
Tabela 3.4: Parâmetros SPICE nível 3 extraídos.
NFET PFET
Triodo Triodo
𝑉𝑇0 = 0,4 𝑉
𝜃 = 0,185
𝑉𝑇0 = −0,43 𝑉
𝜃 = 0,0386
Saturação Saturação
𝑉𝑇0 = 0,35 𝑉
𝜃 = 0,15
𝑉𝑇0 = −0,378 𝑉
𝜃 = 0,021
𝑘𝑝 = 330,5 ∙ 10−6 𝐴/𝑉2
𝛼 = 1,19
𝜙0 = 0,94 𝑉
𝛾 = 0,42 𝑉12
𝑘𝑝 = 59,5 ∙ 10−6 𝐴/𝑉2
𝛼 = 1,4
𝜙0 = 1,121 𝑉
𝛾 = 0,765 𝑉12
𝑉𝐷𝑆𝑀𝐴𝑋= 1,8 𝑉
𝐿𝑀𝐼𝑁 = 0,18 𝜇𝑚
𝑉𝑆𝐷𝑀𝐴𝑋= 1,8 𝑉
𝐿𝑀𝐼𝑁 = 0,18 𝜇𝑚
25
CAPÍTULO 4
4 ESQUEMÁTICOS DO PROJETO
Este capítulo apresentará um estudo em nível de esquemático do projeto
implementado. Inicialmente serão apresentados alguns conceitos e técnicas que foram
utilizadas para implementação do ADC. Em seguida, serão analisadas todas as estruturas
que fazem parte do circuito.
4.1 ESPELHOS DE CORRENTE
Essas estruturas foram utilizadas na implementação do projeto. A sua função é
realizar a polarização do circuito de forma eficiente. Com essa técnica, é possível obter
uma corrente de dreno estável. Além disso, utilizando espelhos de corrente, é possível
polarizar um transistor de forma que a corrente de polarização DC seja bastante
independente da tensão de alimentação.
Existem vários tipos de espelhos de corrente. Porém neste trabalho foram
utilizados apenas espelhos simples e espelhos cascode. Os equacionamentos serão
realizados considerando transistores PMOS. A análise para transistor NMOS é obtida de
maneira análoga.
Figura 4-1: Espelho PMOS simples.
Utilizando-se do fato de que as tensões entre porta e fonte dos transistores são
iguais, será possível estabelecer a relação apresentada em (4.1).
𝐼 = 𝐼𝑅𝐸𝐹 ∙
𝑊2𝐿1
𝑊1𝐿2 (4.1)
A tensão no dreno de 𝑀2 deve ser mantida em um nível tal que garanta a sua
operação na região de saturação. Portanto, a equação (4.2) deve ser respeitada.
𝑉𝑜 ≤ 𝑉𝐺𝑆 + 𝑉𝐷𝐷 − 𝑉𝑡 (4.2)
26
O funcionamento do espelho de corrente em cascode segue o mesmo princípio
apresentado anteriormente. Uma das vantagens dessa configuração é o aumento da
impedância de saída através de uma realimentação negativa. O circuito da Figura 4-2
ilustra o espelho de corrente em cascode utilizado no projeto.
Figura 4-2: Espelho PMOS em cascode.
O objetivo do circuito da Figura 4-2 é fazer com que a corrente 𝐼 seja praticamente
constante, independentemente da tensão 𝑉𝑜. Essa propriedade caracteriza uma impedância
de saída infinita na fonte de corrente.
A corrente de dreno do transistor é definida pela sua tensão 𝑉𝐺𝑆. No entanto, essa
corrente é afetada pela tensão 𝑉𝐷𝑆 devido ao efeito da modulação de canal. Dessa forma,
o objetivo da configuração cascode é o de manter 𝑉𝑥 o mais constante possível,
independentemente das variações em 𝑉𝑜.
No circuito da Figura 4-2, a tensão de polarização da porta do transistor 𝑀2 é
determinada pelo transistor 𝑀1, enquanto a tensão da porta do transistor 𝑀3 é definida
pela fonte de tensão 𝑉𝑝.
Para uma dada corrente 𝐼, as tensões 𝑉𝐺𝑆 de 𝑀2 e 𝑀3 ficam determinadas. Como
𝑉𝑝 é fixa, então 𝑉𝑥 também estará fixa. Um suposto aumento da tensão 𝑉𝑜 faz com que 𝐼
tenda a aumentar e, consequentemente, 𝑉𝑥 aumentará, pois a tensão de porta de 𝑀2 é
constante. Entretanto, como a tensão 𝑉𝑝 é fixa, um aumento em 𝑉𝑥 provocará uma redução
de 𝑉𝐺𝑆3, forçando a redução da corrente 𝐼. Isso forçará a corrente 𝐼 a voltar ao seu valor
original, mesmo com o aumento em 𝑉𝑜. Dessa forma, o efeito de realimentação negativa
tenta impedir que a corrente 𝐼 varie com 𝑉𝑜, o que caracteriza uma fonte de corrente com
altíssima impedância de saída [10].
Neste trabalho, as fontes de corrente utilizadas para polarizar os espelhos de
corrente serão externas ao chip. O mesmo pode ser dito sobre a implementação da tensão
de polarização 𝑉𝑝.
4.2 CASAMENTO DE COMPONENTES
O casamento de componentes é um requisito necessário em algumas estruturas do
projeto, o qual é obtido de maneira natural em nível de esquemático, pois os
descasamentos de componentes são oriundos do processo de fabricação. Apesar disso, o
projeto em nível de esquemático levará esse requisito em consideração, pois é necessário
27
que o desenvolvimento do projeto neste nível esteja de acordo com a implementação em
nível de layout.
Usando esse conceito, algumas estratégias de layout foram desenvolvidas [11],
visando a redução destes efeitos no descasamento de transistores MOS. Uma dessas
técnicas irá influenciar de maneira direta a forma com que deve ser projetado o circuito
em nível de esquemático. Quando surge a necessidade de utilizar dispositivos de grande
dimensão, deve-se fracioná-los em um número de elementos menores e idênticos e
associá-los em paralelo.
As técnicas de casamento de componentes serão utilizadas em espelhos de
corrente e nos capacitores do DAC interno. Usando o circuito da Figura 4-1 como base,
o mesmo espelho será implementado utilizando a técnica citada conforme a Figura 4-3.
Figura 4-3: Espelho PMOS simples utilizando técnica contra descasamento.
Os softwares de simulação utilizam o parâmetro 𝑚 (multiplicidade) com o
objetivo de simplificar visualmente a implementação do circuito. Este parâmetro
determina a quantidade de transistores idênticos que estarão associados em paralelo. No
caso da Figura 4-3, é possível projetar um circuito equivalente utilizando um único
transistor de cada lado com as mesmas dimensões, porém com multiplicidade igual a 2.
4.3 REDUÇÃO DA TENSÃO DE OFFSET
A tensão de offset presente no circuito contribui de maneira negativa ao bom
funcionamento do ADC. Portanto, buscando reduzir a interferência causada por esse
fator, foram empregadas técnicas de projeto que são utilizadas especialmente para
minimizar esse tipo de problema. O cancelamento da tensão de offset foi possível através
da amostragem bottom-plate e de transistores que funcionavam como chaves dummy
Essas técnicas foram aplicadas ao comparador e no amplificador operacional
presente no DAC interno. As duas aplicações são significativamente parecidas.
4.3.1 CANCELAMENTO DA TENSÃO DE OFFSET NO COMPARADOR
O circuito utilizado para o cancelamento da tensão de offset na entrada do
comparador é ilustrado na Figura 4-4. Para facilitar o entendimento do funcionamento
desse circuito, foi considerado que toda a tensão de offset nas entradas do comparador
está presente em apenas um dos terminais, no caso o terminal positivo. Esse processo será
iniciado durante a fase de Reset.
28
Além da tensão de offset na entrada do comparador, outro fator de desempenho
que apresenta considerável influência nesse bloco são as injeções de cargas. A chave
complementar presente na malha de realimentação será responsável por dar origem a esse
fator que afetará o nível de tensão sobre o capacitor 𝐶6.
Um dos objetivos do circuito utilizado é fazer com que as cargas indesejáveis que
são drenadas por 𝐶6 sejam independentes do nível de tensão de entrada.
Consequentemente, a variação de tensão sobre o capacitor será constante e pode ser
tratada como uma tensão de offset extra.
Figura 4-4: Cancelamento da tensão de offset no Comparador.
A injeção de cargas durante amostragem do sinal e o cancelamento da tensão de
offset são tratados através de uma amostragem bottom-plate (𝑀1) e de uma chave dummy
(𝑀2). Para o bom funcionamento da chave dummy, é necessário que a largura de canal
equivalente do seu transistor esteja de acordo com (4.3). Em relação ao comprimento de
canal (𝐿), é necessário que os transistores 𝑀1 e 𝑀2 possuam as mesmas dimensões.
𝑊2 =
𝑊1
2 (4.3)
O critério adotado para dimensionar esses transistores levou em consideração a
precisão no casamento dos componentes. Os dois transistores possuem os parâmetros
apresentados na Tabela 4.1.
Tabela 4.1: Parâmetros dos transistores do cancelamento de offset do comparador.
M1 M2
W 0,22 𝜇𝑚 0,22 𝜇𝑚
L 0,18 𝜇𝑚 0,18 𝜇𝑚
m 2 1
O início da conversão é marcado pelas subidas dos sinais auxiliares FAx e Reset.
Durante o tempo em que a fase FAx permanecer em nível lógico alto, a chave 𝑀1 estará
fechada e a chave dummy estará aberta. Como nesse instante a tensão de entrada está
sendo aplicado ao terminal positivo do comparador, que está operando em malha fechada,
29
o capacitor 𝐶6 estará sendo carregado com o nível de tensão determinado em (4.4).
Enquanto a chave 𝑀1 permanecer fechada, o seu canal estará sendo carregado. O circuito
equivalente durante esse intervalo é apresentado na Figura 4-5.
Figura 4-5: Cancelamento da tensão de offset no Comparador durante FAx e Reset.
𝑉𝐶6 = 𝑉− = (𝑉𝑖𝑛 + 𝑉𝑜𝑓𝑓𝑠𝑒𝑡) ∙
𝐴
𝐴 + 1 (4.4)
Com o término da fase FAx, a chave 𝑀1 estará aberta e a carga armazenada em
seu canal deverá ser distribuída através dos seus dois terminais. Uma consideração usual
é adotar que metade da carga total irá fluir por cada terminal. Portanto, uma das metades
dessa carga será absorvida pelo terra, enquanto a segunda metade irá fluir seguindo o
outro terminal em direção a chave dummy. Essa chave passará a estar fechada com a
mudança no nível de tensão de FAx. Esse componente, em teoria, é projetado para
armazenar toda a carga despejada pelo terminal de 𝑀1. Logo, para que isso aconteça, é
necessário que as cargas dos dois transistores estejam de acordo com a equação (4.5). A
diferença de tensão entre dreno e fonte de 𝑀1 não depende do sinal de entrada. Portanto,
a carga injetada por essa chave será constante.
∆𝑄1
2= ∆𝑄2 (4.5)
𝑊1𝐿1𝐶𝑜𝑥 ∙ (𝑉𝐺𝑆 − 𝑉𝑡)
2= 𝑊2𝐿2𝐶𝑜𝑥 ∙ (𝑉𝐺𝑆 − 𝑉𝑡) (4.6)
A partir das equações (4.5) e (4.6), é possível justificar a relação entre as
dimensões dos dois transistores. O uso de dimensões mínimas é recomendado para esse
tipo de implementação.
Idealmente, a equação (4.5) seria rigorosamente respeitada, porém na prática isso
não ocorre. Parte da carga que é lançada pelo terminal de 𝑀1 será drenada por 𝐶6,
modificando a tensão sobre esse capacitor. Essa nova tensão é definida em (4.7).
𝑉𝐶6 = 𝑉− = (𝑉𝑖𝑛 + 𝑉𝑜𝑓𝑓𝑠𝑒𝑡) ∙
𝐴
𝐴 + 1+ 𝑉𝑀1 (4.7)
30
A influência causada pela parcela 𝑉𝑀1 é insignificante, pois esta é muito pequena
se comparada à tensão de offset.
O comparador estará operando em malha aberta com o início do sinal FCx. Nesse
intervalo a chave controlada pelo sinal 𝑅𝑏 estará aberta e as cargas que ali foram
acumuladas irão ser distribuídas entre a chave dummy e o 𝐶6. Esse efeito não irá modificar
de forma significante a tensão armazenada em 𝐶6. Sendo assim, será considerado que a
tensão nesse componente está de acordo com a equação (4.4).
O término do tempo de amostragem é determinado pela descida do Reset e, com
isso, a saída do DAC passará a ser aplicada ao terminal positivo do comparador. Embora
a tensão de entrada não seja mais considerada nesse terminal, o mesmo não pode ser dito
sobre a tensão de offset.
O comparador estará operando em malha aberta e o seu comportamento será
determinado através da equação (2.18). A saída do comparador depende da diferença de
tensão entre os dois terminais.
𝑉+ − 𝑉− = 𝑉𝐷𝐴𝐶 − 𝑉𝑖𝑛 ∙𝐴
𝐴+1+
𝑉𝑜𝑓𝑓𝑠𝑒𝑡
𝐴+1 (4.8)
Através da equação (4.8), é possível notar que a saída do comparador irá depender
quase que exclusivamente do resultado de 𝑉𝐷𝐴𝐶 − 𝑉𝑖𝑛. A tensão de offset não será
cancelada totalmente, porém é reduzida por um fator 𝐴 + 1.
4.3.2 CANCELAMENTO DA TENSÃO DE OFFSET NO BUFFER
O circuito utilizado para realizar esta tarefa é ilustrado na Figura 4-6. Este foi
implementado a partir de um amplificador operacional de quatro entradas conhecido
como DDA (Difference Differential Amplifier) [12]. Para garantir que o transistor
utilizado como entrada do amplificador operacional não despolarize, é utilizada uma fonte
de tensão, 𝑉𝑂𝐹𝐹, igual a 1𝑉.
Figura 4-6: Cancelamento da tensão de offset no buffer.
31
A saída do DDA projetado neste trabalho é definida na equação (4.9). Onde 𝐴 é o
ganho total do amplificador operacional.
𝑣𝑜 = 𝐴 ∙ (𝑉1+ + 𝑉2+ − 𝑉1− − 𝑉2−) (4.9)
Com o objetivo de simplificar a análise do cancelamento da tensão de offset no
buffer, será considerado que somente os terminais positivos de cada amplificador
diferencial possuem essa tensão indesejada.
Assim como ocorreu com o comparador, as injeções de cargas estarão
influenciando negativamente no desempenho desse circuito. Para reduzir esse efeito, será
utilizado o mesmo conceito apresentado anteriormente. Os parâmetros da chave dummy
e do transistor utilizados para a amostragem bottom-plate serão iguais aos empregados
no comparador.
A primeira etapa do processo a ser descrito nessa subseção ocorre quando o sinal
de controle 𝑅𝑏 está em nível lógico alto. Consequentemente, apenas o amplificador
diferencial dois estará operando em malha fechada, conforme ilustra a Figura 4-7. Dessa
forma, o capacitor 𝐶5 estará sendo carregado com a tensão na saída do amplificador
operacional, que corresponde à equação (4.10).
𝑉𝐶5 = 𝑉2− =
𝐴
𝐴 + 1∙ (𝑉𝑜𝑠1 + 𝑉𝑜𝑠2 + 𝑉𝑂𝐹𝐹) (4.10)
A etapa inicial desse processo possui grande importância na redução da
quantidade de cargas que são injetadas no capacitor 𝐶5, pois é durante esta etapa que a
chave dummy e o transistor responsável pela amostragem bottom-plate estarão sendo
controlados pelo sinal 𝑅𝑎. O funcionamento desses dois componentes são iguais aos
apresentados anteriormente para o comparador. A abertura da chave controlada por 𝑅𝑏
não irá influenciar de maneira significativa a tensão sobre 𝐶5.
Figura 4-7: Cancelamento da tensão de offset no buffer durante Ra e Rb.
Com o término do sinal de Reset, a saída do DDA passará a realimentar o terminal
negativo do amplificador diferencial um, conforme a Figura 4-8. O Reset em nível lógico
baixo significa que a conversão já foi iniciada, logo, as fases FA, FB e FC passam a
ocorrer sequencialmente para cada bit da conversão. Estes sinais auxiliares são
responsáveis por realizar o chaveamento apropriado dos capacitores do DAC, de modo a
32
apresentar no terminal positivo desse mesmo amplificador diferencial uma tensão que é
obtida através dos capacitores de divisão ou dos capacitores de memória. Essa tensão é
ilustrada na Figura 4-8 com o nome de 𝑉𝐷𝑀.
Figura 4-8: Cancelamento da tensão de offset no buffer durante conversão.
Dada a situação do circuito, a tensão do terminal negativo do amplificador
diferencial um é também a saída do DAC e ambas serão iguais a (4.11).
𝑉𝐷𝐴𝐶 = 𝑉1− =
𝐴
𝐴 + 1∙ (𝑉1+ + 𝑉2+ − 𝑉2−) (4.11)
Utilizando as equações (4.10) e (4.11), é possível encontrar o resultado final na
saída do buffer. A tensão de offset não será completamente removida, porém será reduzida
por um fator 𝐴 + 1.
𝑉𝐷𝐴𝐶 = 𝑉1− = (𝑉𝐷𝑀 +
𝑉𝑂𝐹𝐹 + 𝑉𝑜𝑠1 + 𝑉𝑜𝑠2
𝐴 + 1) ∙
𝐴
𝐴 + 1 (4.12)
4.4 PORTAS LÓGICAS
As portas lógicas são os componentes mais básicos projetados no trabalho. Essas
estruturas possuem uma rede de transistores PMOS que será responsável por formar
caminhos que liguem 𝑉𝐷𝐷 à saída, e outra rede de transistores NMOS responsável por
formar caminhos que liguem o ground à saída. Essas redes são chamadas de pull-up e
pull-down, respectivamente.
O funcionamento dessas estruturas é baseado no chaveamento complementar do
circuito pull-up e pull-down. Nesse sentido, um sinal de nível lógico alto na entrada de
um transistor PMOS faria com que este operasse em corte, enquanto o transistor NMOS
estaria operando em triodo, portanto conduzindo. O comportamento oposto também é
verdadeiro.
A tecnologia utilizada para desenvolver o projeto do ADC permite utilizar
transistores CMOS com largura de canal mínima de 0,22𝑢𝑚, porém utilizar um transistor
com essas características causaria problemas durante o layout. A versão em nível de
layout dos componentes básicos, tais como, transistores e capacitores, são criados
33
automaticamente pelo software de projeto de circuitos integrados. O problema surge
quando é criado o layout dos transistores com dimensões mínimas, pois esses são criados
sem os contatos de dreno e fonte, conforme a Figura 4-9.
Figura 4-9: Layout automático do transistor de dimensões mínimas.
Uma possível solução para esse problema é adicionar manualmente o contato
desses dois terminais. Embora resolva o problema, esta solução não foi utilizada, pois ao
adicionar os dois contatos, a área equivalente desse transistor é muito próxima da área
ocupada por um transistor com dimensões maiores que já possua os contatos. Essa
situação é ilustrada na Figura 4-10.
Figura 4-10: (a) Transistor com 𝑊 = 0,22 𝜇𝑚. (b) Transistor com 𝑊 = 0,4𝜇𝑚.
Uma segunda solução é implementar os dois contatos utilizando uma área menor.
Para isso ser possível, seria necessário inserir dois contatos que não seguem
rigorosamente as regras de layout desse processo, pois estes seriam criados não
respeitando a área mínima de metal sugerida pelo fabricante. Essa técnica pode apresentar
problemas em larga escala durante a fabricação desses componentes.
O projeto das portas lógicas foi realizado optando pela primeira solução. O motivo
principal é a pequena diferença entre a área total que seria ocupada pelos transistores das
duas implementações.
34
Tendo em vista a situação descrita acima, a largura de canal mínima utilizada no
desenvolvimento das portas lógicas é igual a 0,4 𝜇𝑚.
Nesse trabalho foram implementadas as seguintes portas lógicas:
NOT;
AND;
OR;
NOR de 10 entradas.
4.4.1 NOT
O circuito utilizado para implementar o inversor é ilustrado na Figura 4-11. Como
pode ser observado, essa estrutura é de baixa complexidade.
Figura 4-11: Esquemático do NOT.
Um método muito usado para determinar a largura de canal do transistor PMOS é
garantir que a equação (4.13) seja satisfeita. A largura de canal do transistor 𝑀2 é maior
para compensar a menor mobilidade das lacunas do PMOS em relação a mobilidade dos
elétrons do NMOS.
𝑘𝑝𝑛
𝑘𝑝𝑝=
𝑊𝑝
𝑊𝑛 (4.13)
A consequência direta desse método é garantir que o tempo de subida e o tempo
de descida serão aproximadamente iguais. A partir da Tabela 3.4, é possível observar que
a razão entre os 𝑘𝑝 é aproximadamente igual a 5.5. Tendo isso em vista, a largura de canal
do transistor PMOS foi projetada 5 vezes maior que a largura de canal do NMOS. A
necessidade de igualar o tempo de subida com o tempo de descida da porta lógica não é
um requisito crucial no projeto do ADC proposto.
Os dois transistores utilizados na implementação dessa porta possuem os seus
parâmetros apresentados na Tabela 4.2.
Tabela 4.2: Parâmetros dos transistores 𝑀1 e 𝑀2.
M1 M2
W 0,4 𝜇𝑚 2 𝜇𝑚
L 0,18 𝜇𝑚 0,18 𝜇𝑚
m 1 1
35
Considerando na entrada um sinal de nível lógico alto, o transistor 𝑀1 estará
conduzindo. Dessa forma, será levada até a saída do inversor o nível lógico baixo que
está presente na fonte de 𝑀1. Para essa mesma condição, 𝑀2 estará operando em corte,
confirmando o chaveamento complementar. Em uma situação na qual é aplicado na
entrada do inversor o nível lógico baixo, apenas o transistor 𝑀2 estará conduzindo. Com
isso, a saída do inversor corresponderá ao nível lógico alto. Esse comportamento confirma
a tabela verdade do inversor.
4.4.2 AND
Essa estrutura foi implementada através de duas outras portas lógicas, um NAND
e um NOT. O circuito resultante é ilustrado na Figura 4-12. Os transistores 𝑀1 e 𝑀2 dessa
estrutura possuem os mesmos parâmetros dos transistores da Tabela 4.2.
Figura 4-12: Esquemático do AND.
Os dois transistores do pull-down da Figura 4-12 estão conectados em série,
portanto é necessário que esses dois transistores estejam conduzindo para levar o ground
até a saída do NAND. Essa situação ocorre quando as duas entradas estão em nível lógico
alto. Dessa forma, seria aplicado na entrada do inversor o nível lógico baixo. Como visto
anteriormente, a saída do inversor seria igual a nível lógico alto.
Os dois transistores da rede pull-up estão conectados em paralelo, portanto, para
𝑉𝐷𝐷 ser conduzido até a saída do NAND, é necessário que pelo menos um dos dois
transistores esteja operando em triodo. A condição para que isso ocorra, é que seja
aplicado nível lógico baixo em uma das entradas do AND.
4.4.3 OR
A abordagem utilizada para implementar essa porta lógica é parecida com a
abordagem aplicada no AND. No caso da porta OR, a sua construção foi realizada através
da associação das portas lógicas NOR e NOT, conforme a Figura 4-13. A dimensão dos
transistores utilizados na porta OR estão de acordo com a Tabela 4.2.
O raciocínio utilizado para entender o funcionamento da porta AND pode ser
repetido para o OR. A associação em série dos dois transistores da rede pull-up faz com
que seja necessário que ambos estejam operando em saturação, consequentemente,
conduzindo 𝑉𝐷𝐷 até a saída do NOR. Para que isso ocorra, é necessário receber nível
36
lógico baixo nas duas entradas. A saída do NOR serve como entrada do inversor. Portanto,
o resultado apresentado pelo OR será igual a nível lógico baixo.
Figura 4-13: Esquemático do OR.
Os dois transistores da rede pull-down estão associados em paralelo. Portanto,
para que ocorra a condução do ground até a saída do NOR, é necessário que pelo menos
um dos transistores dessa rede esteja operando em triodo. Como tratam-se de transistores
NMOS, a condição para que isso ocorra é uma das entradas ser igual a nível lógico alto.
A saída do circuito será igual a nível lógico alto, confirmando o comportamento da porta
OR para essas condições.
4.4.4 NOR DE 10 ENTRADAS
Essa porta lógica é usada uma única vez no circuito. É utilizada no registrador de
aproximações sucessivas, mais especificamente no registrador de deslocamento. O seu
papel neste bloco é funcionar como um start, pois o registrador de deslocamento irá
iniciar o seu funcionamento de maneira coerente após a inserção do primeiro bit de nível
lógico alto a partir do NOR de 10 entradas. O esquemático dessa porta lógica pode ser
visto na Figura 4-14.
Figura 4-14: Esquemático do NOR de 10 entradas.
37
A saída dessa estrutura estará em nível lógico alto apenas quando todas as entradas
estiverem em nível lógico baixo, pois os transistores em série da rede pull-up estarão em
triodo, abrindo caminho para o 𝑉𝐷𝐷 chegar até a saída do circuito. Os transistores da rede
pull-down estarão operando em corte, porque o sinal na fonte dos transistores não irá
influenciar na saída do circuito. Para o caso em que pelo menos uma das entradas é igual
nível lógico alto, pelo menos um dos transistores da rede pull-down estará operando em
saturação, conduzindo o nível lógico baixo até a saída. Nessa situação, pelo menos um
dos transistores da rede pull-up estará operando em corte. Logo, esse caminho único que
existe até a saída estará aberto e 𝑉𝐷𝐷 não chegará até a saída. Os parâmetros dos
transistores 𝑀1 e 𝑀2 estão definidos na Tabela 4.3.
Tabela 4.3: Parâmetros dos transistores do NOR de 10 entradas.
M1 M2
W 0,6 𝜇𝑚 0,66 𝜇𝑚
L 0,18 𝜇𝑚 0,18 𝜇𝑚
m 1 1
4.5 CHAVES ANALÓGICAS
O chaveamento do circuito foi realizado através de chaves analógicas CMOS.
Esse tipo de chave possui vantagens em relação as topologias mais simples que utilizam
apenas um tipo de transistor. A principal vantagem da chave CMOS em relação à chave
NMOS, é que a primeira permite transmitir o sinal de entrada até o sinal de saída sem
interferência da tensão de threshold. Na Figura 4-15 é ilustrada a chave NMOS.
Figura 4-15: Chave NMOS.
A tensão de porta da chave NMOS funcionará como controle, podendo receber
𝑉𝑆𝑆 ou 𝑉𝐷𝐷. Fazendo 𝑉𝑐𝑜𝑛𝑡 = 𝑉𝑆𝑆, o transistor estará em corte e a chave aberta. O
problema pode surgir quando é feito 𝑉𝑐𝑜𝑛𝑡 = 𝑉𝐷𝐷, pois o capacitor 𝐶 só pode ser
carregado até uma tensão máxima dada por 𝑉𝑜𝑚𝑎𝑥 = 𝑉𝐶𝐶 − 𝑉𝑡. Portanto, para situações
em que 𝑉𝑖𝑛 > 𝑉𝑜𝑚𝑎𝑥, a tensão limiar será atingida, fazendo com que o transistor NMOS
entre em corte. Para o caso em que o capacitor 𝐶 está sendo descarregado, a tensão 𝑉𝑖𝑛
estará sendo limitada inferiormente apenas por 𝑉𝑆𝑆, que é a menor tensão permitida no
circuito integrado MOS.
A chave PMOS possui restrições semelhantes. Porém, neste caso o limite mínimo
da tensão 𝑉𝑜 que é afetado, enquanto 𝑉𝑜𝑚𝑎𝑥 é igual a 𝑉𝐷𝐷. O limite mínimo de 𝑉𝑜é igual a
𝑉𝑆𝑆 − 𝑉𝑡. Como se trata de um transistor PMOS, a tensão de threshold é negativa.
38
A chave CMOS busca combinar as vantagens dessas duas chaves em uma única
chave, através do circuito da Figura 4-16. Como as duas chaves estão associadas em
paralelo, mesmo que uma delas esteja em corte porque a sua respectiva tensão limiar foi
atingida, a outra chave continuará fechada e transmitindo a tensão na entrada de maneira
correta. Portanto, o limite máximo e o limite mínimo da tensão na saída serão iguais a
𝑉𝐷𝐷 e 𝑉𝑆𝑆, respectivamente.
Figura 4-16: Chave CMOS.
Uma segunda vantagem presente nas chaves CMOS, é o fato de que estas são
menos afetadas pelas injeções de cargas. Quando os transistores estão conduzindo, o canal
está formado, contendo elétrons no transistor NMOS e lacunas no PMOS. Assim que a
chave é aberta, as cargas que ali estavam armazenadas são lançadas pelos dois terminais
desse transistor, produzindo um erro na tensão da carga capacitiva, conforme é ilustrado
na Figura 4-17. Os elétrons despejados pelos transistores NMOS provocariam uma queda
dessa tensão, enquanto as lacunas despejadas pelos transistores PMOS provocariam um
aumento da mesma. Consequentemente, esses dois efeitos se cancelam parcialmente e as
variações na tensão de saída serão menores.
Figura 4-17: Injeções de cargas através da chave CMOS.
As cargas que ainda influenciariam a tensão de saída foram tratadas através de
quatro transistores que estarão funcionando como chave dummy. Diferentemente do que
ocorreu no comparador e no amplificador operacional, na chave CMOS serão utilizados
dois dummy para cada transistor que está contribuindo com as injeções de cargas, no caso
39
𝑀1 e 𝑀2. O motivo desse acréscimo é para prevenir, parcialmente, alterações nas tensões
dos dois terminais. Isto não foi necessário anteriormente, pois naquela ocasião o terminal
que não possuía chave dummy estava conectado ao terra.
O dimensionamento dos transistores da chave dummy e as considerações
utilizadas para o projeto desse componente estão de acordo com os conceitos
apresentados na Subseção 4.3.1. Portanto, os parâmetros dos transistores utilizados para
o projeto da chave CMOS estão definidos na Tabela 4.4.
Tabela 4.4: Parâmetros dos transistores utilizados na chave CMOS.
M1 M2 M3 M4 M5
W 0,4 𝜇𝑚 0,4 𝜇𝑚 0,4 𝜇𝑚 0,4 𝜇𝑚 1 𝜇𝑚
L 0,18 𝜇𝑚 0,18 𝜇𝑚 0,18 𝜇𝑚 0,18 𝜇𝑚 0,18 𝜇𝑚
m 2 2 1 1 1
Os transistores 𝑀1 e 𝑀2 foram projetados com dimensões mínimas com a
finalidade de minimizar os problemas com as injeções de cargas. Os dois transistores
possuem largura de canais iguais para que a quantidade de elétrons injetados seja
aproximadamente igual à quantidade de lacunas injetadas.
4.6 REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS (SAR)
A análise comportamental do SAR foi realizada no Capítulo 3. Através de
algumas portas lógicas e dois conjuntos de flip-flops tipo D, esse bloco será o responsável
por apresentar o resultado final do ADC.
O primeiro conjunto de flip-flops não possui as funções de preset e clear e serão
utilizados no registrador que armazenará os bits de saída do ADC. O segundo conjunto
contará com essas duas funções e estará sendo usado no registrador de deslocamento.
4.6.1 FLIP-FLOPS
A configuração utilizada para implementar os flip-flops tipo D é conhecida como
mestre-escravo, conforme a Figura 4-18.
Figura 4-18: Flip-flop tipo D mestre-escravo.
40
Esse circuito é apenas uma representação que busca simplificar o circuito
visualmente. O projeto real foi desenvolvido através de transistores, ao invés de optar por
utilizar diretamente portas lógicas. A vantagem desse método é a implementação mais
compacta das máscaras de layout.
De modo geral, as chaves utilizadas nesse tipo de estrutura são do tipo CMOS,
porque estas conseguem transmitir os dados de entrada até a saída sem que ocorra
alteração no sinal. Portanto, o sinal de entrada D será transmitido corretamente.
O funcionamento dessa estrutura pode ser explicado a partir de duas condições. A
primeira condição ocorre quando 𝐶𝐿𝐾 está em nível lógico baixo, consequentemente o
seu inverso (𝐶𝐿𝐾̅̅ ̅̅ ̅̅ ) está em nível lógico alto. Dessa forma, a entrada está conectada ao
latch mestre, cuja malha de realimentação está aberta, enquanto o latch escravo está
isolado. Portanto, a saída Q permanece no valor previamente armazenado no latch
escravo cuja malha de realimentação está agora fechada. As capacitâncias nodais do
mestre são carregadas com as tensões apropriadas correspondentes ao valor presente na
entrada [13]. O circuito equivalente está ilustrado na Figura 4-19.
Figura 4-19: Circuito equivalente do flip-flop para 𝐶𝐿𝐾 = 𝑉𝑆𝑆.
A segunda condição ocorre quando 𝐶𝐿𝐾̅̅ ̅̅ ̅̅ está em nível lógico baixo, conforme é
ilustrado na Figura 4-20. Com isso, o latch mestre está isolado da linha de dados de
entrada. Então, como 𝐶𝐿𝐾 está em nível lógico alto, a malha de realimentação do latch
mestre passa a estar fechada e o valor de D, naquele instante, será utilizado como entrada,
permanecendo constante através da realimentação positiva. Além disso, sua saída está
conectada ao latch escravo cuja malha de realimentação está agora aberta. As
capacitâncias nodais no escravo são apropriadamente carregadas tal que, quando 𝐶𝐿𝐾̅̅ ̅̅ ̅̅ vai
para nível lógico alto novamente, o latch escravo volta a operar em malha fechada e o
valor prévio de sua entrada será mantido através da realimentação positiva. Portanto, a
saída do flip-flop não será alterada por causa dessa transição.
Figura 4-20: Circuito equivalente do flip-flop para 𝐶𝐿𝐾 = 𝑉𝐷𝐷.
41
A partir dessa descrição, é possível concluir que a saída é atualizada pela transição
positiva do sinal de clock. As funções preset e clear não dependem do sinal de clock para
serem ativadas.
Quando pelo menos uma das entradas do NOR é igual a nível lógico alto, a saída
dessa porta lógica será sempre igual a nível lógico baixo, independentemente das outras
entradas. Esse conceito é fundamental para o funcionamento das funções preset e clear.
A situação mais simples ocorre quando o preset é igual a 𝑉𝐷𝐷, pois esse sinal
determinará a saída do NOR que será usada como entrada do inversor. O resultado final
não depende da outra entrada e será sempre igual a 𝑉𝑆𝑆. Para a situação em que o reset é
igual a 𝑉𝐷𝐷, as duas portas lógicas NOR do latch escravo serão importantes para o
resultado final. Como a saída do NOR de entrada é igual a 𝑉𝑆𝑆, o NOR seguinte possuirá
as duas entradas iguais a nível lógico baixo. A saída dessa porta lógica, que é igual a 𝑉𝐷𝐷,
será invertida e o resultado final será encontrado.
A versão completa do circuito da Figura 4-18, em nível de transistores, é
apresentada na Figura 4-21.
Figura 4-21: Circuito do flip-flop tipo D com preset e clear.
A implementação do flip-flop sem preset e clear utilizou um circuito semelhante.
A única diferença é que essa segunda versão do circuito possui os pinos de preset e clear
aterrados internamente. Os parâmetros dos transistores estão definidos na Tabela 4.5.
Tabela 4.5: Parâmetros dos transistores utilizados no flip-flop.
M1 M2
W 0.6 𝜇𝑚 0.66 𝜇𝑚
L 0.18 𝜇𝑚 0.18 𝜇𝑚
m 1 1
42
4.7 SAMPLE-HOLD E COMPARADOR
Este bloco possui relativa complexidade, conforme é ilustrado na Figura 4-22.
Porém, é composto por estruturas conhecidas nos projetos de circuito integrado, como
amplificador diferencial, espelhos de corrente e amplificador cascode.
Figura 4-22: Circuito do comparador.
No início de cada conversão, a função do comparador é realizar a amostragem do
sinal de entrada e o cancelamento da tensão de offset de entrada simultaneamente. Dessa
forma, é necessário que este bloco esteja funcionando em malha fechada e o latch esteja
isolado do restante do circuito. O pino 𝐶, que é a saída do amplificador em cascode, é
utilizado para realimentar o amplificador operacional e o pino 𝐿 será responsável por
conectar o latch ao restante do circuito. O controle dessa chave é feito pelo sinal FA. O
capacitor de compensação, 𝐶𝐶, estará conectado em paralelo com o amplificador cascode
enquanto o Reset permanecer em nível lógico alto, portanto, durante toda a fase de
amostragem do sinal de entrada.
A resposta em frequência do comparador será equacionada utilizando como
referência o estudo apresentado em [4]. Dessa forma, o primeiro passo é encontrar o
modelo equivalente para cada estágio de ganho.
O primeiro estágio é o amplificador diferencial, conforme Figura 4-23. Para essa
análise, será assumida uma entrada diferencial.
Figura 4-23: Circuito do amplificador diferencial para entrada diferencial.
43
O modelo equivalente do primeiro estágio é determinado pelos valores
apresentados abaixo e, consequentemente, resultando no circuito da Figura 4-24.
𝑍𝑖𝑛1 =
2
𝑠𝐶𝐺𝑆4 (4.14)
𝑅1 = 𝑅𝑑𝑠5//𝑅𝑑𝑠7 (4.15)
𝐺𝑚1 = 𝑔𝑚4 = 𝑔𝑚5 (4.16)
Figura 4-24: Circuito equivalente do amplificador diferencial.
A impedância 𝑍𝑖𝑛2 é determinada durante a construção do modelo equivalente do
segundo estágio de ganho, pois esta é a impedância de entrada vista a partir do
amplificador cascode. A implementação do circuito equivalente do segundo estágio é
feita utilizando o esquemático da Figura 4-25.
Figura 4-25: Circuito do amplificador cascode.
O método utilizado para construir o modelo do amplificador cascode é o mesmo
empregado para o amplificador diferencial. O capacitor de compensação não irá afetar
esse processo. As variáveis estão definidas a seguir.
𝑍𝑖𝑛2 =
1
𝑠𝐶𝐺𝑆11 (4.17)
44
𝑅2 = 𝑔𝑚9𝑅𝑑𝑠9𝑅𝑑𝑠8//𝑔𝑚10𝑅𝑑𝑠10𝑅𝑑𝑠11 (4.18)
𝐺𝑚2 = 𝑔𝑚11 (4.19)
A partir dessas informações, é possível construir o circuito equivalente do
amplificador cascode, conforme apresentado na Figura 4-26. O capacitor 𝐶𝑐 será
responsável por introduzir um polo dominante na função de transferência, pois está
conectado em paralelo com o amplificador cascode, que apresenta ganho negativo.
Figura 4-26: Circuito equivalente do amplificador cascode.
A capacitância 𝐶𝐿 é a impedância de entrada vista a partir da saída do amplificador
cascode; portanto, esta será igual a (𝐶𝐺𝑆13 + 𝐶𝐺𝑆14). Para simplificar o cálculo da função
de transferência e dos polos da mesma, será considerado que o capacitor 𝐶𝑐 é muito maior
que os capacitores 𝐶𝐺𝑆11 e 𝐶𝐿. Será possível encontrar a função de transferência do
sistema como um todo, a partir dos dois modelos implementados. O circuito equivalente
do comparador é ilustrado na Figura 4-27.
Figura 4-27: Circuito equivalente do comparador para entrada diferencial.
O cálculo da função de transferência é feito a partir da análise nodal de 𝑉𝑎 e 𝑉𝑏,
conforme apresentados nas equações (4.20) e (4.21), respectivamente. É importante
ressaltar que 𝑉𝑏 é igual a 𝑉𝑂𝑈𝑇.
𝑉𝑎
𝑅1+
𝑉𝑎
𝑍𝑖𝑛2+ 𝐺𝑚1 ∙ 𝑉𝑑 + (𝑉𝑎 − 𝑉𝑏) ∙ 𝑠 ∙ 𝐶𝑐 = 0 (4.20)
𝐺𝑚2 ∙ 𝑉𝑎 +
𝑉𝑏
𝑅2+ 𝑠 ∙ 𝐶𝐿 ∙ 𝑉𝑏 + (𝑉𝑏 − 𝑉𝑎) ∙ 𝑠 ∙ 𝐶𝑐 = 0 (4.21)
Usando as equações (4.17), (4.20) e (4.21), é possível encontrar a função de
transferência do sistema definida em (4.22). Na expressão apresentada não consta os
valores definitivos, pois esta substituição aumentaria consideravelmente o seu tamanho,
dificultando o estudo.
45
𝐻(𝑠) =𝑉𝑂𝑈𝑇
𝑉𝑑=
𝐺𝑚1𝐺𝑚2𝑅1𝑅2 ∙ [1 − 𝐶𝑐 ∙𝑠
𝐺𝑚2]
𝑎 ∙ 𝑠2 + 𝑏 ∙ 𝑠 + 1 (4.22)
𝑎 = 𝑅1𝑅2 ∙ (𝐶𝐺𝑆11𝐶𝐿 + 𝐶𝐺𝑆11𝐶𝑐 + 𝐶𝐿𝐶𝑐) (4.23)
𝑏 = 𝐺𝑚2𝐶𝑐𝑅1𝑅2 + 𝑅1 ∙ (𝐶𝐺𝑆11 + 𝐶𝑐) + 𝑅2 ∙ (𝐶𝐿 + 𝐶𝑐) (4.24)
A complexidade da função de transferência não permite identificar de maneira
trivial os polos do sistema. Uma inspeção detalhada do denominador da função mostra
que os polos são reais e estão amplamente separados. Dessa forma, é possível escrever o
denominador, 𝐷(𝑠), conforme apresentado em (4.25).
𝐷(𝑠) = (1 +
𝑠
𝜔𝑝1) ∙ (1 +
𝑠
𝜔𝑝2) ≅ 1 +
𝑠
𝜔𝑝1+
𝑠2
𝜔𝑝1𝜔𝑝2 (4.25)
Comparando os coeficientes do denominador de (4.22) e de (4.25), é possível
solucionar o sistema de equações e, portanto, a frequência do polo dominante, 𝜔𝑝1, é
determinada em (4.26). Neste cálculo foi considerado que o ganho do segundo estágio é
muito maior que um.
𝜔𝑝1 ≅
1
𝑅1 ∙ [𝐶𝐺𝑆11 + 𝐶𝑐 ∙ (1 + 𝐺𝑚2𝑅2)] + 𝑅2(𝐶𝐿 + 𝐶𝑐)
𝜔𝑝1 ≅1
𝑅1𝐶𝑐 ∙ (1 + 𝐺𝑚2𝑅2)
𝜔𝑝1 ≅1
𝑅1𝐶𝑐𝐺𝑚2𝑅2
(4.26)
A frequência do polo não dominante, 𝜔𝑝2, é dada por (4.27). Este resultado
depende diretamente das aproximações feitas para o cálculo de 𝜔𝑝1.
𝜔𝑝2 ≅
𝐺𝑚2𝐶𝑐
𝐶𝐺𝑆11𝐶𝐿 + 𝐶𝐺𝑆11𝐶𝑐 + 𝐶𝐿𝐶𝑐
𝜔𝑝2 ≅𝐺𝑚2
𝐶𝐺𝑆11 + 𝐶𝐿
(4.27)
Observando as equações de 𝜔𝑝1 e 𝜔𝑝2, é possível notar que, à medida que 𝐺𝑚2
aumenta, a distância entre os dois polos também aumentará. Esta separação torna o
circuito mais estável. Além disso, com o aumento de 𝐶𝐶, a frequência do polo dominante
diminuirá, enquanto 𝜔𝑝2 não será afetado. Este efeito também aumenta a estabilidade do
amplificador operacional.
Entretanto, surge um problema por causa do zero do sistema que está localizado
no semi-plano lateral direito. Esta característica introduz um desvio de fase negativo na
função de transferência, dificultando a estabilidade. Para escapar desse problema, é
inserida uma resistência, 𝑅𝐶, através do transistor 𝑀12, em série com o capacitor 𝐶𝐶.
46
A inserção de 𝑅𝐶 faz surgir um terceiro polo, porém este se localiza em uma
frequência muito maior que os demais e não apresentará efeitos significativos. A alteração
na frequência dos dois primeiros polos não é considerável. O zero da função de
transferência será o grande afetado, passando a ser igual a (4.28).
𝜔𝑧 = −
𝐶𝑐
𝐺𝑚2∙
1
(1 − 𝐺𝑚2𝑅𝐶) (4.28)
Devido à forte dependência da resistência entre dreno e fonte do transistor com a
polarização, não se consegue equacionar de forma simples e, ao mesmo tempo, precisa a
expressão 𝐺𝑚2𝑅𝐶 = 1, de forma a posicionar o zero no infinito. Neste trabalho, o
dimensionamento foi feito a partir de ajustes de acordo com os resultados obtidos em
simulação, de modo que o undershoot, gerado pelo zero no semi-plano lateral direito da
função de transferência, fosse minimizado. Dessa forma, os parâmetros do transistor 𝑀12
e do capacitor 𝐶𝐶 são apresentados na Tabela 4.6.
Tabela 4.6: Parâmetros do transistor 𝑀12 e do capacitor 𝐶𝐶 do comparador.
M12 Cc
W 1 𝜇𝑚 W 17,2 𝜇𝑚
L 8 𝜇𝑚 L 17,2 𝜇𝑚
M 1 Cef 599,864 𝑓𝐹
A chave 𝑀12 estará ligada apenas durante a amostragem do sinal de entrada.
Portanto, na comparação, os polos da função de transferência serão alterados, a frequência
do polo dominante será maior e, consequentemente, o sistema se tornará mais rápido. A
nova função de transferência está definida em (4.29).
𝐻(𝑠) =
𝐺𝑚1𝐺𝑚2𝑅1𝑅2
(1 + 𝑅1𝐶𝐺𝑆11 ∙ 𝑠) ∙ (1 + 𝑅2𝐶𝐿 ∙ 𝑠) (4.29)
Comparando as equações (4.22) e (4.29), é possível perceber que as duas funções
de transferência possuem o mesmo ganho DC. Portanto, a ausência de 𝐶𝐶 afetará apenas
os polos e o zero do sistema.
O ganho DC é um requisito importante, pois este influenciará na redução da tensão
de offset, conforme foi previsto em (4.8). Para o seu cálculo, é necessário analisar
primeiramente a polarização do circuito, que é feita através de espelhos de corrente
cascode. Os transistores utilizados na polarização estão sendo definidos na Tabela 4.7.
Além disso, é importante mencionar que a fonte de corrente, 𝐼𝐵, é igual a 2𝜇𝐴.
Tabela 4.7: Parâmetros dos transistores dos espelhos de corrente do comparador.
M1 M2 M3 M8 M9
W 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚
L 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚
m 2 2 2 5 5
47
Conforme previsto em (4.1), a corrente espelhada para os terminais de 𝑀2 é igual
a 2𝜇𝐴, enquanto a corrente espelhada para os terminais de 𝑀8 é igual a 5𝜇𝐴. Idealmente,
os transistores 𝑀4 e 𝑀5 estão casados. Logo, estará passando por cada terminal a metade
da corrente que passa pelo dreno de 𝑀2. Os transistores que são utilizados como carga
ativa também serão polarizados com a mesma corrente. Como pode ser observado na
equação (4.30), a única informação necessária que ainda não foi determinada para o
cálculo das resistências de efeito early (𝑅𝑑𝑠) é o lambda (parâmetro de modulação de
comprimento de canal) de cada transistor. O método utilizado para encontrar o lambda
de cada componente é descrito no Apêndice I.
𝑅𝑑𝑠 =
1
𝜆 ∙ 𝐼𝐷 (4.30)
O uso do amplificador diferencial PMOS é interessante, pois este permite eliminar
as influências do efeito de corpo de forma simples. Para isso, é necessário conectar o
substrato dos transistores 𝑀4 e 𝑀5 aos seus respectivos terminais de fonte. No processo
de integração adotado é possível alcançar o mesmo efeito para um amplificador
diferencial NMOS, porém a implementação das máscaras de layout é consideravelmente
mais complexa. Os parâmetros dos transistores que fazem parte do amplificador
diferencial são apresentados na Tabela 4.8.
Tabela 4.8: Parâmetros dos transistores do amplificador diferencial do comparador.
M4 M5 M6 M7
W 5 𝜇𝑚 5 𝜇𝑚 2 𝜇𝑚 2 𝜇𝑚
L 0,5 𝜇𝑚 0,5 𝜇𝑚 0,4 𝜇𝑚 0,4 𝜇𝑚
m 1 1 2 2
No amplificador diferencial, apenas as resistências 𝑅𝑑𝑠5 e 𝑅𝑑𝑠7 influenciarão de
forma direta no ganho DC do comparador. Estas são definidas em (4.31) e (4.32).
𝑅𝑑𝑠5 = 10,3 𝑀Ω (4.31)
𝑅𝑑𝑠7 = 4,2 𝑀Ω (4.32)
Além disso, é necessário calcular o ganho de transcondutância do amplificador
diferencial, que é igual a 𝐺𝑚1. Este é feito utilizando a fórmula definida em (4.33). O
cálculo utilizou como referência alguns dos valores extraídos da Tabela 3.4.
𝐺𝑚1 = 𝑔𝑚4 = √2 ∙ 𝑘𝑝 ∙ 𝑊 ∙ 𝐼𝐷
𝛼 ∙ 𝐿= 29,15 𝜇Ω−1 (4.33)
O restante do ganho DC é resultante do amplificador em cascode. Os parâmetros
dos transistores empregados neste estágio são apresentados na Tabela 4.9. As
polarizações dos transistores 𝑀3, 𝑀9 e 𝑀10 foram definidas de modo que estes estejam
sempre em saturação. Portanto, as fontes 𝑉1 e 𝑉2 são iguais a 0,5 𝑉 e 1,25 𝑉,
respectivamente.
48
Tabela 4.9: Parâmetros dos transistores do amplificador cascode.
M10 M11
W 10 𝜇𝑚 2 𝜇𝑚
L 0,2 𝜇𝑚 0,2 𝜇𝑚
m 5 5
O método adotado para calcular o ganho do amplificador diferencial é repetido
para o estágio em cascode. A corrente de dreno será igual para os quatro transistores que
fazem parte desse bloco. Dessa forma, é possível calcular a resistência 𝑅𝑑𝑠 de cada
transistor de maneira análoga à anterior. Os resultados obtidos para cada resistência estão
listados a seguir.
𝑅𝑑𝑠8 = 3,7 𝑀Ω (4.34)
𝑅𝑑𝑠9 = 3,7 𝑀Ω (4.35)
𝑅𝑑𝑠10 = 0,35 𝑀Ω (4.36)
𝑅𝑑𝑠11 = 0,35 𝑀Ω (4.37)
O cálculo de 𝐺𝑚2 é feito através da fórmula apresentada em (4.33), e o valor
encontrado para o ganho de transcondutância do segundo estágio é igual a 166,7 𝜇Ω−1.
Tendo calculado todas as variáveis necessárias, é possível obter o ganho DC do
comparador, conforme (4.38).
𝐻(0) = 𝐺𝑚1𝐺𝑚2𝑅1𝑅2 𝐻(0) = 14 ∙ 105 𝑉/𝑉
(4.38)
Além do seu papel na atenuação da tensão de offset, o ganho de tensão desses dois
estágios é importante para garantir que o sinal que estará chegando na entrada do inversor
corresponda a um nível lógico coerente, pois uma diferença mínima nos terminais de
entrada do amplificador operacional já faz com que a saída do estágio em cascode seja
levada para 0𝑉 ou 𝑉𝐷𝐷. Quanto maior o valor do ganho DC, maior será a resolução do
comparador.
O principal papel desse inversor lógico é impedir que a corrente que passa pelo
amplificador cascode seja reduzida quando ocorrer mudança de estado no latch, pois parte
seria consumida pelo mesmo, e o ganho reduziria drasticamente. O inversor lógico é
capaz de cumprir esse papel através de sua impedância de entrada altíssima. Os
transistores utilizados nesta estrutura estão definidos na Tabela 4.10.
Tabela 4.10: Parâmetros dos transistores do inversor formado por 𝑀13 e 𝑀14.
M13 M14
W 16 𝜇𝑚 400 𝑛𝑚
L 220 𝑛𝑚 220 𝑛𝑚
m 1 1
49
O inversor lógico formado pelos transistores 𝑀13 e 𝑀14 deve ser capaz de
receber/enviar muito mais corrente que os inversores que fazem parte do latch. O método
utilizado para garantir que esta característica seja satisfeita é dimensionar o transistor
𝑀13 com largura de canal (W) muito maior do que a largura de canal dos transistores
presentes no latch. As dimensões de 𝑀14 são iguais a do latch, pois esta característica é
assegurada através do parâmetro 𝑘𝑝 do transistor NMOS.
Como foi dito anteriormente, o latch só deve estar conectado ao restante do
circuito durante a fase FA. Isto foi implementado através de uma chave (controlada pelo
pino 𝐿) e um inversor lógico. As dimensões dos transistores utilizados para desempenhar
tal papel são apresentadas na Tabela 4.11.
Tabela 4.11: Parâmetros dos transistores utilizados para isolar o latch do restante do
circuito.
M15 M16 M17 M18
W 400 𝑛𝑚 400 𝑛𝑚 400 𝑛𝑚 400 𝑛𝑚
L 220 𝑛𝑚 220 𝑛𝑚 220 𝑛𝑚 220 𝑛𝑚
m 1 1 1 1
A realimentação positiva existente no latch torna possível reter o sinal proveniente
do restante do circuito. Para que ocorra mudança no estado do latch é necessário vencer
o laço de histerese ali presente. O laço de histerese total tem que ser menor que o bit
menos significativo e maior que o ruído pico a pico. Para desempenhar tal papel, foram
utilizados os transistores apresentados na Tabela 4.12.
Tabela 4.12: Parâmetros dos transistores utilizados no latch.
M19 M20 M21 M22
W 400 𝑛𝑚 400 𝑛𝑚 400 𝑛𝑚 400 𝑛𝑚
L 220 𝑛𝑚 220 𝑛𝑚 220 𝑛𝑚 220 𝑛𝑚
m 1 1 1 1
4.8 CIRCUITO DAC
Anteriormente, apenas a parte digital desse bloco foi analisada. Portanto, ainda é
necessário apresentar um estudo sobre os capacitores e o amplificador operacional. Esta
seção tem como objetivo analisar justamente esses dois componentes.
4.8.1 CAPACITORES
Os capacitores do circuito DAC podem ser divididos em duas categorias. A
primeira corresponde aos capacitores de memória, que são responsáveis por armazenar
os valores extremos da escala definidos em cada iteração do algoritmo de aproximações
sucessivas. A segunda é composta pelos capacitores de divisão, que são responsáveis por
encontrar o valor médio do intervalo determinado pela memória.
50
Como foi comentado no Capítulo 3, os capacitores responsáveis pela divisão
devem estar casados. A mesma característica não é crucial para os capacitores de memória
do DAC.
A necessidade de aprimorar o casamento de componentes torna recomendável o
uso de determinadas técnicas de projeto durante o desenvolvimento do esquemático dos
capacitores de divisão, conforme é apresentado na Figura 4-28.
Figura 4-28: Circuito dos capacitores de divisão (𝐶𝑎 e 𝐶𝑏).
Os capacitores de divisão foram implementados através de quatro capacitores, 𝐶1,
associados em paralelo. O dimensionamento dos capacitores de divisão foi determinado
através de simulação. As dimensões foram alteradas de modo que a interferência causada
pela capacitância parasita na entrada do amplificador operacional fosse menor que o bit
menos significativo.
O uso dos capacitores 𝐶3 e 𝐶2 é justificado por dois motivos. O primeiro motivo
é por causa de problemas oriundos do processo de corrosão durante a fabricação do
circuito integrado. Nesta etapa, a fronteira de cada capacitor será ligeiramente corroída,
portanto modificando a capacitância equivalente. Os capacitores dummy (𝐶2 e 𝐶3) são
utilizados em torno dos capacitores que devem estar casados para igualar a quantidade de
metal que será corroído em cada capacitor. O segundo motivo é para equilibrar o campo
elétrico em cada componente dessa estrutura.
Apesar de possuir valores diferentes, os capacitores 𝐶3 e 𝐶2 foram dimensionados
utilizando o mesmo critério. O objetivo é fazer com que cada capacitor de divisão
enxergue capacitâncias adjacentes aproximadamente iguais. Logo, o dimensionamento
desses capacitores está diretamente relacionado com o critério adotado no projeto dos
capacitores de divisão. Os parâmetros dos componentes empregados nesse circuito estão
definidos na Tabela 4.13. O parâmetro Cef significa capacitância efetiva.
Tabela 4.13: Parâmetros dos componentes empregados nos capacitores de divisão.
C1 C2 C3
W 10 𝜇𝑚 5 𝜇𝑚 10 𝜇𝑚
L 10 𝜇𝑚 5 𝜇𝑚 5 𝜇𝑚
Cef 201,1 𝑓𝐹 48,9 𝑓𝐹 99 𝑓𝐹
Essas técnicas não foram necessárias no projeto dos capacitores de memória, pois
a única função destes componentes é armazenar determinados níveis de tensão. O método
empregado para projetar esses capacitores foi o trivial, conforme a Figura 4-29.
51
Figura 4-29: Esquemático dos capacitores de memória (𝐶𝑐 e 𝐶𝑑).
Os parâmetros dos capacitores de memória estão definidos na Tabela 4.14. Assim
como foi feito para os capacitores de divisão, os capacitores de memória foram
dimensionados através de ajustes de acordo com os resultados obtidos em simulação. Os
capacitores foram ajustados de modo que a nova tensão de memória fosse carregada
durante o nível lógico alto da fase FB.
Tabela 4.14: Parâmetros dos capacitores de memória.
C24 C25
W 20 𝜇𝑚 20 𝜇𝑚
L 20 𝜇𝑚 20 𝜇𝑚
Cef 812,3 𝑓𝐹 812,3 𝑓𝐹
4.8.2 BUFFER
O buffer utilizado no circuito é implementado através de um DDA. A saída dessa
estrutura é função de duas entradas diferenciais, conforme apresentado na Figura 4-30. A
semelhança entre o circuito do DDA e o do comparador é notável. Esta característica será
explorada ao longo desta subseção.
Figura 4-30: Circuito do DDA utilizado para implementar o buffer.
52
Uma característica comum entre o circuito do comparador e o do amplificador
operacional aqui abordado é o valor das fontes de polarização, pois a fonte de corrente,
𝐼𝐵, é igual a 2 𝜇𝐴, e as fontes de tensão, 𝑉1 e 𝑉2, são iguais a 0,5 𝑉 e 1,25 𝑉,
respectivamente.
A semelhança entre o circuito do comparador e o do amplificador operacional
permite equacionar o ganho do DDA utilizando o resultado obtido anteriormente. Porém,
neste caso, usa-se dois estágios diferenciais de ganho. Dessa forma, é possível encontrar,
de forma simples, a função de transferência do sistema através do Teorema da
Superposição e da equação (4.22). Os dois amplificadores diferenciais presentes neste
bloco possuem os mesmos transistores, portanto, a contribuição de cada um para o ganho
total do sistema será a mesma. A função de transferência encontrada é definida em (4.39).
𝐻(𝑠) =𝑉𝑂𝑈𝑇
𝑉𝑑=
2 ∙ 𝐺𝑚1𝐺𝑚2𝑅1𝑅2 ∙ [1 − 𝐶𝑐 ∙𝑠
𝐺𝑚2]
𝑎 ∙ 𝑠2 + 𝑏 ∙ 𝑠 + 1 (4.39)
𝑎 = 𝑅1𝑅2 ∙ (𝐶𝐺𝑆11𝐶𝐿 + 𝐶𝐺𝑆11𝐶𝑐 + 𝐶𝐿𝐶𝑐) (4.40)
𝑏 = 𝐺𝑚2𝐶𝑐𝑅1𝑅2 + 𝑅1 ∙ (𝐶𝐺𝑆11 + 𝐶𝑐) + 𝑅2 ∙ (𝐶𝐿 + 𝐶𝑐) (4.41)
Comparando as equações (4.22) e (4.39), imagina-se que a segunda é o dobro da
primeira, porém isso não é verdade, pois as variáveis utilizadas para definir as duas
funções não possuem valores iguais, apenas os nomes são semelhantes. O mesmo efeito
é aplicado para os ganhos de transcondutância e as impedâncias, exceto para 𝐶𝐿, pois este
pode ser igual a um dos capacitores de memória ou igual ao 𝐶𝑏 (capacitor de divisão). As
soluções literais obtidas para os polos e o zero serão idênticas às anteriores, porém os
valores numérico serão diferentes.
As necessidades de carregar ou descarregar as cargas capacitivas influenciaram
diretamente no projeto dos transistores desse bloco. Nesse sentido, de forma a facilitar
esta tarefa, os espelhos de corrente foram dimensionados para duplicar a corrente de
polarização (𝐼𝐵), conforme mostra a Tabela 4.15. Portanto, a corrente que está
polarizando cada amplificador diferencial é igual a 4 𝜇𝐴.
Tabela 4.15: Parâmetros dos transistores dos espelhos de corrente do DDA.
M1 M2 M3 M8 M9
W 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚 10 𝜇𝑚
L 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚
m 4 4 4 4 4
O problema do efeito de corpo que afeta os transistores que funcionam como
entrada dos amplificadores diferenciais do DDA também foi eliminado através da
conexão do substrato com o terminal de fonte de cada componente, respectivamente. Os
parâmetros dos transistores dos amplificadores diferenciais deste bloco estão definidos
na Tabela 4.16.
53
Tabela 4.16: Parâmetros dos transistores dos amplificadores diferenciais do DDA.
M4 M5 M6 M7
W 5 𝜇𝑚 5 𝜇𝑚 5 𝜇𝑚 5 𝜇𝑚
L 0,5 𝜇𝑚 0,5 𝜇𝑚 1 𝜇𝑚 1 𝜇𝑚
m 2 2 2 2
A necessidade do circuito operar em malha fechada com ganho unitário faz com
que seja preciso conectar o capacitor de compensação, assim garantindo a estabilidade do
circuito. Neste bloco, o transistor 𝑀12 estará funcionando apenas como chave fechada,
pois quase sempre haverá um dos amplificadores diferenciais operando em malha
fechada. Apenas durante o último terço do sinal de Reset em nível lógico alto os dois
amplificadores diferencias estarão em malha aberta, porém esta situação não possui
consequências significativas no desempenho do DDA. Uma das principais funções desse
transistor é deslocar o zero da função de transferência, que estaria localizado no semi-
plano lateral direito, através da resistência, 𝑅𝐶, inserida em série com o capacitor de
compensação. Os parâmetros do transistor 𝑀12 e do capacitor 𝐶𝐶 estão definidos na
Tabela 4.17.
Tabela 4.17: Parâmetros do transistor 𝑀12 e do capacitor 𝐶𝐶 do DDA.
M12 Cc
W 1 𝜇𝑚 W 19,2 𝜇𝑚
L 8 𝜇𝑚 L 19,2 𝜇𝑚
M 2 Cef 748,338 𝑓𝐹
Através do amplificador cascode, o ganho total irá aumentar consideravelmente e,
consequentemente, a técnica utilizada no cancelamento de offset se tornará mais eficiente,
assim como no caso do comparador. Os parâmetros dos transistores que fazem parte desse
estágio estão definidos na Tabela 4.18.
Tabela 4.18: Parâmetros dos transistores do amplificador cascode do DDA.
M10 M11
W 10 𝜇𝑚 10 𝜇𝑚
L 1 𝜇𝑚 1 𝜇𝑚
m 5 5
Como já foram determinados os parâmetros dos transistores, a função de
transferência e a corrente de polarização que passa pelos espelhos de corrente, o cálculo
do ganho DC se torna simples, sendo possível ser feito de forma análoga ao procedimento
utilizado para o comparador. Dessa forma, o primeiro passo é determinar as resistência
entre dreno e fonte de cada transistor e depois o ganho de transcondutância. Através das
equações (4.30) e (4.33) foram encontrados os seguintes resultados que correspondem
aos amplificadores diferenciais.
𝑅𝑑𝑠5 = 5.15 𝑀Ω (4.42)
𝑅𝑑𝑠7 = 2,8 𝑀Ω (4.43)
54
𝐺𝑚1 = 58,3 𝜇Ω−1 (4.44)
Através das equações citadas no parágrafo anterior, é possível calcular as variáveis
que correspondem ao amplificador cascode. Nesse caso, a corrente que estará passando
pelos terminais dos transistores desse estágio é igual a 10 𝜇𝐴. Os valores encontrados
estão listados a seguir.
𝑅𝑑𝑠8 = 𝑅𝑑𝑠9 = 1,85 𝑀Ω (4.45)
𝑅𝑑𝑠10 = 𝑅𝑑𝑠11 = 0,55 𝑀Ω (4.46)
𝑔𝑚10 = 527 𝜇Ω−1 (4.47)
𝑔𝑚9 = 291,5 𝜇Ω−1 (4.48)
𝐺𝑚2 = 𝑔𝑚11 = 527 𝜇Ω−1 (4.49)
Tendo calculado todas as variáveis necessárias, é possível obter o ganho DC do
DDA, conforme indicado em (4.50). Note que, como previsto inicialmente, a razão entre
os ganhos das duas estruturas não é exatamente igual a dois.
𝐻(0) = 2 ∙ 𝐺𝑚1𝐺𝑚2𝑅1𝑅2 𝐻(0) = 17,5 ∙ 106 𝑉/𝑉
(4.50)
De forma geral, o critério adotado para dimensionar os componentes deste bloco
foi através de ajustes de acordo com os resultados obtidos em simulação e, além disso, o
circuito do comparador foi utilizado como referência, pois os dois eram semelhantes. Um
dos objetivos buscados na implementação era justamente um ganho em frequência zero
muito elevado.
55
CAPÍTULO 5
5 SIMULAÇÕES
Neste capítulo serão apresentados os resultados de simulação obtidos pelos
diversos componentes que fazem parte do ADC. Alguns componentes também
apresentarão simulações que abordam temas tratados ao longo do trabalho, como a
interferência causada pelas injeções de cargas.
5.1 PORTAS LÓGICAS
O bom funcionamento da porta lógica é obtido quando essa é capaz de respeitar a
sua tabela verdade. As simulações foram utilizadas para verificar justamente esse
comportamento.
As fontes de tensão que são utilizadas nas simulações das portas lógicas estão
configuradas de acordo com o comportamento das mesmas durante uma conversão.
Portanto, essas serão configuradas usando como base a duração em nível lógico alto do
sinal de fase (𝑇/3), no caso 0,6 𝜇𝑠.
5.1.1 NOT
A simulação comportamental do NOT foi obtida sem a necessidade de construir
um circuito exclusivo para realização desse teste. A única medida adotada foi inserir uma
fonte de tensão na entrada. O resultado obtido está sendo ilustrado na Figura 5-1.
Figura 5-1: Simulação comportamental do NOT.
56
5.1.2 AND
O método utilizado para simular a porta lógica NOT também foi aplicado para a
simulação do AND, porém neste caso foi necessário utilizar duas fontes de tensão que
possuem atrasos devidamente calculados, de modo que a tabela verdade seja obtida de
forma completa e rápida. O resultado obtido é apresentado na Figura 5-2.
Figura 5-2: Simulação comportamental do AND.
5.1.3 OR
O procedimento utilizado para simular essa porta lógica é idêntico ao empregado
na simulação do AND. Portanto, serão considerados na entrada os mesmos sinais
apresentados na Figura 5-2. O resultado obtido é fornecido na Figura 5-3.
Figura 5-3: Simulação comportamental do OR.
Os comportamentos obtidos, através de simulações, das três portas lógicas estão
de acordo com as definições propostas por suas respectivas tabelas verdades.
57
5.1.4 NOR DE 10 ENTRADAS
A simulação desta porta lógica precisou ser feita de outra forma. Representar toda
a sua tabela verdade em uma única simulação é uma tarefa inviável. Portanto, será
apresentado apenas o seu comportamento durante uma conversão, conforme Figura 5-4.
Figura 5-4: Funcionamento do NOR de 10 entradas durante uma conversão.
A saída do NOR está em nível lógico alto apenas no início da conversão. Esta
permanece assim até que o ocorra o sinal de clock, no caso a fase FA.
5.2 CHAVES ANALÓGICAS
Através das simulações realizadas, foi possível confirmar o funcionamento
satisfatório deste componente e os efeitos provocados pela injeção de cargas. O circuito
utilizado para simular as chaves analógicas é ilustrado na Figura 5-5.
Figura 5-5: Circuito de simulação da chave CMOS.
58
O capacitor de carga foi dimensionado de modo que estivesse simulando a pior
situação possível para o emprego da chave analógica. Esta situação ocorre durante o
cancelamento da tensão de offset do amplificador operacional e do comparador. Um
capacitor de carga menor sofre maiores variações em sua tensão. O resultado obtido pode
ser visto na Figura 5-6.
Figura 5-6: Simulação da chave CMOS.
Os transistores que funcionam como chave dummy contribuem de maneira
positiva contra a injeção de cargas. A importância destas chaves foi testada em uma
segunda simulação, a qual possui o resultado obtido ilustrado na Figura 5-7.
Figura 5-7: Simulação da chave CMOS sem chaves dummy.
Na primeira simulação, a variação na tensão de saída foi de 38 𝜇𝑉. Enquanto na
segunda simulação, este valor mudou para 478 𝜇𝑉. Através deste resultado é possível
confirmar a importância do transistores que funcionam como chave dummy na redução
dos efeitos de injeção de cargas.
5.3 REGISTRADOR DE APROXIMAÇÕES SUCESSIVAS
Nesta seção serão apresentadas as simulações comportamentais do flip-flop e do
registrador de deslocamento. Apesar de fazer parte do SAR, o registrador responsável por
apresentar o resultado final não será simulado individualmente. O seu comportamento
será obtido indiretamente através da simulação do ADC.
59
5.3.1 FLIP-FLOPS
A abordagem utilizada para simular o comportamento do flip-flop segue a mesma
linha de raciocínio aplicada anteriormente na simulação das portas lógicas. Portanto, não
foi necessário implementar um novo circuito com esse propósito. A simulação
comportamental desse bloco é ilustrada na Figura 5-8.
Figura 5-8: Simulação comportamental do flip-flop.
O resultado apresentado está de acordo com o comportamento previsto para um
flip-flop tipo D.
5.3.2 REGISTRADOR DE DESLOCAMENTO
A simulação comportamental do registrador de deslocamento foi feita em
conjunto com a simulação do NOR de 10 entradas. Durante o sinal de Reset, o registrador
de deslocamento possuirá todos os bits de saída iguais a nível lógico baixo. Esta situação
será modificada apenas com a ocorrência do sinal FA.
O resultado obtido na simulação do registrador de deslocamento está sendo
apresentado na Figura 5-9.
60
Figura 5-9: Simulação comportamental do registrador de deslocamento.
61
Como pode ser visto na Figura 5-9, o comportamento apresentado pelo registrador
de deslocamento vai de acordo com a descrição feita anteriormente.
5.4 SAMPLE-HOLD E COMPARADOR
Apenas a análise comportamental não é suficiente para verificar o funcionamento
do Sample-Hold e do comparador. Outros aspectos devem ser analisados através das
simulações, como a eficácia do circuito de cancelamento da tensão de offset e o tempo
necessário para carregar o capacitor utilizado na amostragem do sinal de entrada.
5.4.1 SAMPLE-HOLD
O tempo máximo que o capacitor possui para carregar a tensão de entrada é igual
a 2𝑇/3, no caso 1,2 𝜇𝑠. Este tempo corresponde ao início da primeira ocorrência de FCx.
O circuito utilizado para simular o Sample-Hold é apresentado na Figura 5-10.
Figura 5-10: Circuito de simulação do Sample-Hold.
Durante a amostragem, o capacitor de compensação deve estar acoplado ao
circuito, e isto é feito através do sinal de Reset que está sendo aplicado a uma das entradas
do comparador. O resultado obtido pela simulação está sendo ilustrado na Figura 5-11.
Figura 5-11: Tensão de saída da malha de realimentação do comparador.
62
O tempo necessário para carregar o capacitor está dentro do limite de projeto. Este
tempo é cerca de 0,4 𝜇𝑠.
5.4.2 COMPARADOR
A simulação comportamental desconsiderando o cancelamento da tensão de offset
foi realizada através do circuito da Figura 5-12.
Figura 5-12: Circuito de simulação do comparador sem o cancelamento da tensão de
offset.
Em um amplificador operacional ideal, a saída do comparador seria alterada no
mesmo instante que ocorre a transição positiva no sinal da fonte de tensão 𝑉1. No caso
do comparador implementado, esse comportamento não será respeitado, conforme é
ilustrado na Figura 5-13.
Figura 5-13: Simulação comportamental do comparador desconsiderando o circuito de
cancelamento da tensão de offset.
63
O erro na saída do comparador é causado pelo tempo mínimo de resposta do
amplificador operacional. Este fator não irá influenciar de maneira significativa a
conversão, pois a saída do comparador tem até o início da fase FB para atualizar.
5.4.3 CANCELAMENTO DA TENSÃO DE OFFSET DO COMPARADOR
O método utilizado para verificar a eficiência do circuito de cancelamento de
offset do comparador foi através da simulação de Monte Carlo. O primeiro teste foi
realizado para a situação em que o comparador não está tendo a sua tensão de offset
atenuada. O circuito utilizado para realizar essa simulação é o mesmo apresentado na
Figura 5-12, porém a fonte de tensão 𝑉1 estará configurada como uma onda triangular.
O tempo de subida e descida dessa fonte devem ser lentos, pois essa característica irá
atenuar os efeitos causados pelo tempo mínimo de resposta do comparador. Nesse
sentido, uma estratégia utilizada para tornar a simulação mais rápida, foi configurar a
fonte de tensão de modo que esta variasse apenas de 500 mV até 700 mV. A escolha deste
intervalo de valores foi feita levando em consideração o nível de tensão no outro terminal
do comparador, que é igual a 600 mV.
A simulação de Monte Carlo estará gerando descasamento entre os componentes.
Foram realizadas 100 iterações desta simulação com o objetivo de analisar a influência
da tensão de offset na saída do comparador. Foi possível plotar o laço de histerese em
cada iteração, conforme é ilustrado na Figura 5-14.
Figura 5-14: Simulação de Monte Carlo com 100 iterações da saída do comparador
sem o circuito de cancelamento da tensão de offset.
Como a tensão de offset não recebeu nenhum tipo de tratamento, o descasamento
de componentes faz com que o ponto médio do laço de histerese em cada iteração varie
sua posição no eixo horizontal. Apesar de configurar o tempo de subida/descida da onda
triangular, uma parcela dessa variação acontece por causa do tempo de resposta do
amplificador.
64
Uma segunda simulação de Monte Carlo foi feita, porém desta vez atenuando a
tensão de offset na entrada do comparador. Para realizar esta simulação não foi necessário
modificar significativamente o circuito original do comparador. As principais alterações
são a inserção da onda triangular no lugar da saída do DAC e configurar os sinais
auxiliares levando em consideração o tipo de simulação.
As configurações da simulação de Monte Carlo e da fonte de tensão 𝑉1 foram
mantidas, exceto pelo tempo de delay correspondente ao cancelamento da tensão de
offset. O resultado obtido é apresentado na Figura 5-15.
Figura 5-15: Simulação de Monte Carlo com 100 iterações da saída do comparador
com o circuito de cancelamento da tensão de offset.
Nessa segunda simulação o ponto médio do laço de histerese não sofre alterações
significativas, pois o problema causado pelo descasamento dos componentes está sendo
tratado. Assim como acontece na simulação anterior, uma parcela dessa variação ocorre
devido ao tempo mínimo de resposta do comparador.
5.5 CIRCUITO DAC
As simulações realizadas no circuito DAC seguem a mesma linha de raciocínio
apresentada na seção anterior. O desempenho desse bloco está ligado diretamente com a
capacidade de atenuar de maneira efetiva a tensão de offset na entrada do amplificador
operacional.
Nesta seção serão apresentadas as simulações do amplificador operacional e da
saída do circuito DAC. Esta é obtida através da distribuição de cargas entre os dois
capacitores de divisão.
65
5.5.1 BUFFER
O circuito utilizado na simulação do buffer é apresentado na Figura 5-16. O
capacitor na saída do amplificador operacional foi dimensionado com aproximadamente
o mesmo valor dos capacitores de memória. A saída desse bloco deve ser capaz de
carregar/descarregar esses componentes durante a largura de pulso da fase FB (𝑇
3), que é
igual a 0,6 𝜇𝐴.
Figura 5-16: Circuito de simulação do buffer.
O resultado obtido através do circuito acima é apresentado na Figura 5-17.
Figura 5-17: Simulação comportamental do buffer.
O circuito consegue cumprir o seu papel, pois leva em torno de 0,25 𝜇𝐴 para
carregar e o tempo para descarregar é aproximadamente o mesmo.
5.5.2 CANCELAMENTO DA TENSÃO DE OFFSET DO BUFFER
O procedimento utilizado para avaliar a eficiência do circuito de cancelamento da
tensão de offset do amplificador operacional segue a mesma linha de raciocínio
empregada na Subseção 5.4.3. As configurações e a quantidade de iterações da simulação
de Monte Carlo também são iguais.
66
Não é necessário modificar o circuito da Figura 5-16 para aplicar a simulação de
Monte Carlo. O resultado encontrado nesta simulação é apresentado na Figura 5-18.
Figura 5-18: Simulação de Monte Carlo com 100 iterações da saída do amplificador
operacional sem o circuito de cancelamento da tensão de offset.
Os diversos valores da tensão de offset provenientes dos descasamentos gerados
pela simulação de Monte Carlo fazem com que o nível de tensão na saída do buffer varie
em torno do valor ideal. Como a interferência causada pela tensão de offset não foi
atenuada, essa variação tende a ser significativa. Através da simulação de Monte Carlo,
foi possível verificar que a tensão de offset pode provocar variações de até 12 𝑚𝑉 na
saída do buffer.
O valor médio na saída do amplificador operacional é igual a 1,2002𝑉, porém
esse tipo de informação pode ser um pouco enganosa, pois os valores analisados são
maiores ou menores que o nível de tensão ideal na saída. Dessa forma, o valor médio não
será uma representação precisa do comportamento do nível de tensão encontrado na saída
do amplificador operacional. A variação média em relação ao valor ideal na saída do
buffer é igual a 3,3243 𝑚𝑉.
A variação de aproximadamente 3 mV na saída do amplificador operacional é
extremamente problemática, pois esse valor irá provocar um erro de 2 bits no vetor de
saída, que possui um total de 10 bits. Essa sensibilidade em relação ao descasamento de
componentes justifica o emprego do circuito que atenua a influência da tensão de offset
na entrada do amplificador operacional.
A análise de Monte Carlo será repetida, porém desta vez será utilizado o circuito
responsável pelo cancelamento da tensão de offset. Dessa forma, espera-se encontrar na
saída do amplificador operacional um conjunto de valores que possua uma variação média
em torno do valor ideal significativamente menor quando comparada ao valor encontrado
na simulação anteriormente realizada. Como já era esperado, o circuito utilizado para
realizar este teste é o mesmo que está sendo empregado no DAC interno, conforme
apresentado na Figura 5-19.
67
Figura 5-19: Circuito de simulação do amplificador operacional com cancelamento da
tensão de offset.
O cancelamento da tensão de offset é realizado durante o nível lógico alto do sinal
de Reset. Portanto, essa segunda abordagem apesar de apresentar um resultado mais
preciso na saída, demandará um tempo maior para apresentar o nível de tensão correto na
saída do amplificador operacional, conforme é ilustrado na Figura 5-20.
Figura 5-20: Simulação de Monte Carlo com 100 iterações da saída do amplificador
operacional com o circuito de cancelamento da tensão de offset.
68
Fica evidente ao olharmos para a Figura 5-20 que as variações no nível de tensão
da saída do buffer são menores que as obtidas anteriormente. Nessa segunda simulação,
a variação máxima causada pelo descasamento de componentes foi de 0,072 𝑚𝑉.
O valor médio na saída do amplificador operacional é igual a 1,199996 𝑉 e a
variação média em torno do valor ideal é igual a 24,04 𝑢𝑉. Conforme previsto, a variação
média foi reduzida significativamente. Esse valor é 138 vezes menor que a variação média
encontrada na primeira situação. As variações encontradas levam em consideração os
inúmeros fatores que alteram a saída do amplificador operacional, por isso a redução
obtida não é igual ao valor previsto na equação (4.12).
5.5.3 DAC
Apesar do DAC ser o bloco de maior complexidade do ADC, a sua simulação foi
feita de maneira trivial. Esta foi realizada através do circuito completo do conversor e
como sinal de entrada foi adotado um nível DC de 1,1 V.
Através da redistribuição de cargas dos capacitores de divisão, que acontece
durante o nível lógico alto da fase FA, a saída do DAC será atualizada. O comportamento
desta é ilustrado na Figura 5-21.
Figura 5-21: Simulação comportamental do DAC para 1,1V na entrada.
A saída do DAC, que é utilizada como uma das entradas do comparador, estará
influenciando no resultado final desse bloco somente durante o nível lógico alto do sinal
de fase FA. Pois, durante esse intervalo de tempo, o latch estará conectado ao restante do
circuito, tornando possível alterações em sua saída.
O nível de tensão obtido na saída do DAC através de simulação é ligeiramente
diferente do valor previsto teoricamente. Esta diferença ocorre, em grande parte, por
causa das injeções de cargas que os capacitores de divisão estão sujeitos à cada iteração
do algoritmo. Em alguns casos, esta diferença pode provocar erro no resultado final do
conversor.
69
5.6 ADC
Uma simulação de 10 bits possuirá 1023 espaçamentos ao longo da escala
analógica previamente determinada e 1024 valores digitais distintos. No caso do ADC
projetado, os extremos da escala analógica são definidos através das duas tensões de
referência, 0,2 V e 1,2 V. Consequentemente, cada espaçamento será equivalente à
aproximadamente 0,9775 mV, que corresponde ao nível lógico alto do bit menos
significativo. Dessa forma, é possível relacionar a posição na escala analógica (𝑑) com o
sinal na entrada do ADC (𝑉𝑖𝑛) através da equação (5.1).
𝑉𝑅𝐸𝐹+ − 𝑉𝑅𝐸𝐹−
𝑉𝑖𝑛 − 𝑉𝑅𝐸𝐹−=
210 − 1
𝑑 (5.1)
A análise de desempenho do ADC foi feita através da simulação de 11 pontos
igualmente espaçados dentro da escala analógica. Dessa forma, o primeiro ponto
convertido corresponderia à uma tensão de entrada igual a 0,2 V. O resultado obtido pelo
conversor através de simulação para cada ponto está sendo apresentado na Tabela 5.1.
Tabela 5.1: Resultados finais obtidos através de simulação do conversor projetado.
Entrada Saída d
0.2𝑉 0000000000 0
0.3𝑉 0001010110 86
0.4𝑉 0011001001 201
0.5𝑉 0100110010 306
0.6𝑉 0110100000 416
0.7𝑉 1000000000 512
0.8𝑉 1001101010 618
0.9𝑉 1011010100 724
1𝑉 1100111100 828
1.1𝑉 1110101001 937
1.2𝑉 1111111111 1023
A partir dos resultados apresentados pela Tabela 5.1 foi realizado o ajuste linear
por mínimos quadrados dos 11 pontos, conforme a Figura 5-22.
Figura 5-22: Regressão linear por mínimos quadrados dos 11 pontos obtidos através de
simulação.
70
Através da regressão linear por mínimos quadrados, foi possível obter o
coeficiente linear e o coeficiente angular da melhor reta definida pelos 11 pontos
simulados. O coeficiente angular simulado é igual a 1039,82 e o coeficiente linear é igual
a −214.1. Utilizando a equação (5.1), é possível determinar os coeficientes linear e
angular teóricos, conforme apresentado em (5.2). O funcionamento do ADC não é
completamente linear, porém este artifício é útil para comparar os valores teóricos e
simulados dos dois coeficientes.
𝑑 = −204,6 + 1023 ∙ 𝑉𝑖𝑛 (5.2)
Observando a equação (5.2), torna-se evidente que o coeficiente linear teórico é
igual a −204.6 e o coeficiente angular teórico é igual a 1023. Dessa forma, o erro relativo
do coeficiente linear simulado é igual a 4,6% e o erro relativo do coeficiente angular
simulado é igual a 1,6%.
Através da equação (5.1) e dos dados apresentados na Tabela 5.1, é possível
relacionar o desempenho obtido através de simulação do conversor com o seu
comportamento teórico. Os dois piores casos acontecem quando os sinais de entrada são
iguais a 0,3 V e 1,1 V. Em ambos os casos, a diferença entre a posição na escala analógica
obtida através de simulação e o seu equivalente teórico são iguais a 16. Esta diferença
corresponde à um erro de conversão de 5 bits.
71
CAPÍTULO 6
6 ANÁLISE DOS RESULTADOS
Através dos estudos apresentados ao longo do Capítulo 5, foi possível observar
que o principal problema enfrentado pelo circuito projetado são as injeções de cargas
provenientes das chaves analógicas. Este problema fica mais acentuado no DAC.
As pequenas alterações causadas pelas injeções de cargas nos capacitores de
memória e de divisão fazem com que a diferença em relação ao valor ideal seja grande o
suficiente para interferir no resultado do comparador. Esses problemas afetam
diretamente a saída do DAC interno, fazendo com que uma das entradas do comparador
esteja incorreta, portanto fazendo com que este bloco apresente, em alguns casos, um
resultado incorreto para determinado bit do vetor de saída.
A análise dos resultados só poderá ser mais conclusiva quando forem realizados
testes em bancada, pois dessa forma é possível colocar como entrada do conversor um
sinal que possa ser amostrado milhares de vezes, fazendo com que a resposta do conversor
seja mapeada com mais detalhes. No simulador também é possível realizar esse
experimento, porém demandaria um tempo extremamente grande.
Os resultados apresentados podem ser utilizados para comprovar o bom
funcionamento da estrutura proposta como um ADC-SAR que possui determinadas
especificações definidas inicialmente, tais como tempo de amostragem e as tensões de
referência que define o intervalo de valores aceitáveis para os sinais analógicos. Além
disso, através das simulações foi possível observar a eficiência dos circuitos empregados
para o cancelamento da tensão de offset do comparador e do buffer. No caso do primeiro
é ainda mais interessante, pois este é capaz de amostrar o sinal de entrada e cancelar a
tensão de offset simultaneamente.
72
CAPÍTULO 7
7 CONCLUSÃO
A principal conclusão que pode ser obtida nesse trabalho é a confirmação do uso
de um AD-SAR que precise de apenas quatro capacitores para realizar a conversão
analógico-digital.
O erro provocado pelas injeções de cargas na saída do DAC interno será mais
estudado ao realizar os testes de bancada, pois só assim será possível obter resultados
mais conclusivos. Existe chance desses erros modificarem a resposta do conversor de
forma linear. Neste caso, o ajuste da saída do conversor através de calibração seria
realizável.
A estrutura implementada neste trabalho apresenta grande versatilidade, pois o
número de bits de conversão é ajustável, assim como as tensões de referência e o tempo
de conversão também. O ajuste do número de bits poderia ser feito através da quantidade
de vezes que as fases auxiliares são repetidas após o sinal de Reset, lembrando que
existem limitações, pois o comprimento máximo é definido pela quantidade de
registradores dentro do SAR.
Para o caso do ADC-SAR não apresentar resultados satisfatórios em bancada,
dadas as configurações citadas ao longo do trabalho, uma medida possível é alterar esses
parâmetros para valores que sejam menos rigorosos, como por exemplo um comprimento
de conversão menor. A ideia inicial do projeto era justamente projetar o circuito para uma
situação que exigisse bastante do conversor.
73
CAPÍTULO 8
8 TRABALHOS FUTURO
O circuito estudado neste trabalho apresentou apenas a implementação em nível
de esquemático. Para uma futura fabricação do circuito integrado, é necessário que seja
implementado esse circuito em nível de máscaras de layout. O próximo objetivo será
implementar as máscaras de layout do ADC.
Outros objetivos que podem ser traçados são:
Envio do CI para fabricação;
Projeto da placa de testes;
Programação de dois PICs que serão utilizados na placa de testes;
Realização dos testes em bancada.
Os sinais de fases que são citados ao longo desse trabalho serão produzidos por
um dos PICS. O segundo PIC será responsável pela aquisição de dados do circuito
integrado e a comunicação entre a placa de testes e o computador que será utilizado para
realizar o estudo dos resultados obtidos experimentalmente.
74
9 BIBLIOGRAFIA
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SAR ADC for wireless sensor nodes,” IEEE Journal of Solid-State Circuits, vol.
42, nº 6, pp. 1196-1205, Junho 2007.
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[3] P. Kamalinejad, S. Mirabbasi e V. C. Leung, “An Ultra-Low-Power SAR ADC
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Circuits and Systems, May 2011.
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1997.
[5] K. H. Lundberg, “Analog-to-digital converter testing,” 2002.
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with medium/high resolution and speed,” IEEE International Symposium on
Circuits and Systems (ISCAS), pp. 1-4, May 2008.
[8] T. Anderson, “Optimum Control Logic for Successive Approximation Analog-to-
Digital Converters,” Computer Design, vol. 11, nº 7, pp. 81-86, 1972.
[9] A. Fucilli e G. Rossi, “Nonredundant successive approximation register for A/D
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[10] C. F. T. Soares, Notas de Aula de Eletrônica II, 2006.
[11] C. Michael e M. Ismail, “Statistical modeling of device mismatch for analog MOS
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Fevereiro 1992.
[12] E. Sackinger e W. Guggenbuhl, “A Versatile building block: The CMOS
differential difference amplifier,” IEEE J. Solid -State Circuits, vol. 22, pp. 287-
294, Abril 1987.
[13] A. Sedra e K. Smith, Microeletrônica, Pearson Prentice Hall, 2007.
75
APÊNDICE A
Neste apêndice será explicado o método aplicado para extração do parâmetro
lambda do processo de integração utilizado. Esta informação foi importante para o cálculo
do ganho DC dos amplificadores operacionais do projeto.
A.1 MÉTODO DE EXTRAÇÃO DO LAMBDA
O método para realizar esta tarefa é simples, pois trata-se apenas de uma
simulação e o uso da função calculadora presente na interface de simulação do software
utilizado para implementar o circuito. O circuito utilizado para a extração desse parâmetro
para transistores NMOS é apresentado na Figura A-1.
Figura A-1: Circuito utilizado para extrair parâmetro lambda.
A simulação utilizada para extrair esse parâmetro foi um DC Sweep que variou o
valor da fonte de tensão 𝑉𝐷𝑆 de 0V até 1,8V. A fonte de tensão 𝑉𝐺𝑆 é de 0,5V. A curva a
ser plotada seria a corrente de dreno por tensão entre dreno e fonte. As dimensões do
transistor estariam de acordo com as dimensões do transistor original que deseja-se
encontrar o 𝜆.
Através da curva obtida por simulação e da função calculadora, encontra-se a
lambda usando a equação apresentada em (A.1). Este resultado é encontrado a partir da
equação da corrente de dreno do um transistor CMOS.
𝜆 =
𝛿𝐼𝐷
𝛿𝑉𝐷𝑆
𝐼𝐷 − (𝛿𝐼𝐷
𝛿𝑉𝐷𝑆) ∙ 𝑉𝐷𝑆
(A.1)
Esse método pode ser utilizado para transistores PMOS também. O procedimento
seria totalmente análogo ao apresentado.