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AN2717 SAMA5D2 动态存储器实现指南

范围

本应用笔记为 SAMA5D2 系列微处理器提供了有关 PCB 布线和软件设置的设计建议，以确保采用多种SDRAM 器件类型的器件能够正常工作。

参考文件

类型文档标题可用参考

数据手册 SAMA5D2 Series http://www.microchip.com DS60001476

技术说明 Hardware Tips for Point-to-Point System DesignIntroduction

http://www.micron.com TN-46-14

标准 Design Guide for High-Speed ControlledImpedance Circuit Boards

http://shop.ipc.org/ IPC-2141

使用的软件

• IAR Embedded Workbench® for Arm® 7.80.1.11873• SAM-BA® 3.2.1• Altium Designer® 18.0.2

使用的硬件

• SAMA5D2-XULT（官方演示工具包）• SAMA5D2-PTC-EK（官方演示工具包）• MPUx-DRAMx（内部研发板）

© 2019 Microchip Technology Inc. 应用笔记 00002717B_CN-第 1 页

http://www.microchip.comhttp://www.micron.comhttp://shop.ipc.org/

目录

范围................................................................................................................................. 1

参考文件.......................................................................................................................... 1

使用的软件.......................................................................................................................1

使用的硬件.......................................................................................................................1

1. SAMA5D2 DDR 控制器功能...................................................................................... 3

2. 我们的方法.................................................................................................................4

3. 硬件方面.................................................................................................................... 73.1. SAMA5D2-XULT 开发工具包........................................................................................................83.2. SAMA5D2-PTC-EK 开发工具包................................................................................................. 143.3. SAMA5D24/BGA256 定制测试板............................................................................................... 203.4. SAMA5D27/BGA289 定制测试板............................................................................................... 44

4. 软件方面.................................................................................................................. 544.1. 板上 SDRAM 器件初始化序列.................................................................................................... 544.2. SDRAM 控制器配置....................................................................................................................60

5. 设置建议.................................................................................................................. 87

6. 结论......................................................................................................................... 89

7. 版本历史.................................................................................................................. 907.1. 版本 B——2018 年 11 月............................................................................................................ 907.2. 版本 A——2018 年 6 月..............................................................................................................90

Microchip 网站............................................................................................................... 91

变更通知客户服务..........................................................................................................91

客户支持........................................................................................................................ 91

Microchip 器件代码保护功能......................................................................................... 91

法律声明........................................................................................................................ 92

商标............................................................................................................................... 92

DNV 认证的质量管理体系..............................................................................................93

全球销售及服务网点...................................................................................................... 94

AN2717


1. SAMA5D2 DDR 控制器功能SAMA5D2 系列 MPU 具有多端口 DDR-SDRAM 控制器（MPDDRC）。

MPDDRC 是一款高带宽可加扰 16 位或 32 位双倍数据速率（Double Data Rate，DDR）多端口存储器控制器，支持最高 512 MB 的 8 存储区 DDR2、DDR3、DDR3L、LPDDR1、LPDDR2 和 LPDDR3 器件。数据传输通过一个片选的 16/32 位数据总线执行。

该控制器的工作电源如下：

• DDR2 和 LPDDR1：1.8V• DDR3：1.5V• DDR3L：1.35V• LPDDR2 和 LPDDR3：1.2V

本应用笔记介绍了上述器件的实现详情，并提供了一些布线示例和软件支持信息。

AN2717SAMA5D2 DDR 控制器功能


2. 我们的方法本应用笔记的主要目的是为 SAMA5D2 用户提供一些实用的实现准则和软件设置，这些是从实际硬件以及对该硬件执行的大量测试推断而来的：

图 2-1. 获得最佳硬件和软件实现

Design a board

Perform basic functionalverification

Determine “functional” low level settings

Perform preliminary tests (and refine low level settings)

Develop stress test algorithm (multipattern

+ temperature conditionvariation)

Perform extensivetesting campaign,

confirm validparameters

PCB design filesand layout recommendations

Memory controller settingsdata and procedure

Confirm valid parameters+ proof of some invalid parameters

Collect datato “feed” the

application note

为确保由外部存储器控制器（MPDDRC）支持的所有 SDRAM 器件能够正常工作，有多方面的硬件和软件注意事项需要考虑。虽然低速电路对 PCB 的物理约束很少，但高速信号电路对走线长度、宽度和间隙、PCB 堆叠以及长度匹配方面确实存在一定的约束。先前发布的开发工具包（如 SAMA5D2-XULT 和SAMA5D2-PTC-EK）在设计时已应用了这些规则。此外，还设计和生产了定制板，以便进一步执行测试，以确保 SAMA5D2 MPU 与来自不同制造商的所有受支持的 SDRAM 器件正常兼容。

除了电路板之外，还开发了几种测试软件，见下图。

AN2717我们的方法


图 2-2. 压力测试算法

Run all available testcases at roomtemperature

Set climatechamberat 0°C

Run all testcases

Continuouslymonitor results

Testedat 70°C?

Yes

No

Stop testing cycle

Increment testingtemperature

by 10°C

下表介绍了几个测试案例。

表 2-1. 测试案例

测试案例编号描述目的

1 执行引脚固定为高/低电平的测试写入顺序数据模式

检查数据完整性

2 生成并写入随机数据检查数据不匹配和未对齐访问

3 生成并传输大型数据缓冲区通过 DMA 控制器检查存储器中的数据传输

所有 SDRAM 器件均在 166 MHz 的时钟频率（时钟周期为 6 ns）下进行测试。

重要：用来测试的电路板是专门针对商业级温度范围设计的，因此本研究仅限于 0°C 至+70°C范围。但这并不意味着所涉及的组件（SAMA5D2 和 DDR 存储器）只能在该范围内运行。与此相对的是工业级产品，在-40°C 至+85°C 的扩展范围内都能正常运行。



Microchip 使用可编程气候室进行此类测试。

在测试期间，记录返回的所有测试结果，以供进一步分析时使用。



3. 硬件方面在设计新电路板时，可以使用先前发布的包含 SDRAM 器件的开发工具包作为参考，其中提供了一些SDRAM 实现的布线示例。

此外，在对此类器件布线时必须遵循一般准则。大多数 SDRAM 制造商都会提供有关高速信号布线的应用笔记，通常包括走线宽度、间隙、长度匹配等方面的最小值和建议值约束。距离采用 mil 为单位，这也是PCB 设计中常用的度量单位（1 mil = 0.0254 mm）。

SDRAM 控制器接口包括：

• 四个数据字节通道（见注 1）DQS[3:0]、DQSN[3:0]、DQM[3:0]和 D[31:0]• ADDR/CMD/CTL 信号：BA[2:0]、A[13:0]、RAS/CAS、CS、CKE、WE 和 RESETN• 时钟信号：CK/CKn

以下是 SDRAM 信号设计准则的详尽列表，内容按信号类型分组列出（参见技术说明 TN-46-14）：

• 所有 SDRAM 信号：– 所有信号的走线宽度（见注 2）的最小值应为 4 mil（0.101 mm），标称宽度应为 6 mil（0.152

mm）。– 参考电源平面不得有任何高速信号分割。

– 任意单端信号走线的阻抗应为 50±10%Ω。– 任意差分信号走线的阻抗应为 100±10%Ω。

• 数据通道信号建议：

– 两个相邻数据信号（包括 D、DQS 和 DQM）之间间隙的最小值应为 8 mil，标称值为 12 mil（见注 2）。

– 属于同一数据字节通道的信号应在同一层上布线。

– 来自同一数据字节通道的信号之间的走线长度差异不能超过 50 mil。– 不同 D 字节通道应在 0.5 英寸内相互匹配。– DQS/DQSN 信号对应作为差分信号布线，走线之间的长度差异不超过 20 mil。– 任何数据字节通道信号和 CK/CKn 之间的长度差异不能超过 400 mil。

• 地址/控制/时钟信号建议（见注 2）：– 指令/控制信号之间的间隙最小值为 6 mil，标称值为 15 mil。– 地址信号之间的间隙最小值为 6 mil，标称值为 12 mil。– 地址/控制和数据信号之间的间隙至少为 20 mil。– 同一差分对的时钟信号之间的间隙最小值为 4 mil，标称值为 6 mil。– 差分 CK/CKn 信号与任何其他信号之间的间隙至少为 8 mil，标称值为 12 mil。– 这种类型的信号应在同一层上布线。

– CK/CKn 应作为差分信号布线，走线之间的长度差异不超过 20 mil。– 任何地址/控制信号与 CK/CKn 之间的长度差异不能超过 200 mil。

AN2717硬件方面


注：

1. 数据字节通道是一组 SDRAM 信号，可确保在 SDRAM 器件和控制器之间正常传输字节格式的数据。它有八个数据信号（D[7:0]）、一个数据屏蔽信号（DQM）和一对数据选通信号（DQS/DQSN）。8 位、16 位或 32 位 SDRAM 器件分别有一个、两个或四个数据字节通道。

2. 选择这些建议的走线宽度和间隙值，以便匹配与制造商 PCB 参数（例如，介电高度）相关的每个信号走线的所需阻抗。请咨询 PCB 制造商以准确优化这些值。

有关详细信息，请参阅 Micron 技术说明 TN-46-14“点对点系统设计的硬件提示”。

3.1 SAMA5D2-XULT 开发工具包SAMA5D2-XULT 是基于 6 层 PCB 构建的一个开发工具包。该板采用一个 SAMA5D27/BGA289 MPU 和两个 2-Gb Micron DDR3L-SDRAM 器件（部件编号：MT41K128M16JT-125:K）。

AN2717硬件方面


图 3-1. SAMA5D2C-XULT 开发工具包 rotatethispage90

DDR_VREF

DDR_D0DDR_D1DDR_D2DDR_D3DDR_D4DDR_D5DDR_D6DDR_D7DDR_D8DDR_D9DDR_D10DDR_D11DDR_D12DDR_D13DDR_D14DDR_D15DDR_D16DDR_D17DDR_D18DDR_D19DDR_D20DDR_D21DDR_D22DDR_D23DDR_D24DDR_D25DDR_D26DDR_D27DDR_D28DDR_D29DDR_D30DDR_D31

DDR_DQM0DDR_DQM1DDR_DQM2DDR_DQM3

DDR_DQS0+DDR_DQS0-

DDR_DQS1+DDR_DQS1-

DDR_DQS2+DDR_DQS2-

DDR_DQS3+DDR_DQS3-

DDR_A0DDR_A1DDR_A2DDR_A3DDR_A4DDR_A5DDR_A6DDR_A7DDR_A8DDR_A9DDR_A10DDR_A11DDR_A12DDR_A13

DDR_BA0DDR_BA1

DDR_RASDDR_CAS

DDR_BA2

DDR_CSDDR_WE

DDR_D0DDR_D1DDR_D2DDR_D3DDR_D4DDR_D5DDR_D6DDR_D7DDR_D8DDR_D9DDR_D10DDR_D11DDR_D12DDR_D13DDR_D14DDR_D15




DDR_BA0DDR_BA1DDR_BA2

DDR_BA0DDR_BA1DDR_BA2

DDR_RESETN DDR_RESETN

DDR_CLK+DDR_CLK-DDR_CKEDDR_CSDDR_RASDDR_CASDDR_WE

DDR_CLK+DDR_CLK-DDR_CKEDDR_CSDDR_RASDDR_CASDDR_WE

DDR_DQS0-DDR_DQS0+

DDR_DQS1-DDR_DQS1+

DDR_DQS2+DDR_DQS2-

DDR_DQS3-DDR_DQS3+

DDR_DQM1DDR_DQM0

DDR_DQM3DDR_DQM2

DDR_VREF DDR_VREF

DDR_VREF

DDR_RESETN

DDR_CLK+DDR_CLK-DDR_CKE

VDD_1V35

VDD_1V35

VDD_1V35

VDD_1V35

VDD_1V35

VDD_1V35

VDD_1V35

VDDIODDRL14 10uH_150mA

R242100K

R250

23.2K 1%

C564.7uF

C834.7uF

R243100K

C106

22pF

R178 0R R258 0R

R1806.8K 1%

R179 DNP(1K)

U8

MT41K128M16JT-125:K

CKJ7

CK#K7

CKEK9

CS#L2

RAS#J3

CAS#K3

WE#L3

A0N3

A1P7

A2P3

A3N2

A4P8

A5P2

A6R8

A7R2

A8T8

A9R3

A10/APL7

A11R7

A12/BC#N7

A13T3

A14T7

BA0M2

BA1N8

BA2M3

DQ0E3

DQ1F7

DQ2F2

DQ3F8

DQ4H3

DQ5H8

DQ6G2

DQ7H7

ODTK1

VSS1A9

VSS2B3

VSS3E1

VSS4G8

VSSQ4D8VSSQ3D1VSSQ2B9VSSQ1B1

VSSQ5E2

VDDQ1A1

VDDQ2A8

VDDQ3C1

VDDQ4C9

VDDQ5D2

VDD1B2

VDD2G7

UDQS#B7

UDMD3

LDME7

LDQS#G3

UDQSC7

LDQSF3

DQ8D7

DQ10C8

DQ11C2

DQ14B8

DQ12A7

DQ15A3

DQ13A2

VDD9D9

VSSQ6E8

VDDQ6E9

VDDQ7F1

VSSQ7F9

VSSQ8G1

VSSQ9G9

VREFDQH1

VDDQ8H2

VDDQ9H9

NC1J1

NC2J9

VSS5J2

VSS6J8

VDD4K2

VDD5K8

NC3L1

ZQL8

NC4L9

VSS7M1

A15M7

VREFCAM8

VSS8M9

VDD6N1

VDD7N9

VSS9P1

VSS10P9

VDD8R1

VDD3R9

VSS11T1

RESET#T2

VSS12T9

DQ9C3

C55100nF

C121100nF

U4

MT41K128M16JT-125:K

CKJ7

CK#K7

CKEK9

CS#L2

RAS#J3

CAS#K3

WE#L3

A0N3

A1P7

A2P3

A3N2

A4P8

A5P2

A6R8

A7R2

A8T8

A9R3

A10/APL7

A11R7

A12/BC#N7

A13T3

A14T7

BA0M2

BA1N8

BA2M3

DQ0E3

DQ1F7

DQ2F2

DQ3F8

DQ4H3

DQ5H8

DQ6G2

DQ7H7

ODTK1

VSS1A9

VSS2B3

VSS3E1

VSS4G8


VSSQ5E2

VDDQ1A1

VDDQ2A8

VDDQ3C1

VDDQ4C9

VDDQ5D2

VDD1B2

VDD2G7

UDQS#B7

UDMD3

LDME7

LDQS#G3

UDQSC7

LDQSF3

DQ8D7

DQ10C8

DQ11C2

DQ14B8

DQ12A7

DQ15A3

DQ13A2

VDD9D9

VSSQ6E8

VDDQ6E9

VDDQ7F1

VSSQ7F9

VSSQ8G1

VSSQ9G9

VREFDQH1

VDDQ8H2

VDDQ9H9

NC1J1

NC2J9

VSS5J2

VSS6J8

VDD4K2

VDD5K8

NC3L1

ZQL8

NC4L9

VSS7M1

A15M7

VREFCAM8

VSS8M9

VDD6N1

VDD7N9

VSS9P1

VSS10P9

VDD8R1

VDD3R9

VSS11T1

RESET#T2

VSS12T9

DQ9C3

C72100nF

C91100nF

R254 DNP(1K)

C54100nF

R238

240R 1%

R124

240R 1%

C145100nF

SAMA5D27C-CU (MRLC)

U6E

DDR_A0F12

DDR_A1C17

DDR_A10C15

DDR_A11A16

DDR_A12A17

DDR_A13G11

DDR_A2B17

DDR_A3B16

DDR_A4C16

DDR_A5G14

DDR_A6F14

DDR_A7F11

DDR_A8C14

DDR_A9D13

DDR_BA0H12

DDR_BA1H13

DDR_BA2F17

DDR_CALE13

DDR_CASG12

DDR_CKEF16

DDR_CLKE17

DDR_CLKND17

DDR_CSG13

DDR_D0B12

DDR_D1A12

DDR_D10H17

DDR_D11K17

DDR_D12K16

DDR_D13J13

DDR_D14K14

DDR_D15K15

DDR_D16B8

DDR_D17B9

DDR_D18C9

DDR_D19A9

DDR_D2C12

DDR_D20A10

DDR_D21D10

DDR_D22B11

DDR_D23A11

DDR_D24J12

DDR_D25H10

DDR_D26J11

DDR_D27K11

DDR_D28L13

DDR_D29L11

DDR_D3A13

DDR_D30L12

DDR_D31M17

DDR_D4A14

DDR_D5C13

DDR_D6A15

DDR_D7B15

DDR_D8G17

DDR_D9G16

DDR_DQM0C11

DDR_DQM1G15

DDR_DQM2C8

DDR_DQM3H11

DDR_DQS0B13

DDR_DQS1J17

DDR_DQS2C10

DDR_DQS3L17

DDR_DQSN0B14

DDR_DQSN1J16

DDR_DQSN2B10

DDR_DQSN3L16

DDR_RASF13

DDR_RESETNE16

DDR_VREFCMD16 DDR_VREFB0H16

DDR_WEF15

R1821R 1%

C100100nF

C99100nF

R1816.8K 1%

AN

2717硬件方面

© 2019 M

icrochip Technology Inc. 应

用笔记

00002717B_CN

-第 9

页

图 3-2. SAMA5D2-XULT 第 1 层（顶层）

Control/command signalsTrace width = 5 milsTrace clearance = 11 mils

Address signalsTrace width = 5 milsTrace clearance = 9 mils

Data signalsTrace width = 5 milsTrace clearance = 9 mils

CK/CKn signalsTrace width = 4 milsTrace clearance = 8 mils

上图中的布线示例主要显示了用于 DDR3-SDRAM 布线的电路板顶层。部分地址信号和差分时钟也会在顶层布线，走线宽度和最小间隙如标注所示。这些值等于或高于要求的最小值。控制/命令和数据信号之间还有 30 mil 的间隙，同样高于要求的最小值。

AN2717硬件方面


图 3-3. SAMA5D2-XULT 第 6 层（底层）

Data lane 2 (D16-D23)Trace width = 5 milsTrace clearance = 11 mils


上图显示了 DDR3-SDRAM 布线的底层。来自两个数据通道的信号在底层上布线，分别属于数据通道 2（D16-D23）和数据通道 0（D0-D7），包括各自的 DQS/DQSn 和 DQM 信号。使用的走线宽度为 5 mil，最小间隙为 9 mil，两个值均超过要求的最小值。这些走线严格匹配，最大不匹配长度不超过 7 mil，远低于允许的最大值。

AN2717硬件方面


图 3-4. SAMA5D2-XULT 第 5 层（VDD）

上图显示了用作电源平面的电路板第 5 层。突出显示的区域覆盖了属于 DDR3-SDRAM 布线的走线，用作底层走线阻抗匹配的参考平面。此外，它在任何高速信号上都没有分割。

如果使用微带线，顶层或底层的走线阻抗可使用如下阻抗公式（根据标准 IPC-2141）进行计算：

公式 1

Z0(Ω)=87��+ 1.41 �� 5.98�0.8�+ �

其中 εr 是介电常数，H 是介电高度，W 是走线宽度，T 是走线厚度。

在我们的案例中（见表 SAMA5D2-XULT 的 PCB 堆叠详情）：

• 对于 FR-4 介电材料，εr = 3.95• 底层（第 6 层）和电源平面（第 5 层）之间的介电高度 H = 3.8207 mil• 底层走线的宽度 W = 5 mil• 铜厚度 T = 1.87 mil。

使用上述参数，计算出的走线阻抗为 Z0 = 51.18 Ω，容差范围±10％。

AN2717硬件方面


图 3-5. SAMA5D2-XULT PCB 堆叠

表 3-1. SAMA5D2-XULT 的 PCB 堆叠详情

层名称类型材料厚度 [mm] 厚度 [mil] 介电材料介电常数

顶层覆盖覆盖 – – – – –

顶层焊料阻焊层/覆盖表面材料 0.01016 0.4 阻焊剂 3.5

顶层信号铜 0.0475 1.87 – –

介电层 1 介电芯板 0.09705 3.8207 FR-4 3.95

GND2 信号铜 0.03048 1.2 – –

介电层 2 介电芯板 0.1 3.937 FR-4 3.85

INT3 信号铜 0.03048 1.2 – –

介电层 3 介电芯板 0.93484 36.8047 FR-4 3.99

INT4 信号铜 0.03048 1.2 – –

介电层 4 介电芯板 0.1 3.937 FR-4 3.85

VCC5 信号铜 0.03048 1.2 – –

介电层 5 介电芯板 0.09705 3.8207 FR-4 3.95

底层信号铜 0.0475 1.87 – –

底层焊料阻焊层/覆盖表面材料 0.01016 0.4 阻焊剂 3.5

底层覆盖覆盖 – – – – –

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3.2 SA

MA

5D2-PTC

-EK开发工具包

图 3-6. SAMA5D2-PTC-EK 开发工具包 rotatethispage90

DDR_D0DDR_D1DDR_D2DDR_D3DDR_D4DDR_D5DDR_D6DDR_D7DDR_D8DDR_D9DDR_D10DDR_D11DDR_D12DDR_D13DDR_D14DDR_D15DDR_D16DDR_D17DDR_D18DDR_D19DDR_D20DDR_D21DDR_D22DDR_D23DDR_D24DDR_D25DDR_D26DDR_D27DDR_D28DDR_D29DDR_D30DDR_D31

DDR_DQM0DDR_DQM1DDR_DQM2DDR_DQM3

DDR_DQS0+DDR_DQS0-

DDR_DQS1+DDR_DQS1-

DDR_DQS2+DDR_DQS2-

DDR_DQS3+DDR_DQS3-


DDR_BA0DDR_BA1

DDR_RASDDR_CAS

DDR_BA2

DDR_CSDDR_WE

DDR_VREF

DDR_RESETN

DDR_CLK+DDR_CLK-DDR_CKE

DDR_VREF

DDR_VREFDDR_VREF

DDR_DQM0DDR_DQM1

DDR_DQM2DDR_DQM3

DDR_DQS0-DDR_DQS0+

DDR_DQS1+DDR_DQS1-

DDR_DQS2+DDR_DQS2-DDR_DQS3+DDR_DQS3-

DDR_BA1DDR_BA0

DDR_BA1DDR_BA0

DDR_WE DDR_WEDDR_CSDDR_CS

DDR_CLK-DDR_CLK+

DDR_CLK-DDR_CLK+

DDR_CKE DDR_CKE

DDR_CASDDR_RAS

DDR_CASDDR_RAS



DDR_A0DDR_A1DDR_A2DDR_A3DDR_A4DDR_A5DDR_A6DDR_A7DDR_A8DDR_A9DDR_A10DDR_A11DDR_A12

DDR_A0DDR_A1DDR_A2DDR_A3DDR_A4DDR_A5DDR_A6DDR_A7DDR_A8DDR_A9DDR_A10DDR_A11DDR_A12

DDR_BA2 DDR_BA2

DDR_A13DDR_A13

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

VDDIODDR

GND_POWER

VDD_1V8GND_POWER

VDD_1V8

GND_POWER

GND_POWER

VDD_1V8GND_POWER

VDD_1V8

GND_POWER

VDDIODDR

R23100KR0402

R25100KR0402

C63100nFC0402

C6422pF

C0402

C67100nFC0402

R2421K-1%

R0402

R32 0R R0402

C951nFC0402

C66100nFC0402

R30 0R R0402

C654.7uFC0805

C751nFC0402

R31 DNP R0402

R272.2K-1%R0402

U7

W972GG6KB-25bga84-32-1509e

A0M8

A1M3

A2M7

A3N2

A4N8

A5N3

A6N7

A7P2

A8P8

A9P3

A10M2

A11P7

A12R2

A13R8

BA0L2

BA1L3

BA2L1

CKEK2

CK_PJ8

CK_NK8

RASK7

CASL7

WEK3

CSL8

DQ0G8

DQ1G2

DQ2H7

DQ3H3

DQ4H1

DQ5H9

DQ6F1

DQ7F9

DQ8C8

DQ9C2

DQ10D7

DQ11D3

DQ12D1

DQ13D9

DQ14B1

DQ15B9

LDQS_PF7

NU/LDQS_NE8

UDQS_PB7

NU/UDQS_NA8

LDMF3

UDMB3

ODTK9

NC1A2 NC2E2 NC3R3 NC4R7

VDD1A1

VDD2E1

VDD3J9

VDD4M9

VDD5R1

VDDQ1A9

VDDQ2C1

VDDQ3C3

VDDQ4C7

VDDQ5C9

VDDQ6E9

VDDQ7G1

VDDQ8G3

VDDQ9G7

VDDQ10G9

VDDLJ1

VREFJ2

VSS1A3

VSS2E3

VSS3J3

VSS4N1

VSS5P9

VSSQ1A7

VSSQ2B2

VSSQ3B8

VSSQ4D2

VSSQ5D8

VSSQ6E7

VSSQ7F2

VSSQ8F8

VSSQ9H2

VSSQ10H8

VSSDLJ7

C94100nFC0402

ATSAMA5D27C-CN

U6E

bga289p8

DDR_A0F12

DDR_A1C17

DDR_A10C15

DDR_A11A16

DDR_A12A17

DDR_A13G11

DDR_A2B17

DDR_A3B16

DDR_A4C16

DDR_A5G14

DDR_A6F14

DDR_A7F11

DDR_A8C14

DDR_A9D13

DDR_BA0H12

DDR_BA1H13

DDR_BA2F17

DDR_CALE13

DDR_CASG12

DDR_CKEF16

DDR_CLKE17

DDR_CLKND17

DDR_CSG13

DDR_D0B12

DDR_D1A12

DDR_D10H17

DDR_D11K17

DDR_D12K16

DDR_D13J13

DDR_D14K14

DDR_D15K15

DDR_D16B8

DDR_D17B9

DDR_D18C9

DDR_D19A9

DDR_D2C12

DDR_D20A10

DDR_D21D10

DDR_D22B11

DDR_D23A11

DDR_D24J12

DDR_D25H10

DDR_D26J11

DDR_D27K11

DDR_D28L13

DDR_D29L11

DDR_D3A13

DDR_D30L12

DDR_D31M17

DDR_D4A14

DDR_D5C13

DDR_D6A15

DDR_D7B15

DDR_D8G17

DDR_D9G16

DDR_DQM0C11

DDR_DQM1G15

DDR_DQM2C8

DDR_DQM3H11

DDR_DQS0B13

DDR_DQS1J17

DDR_DQS2C10

DDR_DQS3L17

DDR_DQSN0B14

DDR_DQSN1J16

DDR_DQSN2B10

DDR_DQSN3L16

DDR_RASF13

DDR_RESETNE16

DDR_VREFCMD16 DDR_VREFB0H16

DDR_WEF15

C62100nFC0402

R29 DNP R0402

C72100nFC0402

U8

W972GG6KB-25bga84-32-1509e

A0M8

A1M3

A2M7

A3N2

A4N8

A5N3

A6N7

A7P2

A8P8

A9P3

A10M2

A11P7

A12R2

A13R8

BA0L2

BA1L3

BA2L1

CKEK2

CK_PJ8

CK_NK8

RASK7

CASL7

WEK3

CSL8

DQ0G8

DQ1G2

DQ2H7

DQ3H3

DQ4H1

DQ5H9

DQ6F1

DQ7F9

DQ8C8

DQ9C2

DQ10D7

DQ11D3

DQ12D1

DQ13D9

DQ14B1

DQ15B9

LDQS_PF7

NU/LDQS_NE8

UDQS_PB7

NU/UDQS_NA8

LDMF3

UDMB3

ODTK9


VDD1A1

VDD2E1

VDD3J9

VDD4M9

VDD5R1

VDDQ1A9

VDDQ2C1

VDDQ3C3

VDDQ4C7

VDDQ5C9

VDDQ6E9

VDDQ7G1

VDDQ8G3

VDDQ9G7

VDDQ10G9

VDDLJ1

VREFJ2

VSS1A3

VSS2E3

VSS3J3

VSS4N1

VSS5P9

VSSQ1A7

VSSQ2B2

VSSQ3B8

VSSQ4D2

VSSQ5D8

VSSQ6E7

VSSQ7F2

VSSQ8F8

VSSQ9H2

VSSQ10H8

VSSDLJ7

R262.2K-1%R0402

AN

2717硬件方面

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用笔记

00002717B_CN

-第 14

页

SAMA5D2-PTC-EK 是基于 8 层 PCB 构建的一个开发工具包。该板采用一个 SAMA5D27/BGA289 MPU和两个 2 Gb Winbond DDR2-SDRAM 器件（部件编号：W972GG6KB-25）。

图 3-7. SAMA5D2-PTC-EK 第 1 层（顶层）




上图中的布线示例显示了主要用于 DDR2-SDRAM 布线的电路板顶层。一些地址信号和差分时钟布线在顶层，走线宽度和最小间隙如标注所示。这些值等于或高于要求的最小值。CK/CKn 信号与任何其他信号之间也有 10 mil 的间隙，同样高于要求的最小值。

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图 3-8. SAMA5D2-PTC-EK 第 8 层（底层）



上图中的布线示例显示了 DDR2-SDRAM 布线的底层。来自两个数据通道的信号在底层上布线，分别属于数据通道 2（D16-D23）和数据通道 0 （D0-D7），包括各自的 DQS/DQSn 和 DQM 信号。使用的走线宽度为 5 mil，间隙为 10 mil，两个值均超过要求的最小值。在非常短的距离内（通常是离开密集 BGA 区域所经过的路线），间隙可能略低于要求的最小值。这仅适用于密集设计，只有在没有其他解决方案时才会

采用。这些信号的长度也相互匹配。

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图 3-9. SAMA5D2-PTC-EK 第 5 层（VDD）

上图显示了用作电源平面的电路板第 5 层。突出显示的区域覆盖了属于 DDR2-SDRAM 布线的走线，用作来自第 6 层信号的阻抗匹配的参考平面（见层堆叠）。此外，它在任何高速信号上都没有分割。

如果使用的是非对称带状线，用作信号层的内部第 6 层（见下图）的走线阻抗可使用如下阻抗公式（根据标准 IPC-2141）进行计算：

公式 2

Z0(Ω)=80�� 1.9 2�+ �0.8�+ � 1− �4�1

其中 εr 是介电常数，H1 是信号层下方的介电高度，H 是信号层上方的介电高度，W 是走线宽度，T 是走线厚度。

在我们的案例中（见表 SAMA5D2-PTC-EK 的 PCB 堆叠详情）：

• 对于 FR-4 介电材料，εr = 4.5• 第 6 层下方，H1 = 13.8 mil• 第 6 层上方，H = 5.12 mil• 走线宽度 W = 5 mil• 铜厚度 T = 1.38 mil

使用上述参数，计算出的走线阻抗为 Z0 =48.26Ω，容差范围±10%。

对顶层或底层走线应用公式 1，基于上述参数和介电高度 H = 3.63 mil，可得到接近完美的 49.92Ω走线阻抗。

图 3-10. SAMA5D2-PTC-EK 第 6 层

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上图中显示的所有走线宽度和间隙均符合一般设计规则。

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图 3-11. SAMA5D2-PTC-EK PCB 堆叠

表 3-2. SAMA5D2-PTC-EK 的 PCB 堆叠详情


顶层覆盖覆盖 – – – – –


顶层信号铜 0.035052 1.38 – –

介电层 1 介电芯板 0.092202 3.63 FR-4 4.5

GND02 信号铜 0.035052 1.38 – –

介电层 2 介电芯板 0.130048 5.12 FR-4 4.5

ART03 信号铜 0.035052 1.38 – –

介电层 3 介电芯板 0.35052 13.8 FR-4 4.5

PWR04 信号铜 0.035052 1.38 – –

介电层 4 介电芯板 0.130048 5.12 FR-4 4.5

PWR05 信号铜 0.035052 1.38 – –

介电层 5 介电芯板 0.35052 13.8 FR-4 4.5

ART06 信号铜 0.035052 1.38 – –

介电层 6 介电芯板 0.130048 5.12 FR-4 4.5

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...........（续）层名称类型材料厚度 [mm] 厚度 [mil] 介电材料介电常数

GND07 信号铜 0.035052 1.38 – –

介电层 7 介电芯板 0.092202 3.63 FR-4 4.5

底层信号铜 0.035052 1.38 – –


底层覆盖覆盖 – – – – –

3.3 SAMA5D24/BGA256 定制测试板该定制板专为测试多个 MPU+SDRAM 配置而设计。它具有 5 组独立的 SAMA5D24 MPU 套件，分别搭配2 个 DDR3L-SDRAM、2 个 DDR2-SDRAM、2 个 LPDDR1-SDRAM、2 个 LPDDR2-SDRAM 和 1 个LPDDR3-SDRAM 器件。每组套件都有自己的电源管理集成电路（Power Management IntegratedCircuit，PMIC）。

层堆叠如下图和表所示。由于五组套件都在同一块板上，所以共用相同的堆叠。

图 3-12. SAMA5D24/BGA256 定制测试板层堆叠

注意盲孔的使用。考虑到 SAMA5D24 超小的 0.4 mm 球间距，在 MPU 焊盘中使用了微孔，而不在 MPU扇出中使用大通孔。

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表 3-3. 测试板层堆叠详情


顶层覆盖覆盖 – – – – –


顶层信号铜 0.035 1.38 – –

介电层 1 介电预浸 0.105 4.13 FR-4 4.5

GND02 信号铜 0.018 0.71 – –

介电层 2 介电芯板 0.13 5.12 FR-4 4.5

ART03 信号铜 0.018 0.71 – –

介电层 3 介电预浸 0.105 4.13 FR-4 4.5

ART04 信号铜 0.018 0.71 – –

介电层 4 介电芯板 0.13 5.12 FR-4 4.5

PWR05 信号铜 0.018 0.71 – –

介电层 5 介电预浸 0.105 4.13 FR-4 4.5

ART06 信号铜 0.018 0.71 – –

介电层 6 介电芯板 0.13 5.12 FR-4 4.5

GND07 信号铜 0.018 0.71 – –

介电层 7 介电预浸 0.105 4.13 FR-4 4.5

底层信号铜 0.035 1.38 – –


底层覆盖覆盖 – – – – –

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3.3.1 SA

MA

5D24/B

GA

256/DD

R3L-SD

RA

M器

件图 3-13. MPUx-DRAMX DDR3L SDRAM 器件 rotatethispage90

A_DDR_D0A_DDR_D1A_DDR_D2A_DDR_D3A_DDR_D4A_DDR_D5A_DDR_D6A_DDR_D7A_DDR_D8A_DDR_D9A_DDR_D10A_DDR_D11A_DDR_D12A_DDR_D13A_DDR_D14A_DDR_D15

A_DDR_D16A_DDR_D17A_DDR_D18A_DDR_D19A_DDR_D20A_DDR_D21A_DDR_D22A_DDR_D23A_DDR_D24A_DDR_D25A_DDR_D26A_DDR_D27A_DDR_D28A_DDR_D29A_DDR_D30A_DDR_D31

A_DDR_A0A_DDR_A1A_DDR_A2A_DDR_A3A_DDR_A4A_DDR_A5A_DDR_A6A_DDR_A7A_DDR_A8A_DDR_A9A_DDR_A10A_DDR_A11A_DDR_A12A_DDR_A13

A_DDR_BA0A_DDR_BA1A_DDR_BA2

A_DDR_RESETN A_DDR_RESETN

A_DDR_CLK+A_DDR_CLK-A_DDR_CKEA_DDR_CSA_DDR_RASA_DDR_CASA_DDR_WE

A_DDR_CLK+A_DDR_CLK-A_DDR_CKEA_DDR_CSxA_DDR_RASA_DDR_CASA_DDR_WE

A_DDR_DQS0-A_DDR_DQS0+


A_DDR_DQS2+A_DDR_DQS2-


A_DDR_DQM1A_DDR_DQM0

A_DDR_DQM3A_DDR_DQM2

A_DDR_VREF

A_DDR_VREF

A_DDR_D0A_DDR_D1A_DDR_D2A_DDR_D3A_DDR_D4A_DDR_D5A_DDR_D6A_DDR_D7A_DDR_D8A_DDR_D9A_DDR_D10A_DDR_D11A_DDR_D12A_DDR_D13A_DDR_D14A_DDR_D15A_DDR_D16A_DDR_D17A_DDR_D18A_DDR_D19A_DDR_D20A_DDR_D21A_DDR_D22A_DDR_D23A_DDR_D24A_DDR_D25A_DDR_D26A_DDR_D27A_DDR_D28A_DDR_D29A_DDR_D30A_DDR_D31

A_DDR_DQM0A_DDR_DQM1A_DDR_DQM2A_DDR_DQM3






A_DDR_BA0A_DDR_BA1

A_DDR_RASA_DDR_CAS

A_DDR_BA2

A_DDR_CSA_DDR_WE

A_DDR_CKE

A_DDR_VREF

A_DDR_RESETN

A_DDR_CLK+A_DDR_CLK-


A_DDR_BA0A_DDR_BA1A_DDR_BA2

A_DDR_VREF

A_DDR_CS

A_DDR_CSx

GND_POWER

GND_POWER GND_POWERGND_POWER GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER GND_POWER

GND_POWER

A_VDD_DRAMA_VDD_DRAM

A_VDD_DRAMA_VDD_DRAM

A_VDD_DRAM

A_VDD_DRAMA_VDD_DRAMA_VDD_DRAM

A_VDD_DRAM

R57100KR0402

R58240R-1%R0402

R51 1K-NC R0402

C115100nFC0402

C91100nFC0402

C8822pFC0402

U5

IS43TR16640B-15GBLBGADDR96p8b90x140

CKJ7

CK#K7

CKEK9

CS#L2

RAS#J3

CAS#K3

WE#L3

A0N3

A1P7

A2P3

A3N2

A4P8

A5P2

A6R8

A7R2

A8T8

A9R3

A10/APL7

A11R7

A12/BC#N7

A13T3

A14T7

BA0M2

BA1N8

BA2M3

DQ0E3

DQ1F7

DQ2F2

DQ3F8

DQ4H3

DQ5H8

DQ6G2

DQ7H7

ODTK1

VSS1A9

VSS2B3

VSS3E1

VSS4G8


VSSQ5E2

VDDQ1A1

VDDQ2A8

VDDQ3C1

VDDQ4C9

VDDQ5D2

VDD1B2

VDD2G7

UDQS#B7

UDMD3

LDME7

LDQS#G3

UDQSC7

LDQSF3

DQ8D7

DQ10C8

DQ11C2

DQ14B8

DQ12A7

DQ15A3

DQ13A2

VDD9D9

VSSQ6E8

VDDQ6E9

VDDQ7F1

VSSQ7F9

VSSQ8G1

VSSQ9G9

VREFDQH1

VDDQ8H2

VDDQ9H9

NC1J1

NC2J9

VSS5J2

VSS6J8

VDD4K2

VDD5K8

NC3L1

ZQL8

NC4L9

VSS7M1

A15M7

VREFCAM8

VSS8M9

VDD6N1

VDD7N9

VSS9P1

VSS10P9

VDD8R1

VDD3R9

VSS11T1

RESET#T2

VSS12T9

DQ9C3

U6

IS43TR16640B-15GBLBGADDR96p8b90x140

CKJ7

CK#K7

CKEK9

CS#L2

RAS#J3

CAS#K3

WE#L3

A0N3

A1P7

A2P3

A3N2

A4P8

A5P2

A6R8

A7R2

A8T8

A9R3

A10/APL7

A11R7

A12/BC#N7

A13T3

A14T7

BA0M2

BA1N8

BA2M3

DQ0E3

DQ1F7

DQ2F2

DQ3F8

DQ4H3

DQ5H8

DQ6G2

DQ7H7

ODTK1

VSS1A9

VSS2B3

VSS3E1

VSS4G8


VSSQ5E2

VDDQ1A1

VDDQ2A8

VDDQ3C1

VDDQ4C9

VDDQ5D2

VDD1B2

VDD2G7

UDQS#B7

UDMD3

LDME7

LDQS#G3

UDQSC7

LDQSF3

DQ8D7

DQ10C8

DQ11C2

DQ14B8

DQ12A7

DQ15A3

DQ13A2

VDD9D9

VSSQ6E8

VDDQ6E9

VDDQ7F1

VSSQ7F9

VSSQ8G1

VSSQ9G9

VREFDQH1

VDDQ8H2

VDDQ9H9

NC1J1

NC2J9

VSS5J2

VSS6J8

VDD4K2

VDD5K8

NC3L1

ZQL8

NC4L9

VSS7M1

A15M7

VREFCAM8

VSS8M9

VDD6N1

VDD7N9

VSS9P1

VSS10P9

VDD8R1

VDD3R9

VSS11T1

RESET#T2

VSS12T9

DQ9C3

C90100nFC0402

C92100nFC0402

SAMA5D24_BGA256

U4E

TFBGA256_0p4_8x8mm

DDR_A0D17

DDR_A1A17

DDR_A10H11

DDR_A11J10

DDR_A12D15

DDR_A13J11

DDR_A2A18

DDR_A3F15

DDR_A4G12

DDR_A5H12

DDR_A6F13

DDR_A7H10

DDR_A8A16

DDR_A9E12

DDR_BA0H13

DDR_BA1K12

DDR_BA2H17

DDR_CALG17

DDR_CASE17

DDR_CKEF18

DDR_CLKC18

DDR_CLKNC17

DDR_CSJ12

DDR_D0B12

DDR_D1B13

DDR_D10J13

DDR_D11H15

DDR_D12J15

DDR_D13J14

DDR_D14K13

DDR_D15K18

DDR_D16A8

DDR_D17B9

DDR_D18D9

DDR_D19A9

DDR_D2D13

DDR_D20B11

DDR_D21D10

DDR_D22A11

DDR_D23A12

DDR_D24L18

DDR_D25K15

DDR_D26K14

DDR_D27M18

DDR_D28N17

DDR_D29M14

DDR_D3A13

DDR_D30M15

DDR_D31N18

DDR_D4A15

DDR_D5D14

DDR_D6B15

DDR_D7B16

DDR_D8G18

DDR_D9K17

DDR_DQM0D11

DDR_DQM1H14

DDR_DQM2B8

DDR_DQM3L13

DDR_DQS0A14

DDR_DQS1H18

DDR_DQS2A10

DDR_DQS3M17

DDR_DQSN0B14

DDR_DQSN1J18

DDR_DQSN2B10

DDR_DQSN3L17

DDR_RASE18

DDR_RESETNF17

DDR_VREFCMD12 DDR_VREFB0J17

DDR_WED18

C954.7uFC0603

JP3Header 1X2h2p20

12

R53 0R R0402

R60240R-1%R0402

R37210KR0402

R612.2K-1%R0402

R54 0R R0402

R5622K-1%R0402

R622.2K-1%R0402

C93100nFC0402C96100nF

C0402

C89100nFC0402

R52 1K-NC R0402

C94100nFC0402

R55100KR0402

AN

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icrochip Technology Inc.应用笔记

00002717B_CN

-第 22

页

该套件采用一个 SAMA5D24/BGA256 MPU 和两个 1-Gb ISSI DDR3L-SDRAM 器件（部件编号：IS43TR16640B-15GBL）。

图 3-14. SAMA5D24/BGA256/DDR3L-SDRAM 第 3 层

Address/control/command signalsTrace width = 5 milsTrace clearance = 6 mils




Traces with 3 mils width/clearance

上图中的布线示例显示了主要用于 DDR3L-SDRAM 配置的第 3 层测试板。它用作信号层，包含数据通道 0到 2 和地址/控制/命令信号的走线。走线宽度和间隙符合大多数此类信号的最小值要求。但在 MPU 下方的区域中存在例外，其中 0.4 mm 的球间距不允许布线时的走线宽度大于 3 mil。在此情况下，由于物理约束，我们不得不违反了最小宽度规则（4 mil）。

AN2717硬件方面



测试板的第 5 层用作电源平面，并用作相邻信号层（第 4 层和第 6 层）的阻抗匹配参考。上图中突出显示的区域为 SDRAM 器件供电。它覆盖了非常大的面积，在任何高速信号所在区域内都不存在任何分割，这样可以确保良好的信号完整性。

AN2717硬件方面




DQS3/DQS3nTrace width = 4 milsTrace clearance = 8 mils

第 6 层包含属于数据通道 3 的信号（见上图）。属于数据通道 3 的所有走线严格匹配，只有 15 mil 不匹配。

要计算位于内层的差分信号（如 DQS/DQSn 对）的走线阻抗，我们建议使用阻抗计算器/求解器来加快设计过程。为了让结果尽量准确，请确保这些工具符合 IPC-2141 标准。

使用测试板层堆叠详情表中的参数以及 4 mil 走线宽度和 8 mil 间隙，计算出的差分对 DQS3/DQS3n 的走线阻抗为 94.83Ω，处在容差范围内。

可以采用同样的方式计算 CK/CKn 差分时钟走线阻抗。时钟信号在顶层布线（见下图），走线宽度为 4mil，间隙为 8 mil，介电高度为 4.13mil，最终计算出的阻抗为 101.73Ω。

AN2717硬件方面


图 3-17. SAMA5D24/BGA256/DDR3L-SDRAM 第 1 层（顶层）


AN2717硬件方面


3.3.2 SA

MA

5D24/B

GA

256/DD

R2-SD

RA

M器件

图 3-18. MPUx-DRAMx DDR2 器件 rotatethispage90

B_DDR_A10B_DDR_A11

B_DDR_DQM0

B_DDR_DQM2B_DDR_DQM3

B_DDR_DQM1

B_DDR_DQS0+B_DDR_DQS0-




B_DDR_BA1B_DDR_BA0

B_DDR_CASB_DDR_RAS

B_DDR_CSB_DDR_WE

B_DDR_CKE

B_DDR_CLK+B_DDR_CLK-

B_DDR_VREF

B_DDR_VREF

B_DDR_RESETN

B_DDR_A0B_DDR_A1B_DDR_A2B_DDR_A3B_DDR_A4B_DDR_A5B_DDR_A6B_DDR_A7B_DDR_A8B_DDR_A9

B_DDR_A12

B_DDR_A10B_DDR_A11


B_DDR_A12

B_DDR_A10B_DDR_A11


B_DDR_A12

B_DDR_D0B_DDR_D1B_DDR_D2B_DDR_D3B_DDR_D4B_DDR_D5B_DDR_D6B_DDR_D7B_DDR_D8B_DDR_D9B_DDR_D10B_DDR_D11B_DDR_D12B_DDR_D13B_DDR_D14B_DDR_D15B_DDR_D16B_DDR_D17B_DDR_D18B_DDR_D19B_DDR_D20B_DDR_D21B_DDR_D22B_DDR_D23B_DDR_D24B_DDR_D25B_DDR_D26B_DDR_D27B_DDR_D28B_DDR_D29B_DDR_D30B_DDR_D31

B_DDR_D0B_DDR_D1B_DDR_D2B_DDR_D3B_DDR_D4B_DDR_D5B_DDR_D6B_DDR_D7B_DDR_D8B_DDR_D9B_DDR_D10B_DDR_D11B_DDR_D12B_DDR_D13B_DDR_D14B_DDR_D15

B_DDR_D16

B_DDR_D18B_DDR_D17

B_DDR_D19B_DDR_D20B_DDR_D21B_DDR_D22B_DDR_D23B_DDR_D24B_DDR_D25B_DDR_D26B_DDR_D27B_DDR_D28B_DDR_D29B_DDR_D30B_DDR_D31

B_DDR_BA1B_DDR_BA0

B_DDR_BA1B_DDR_BA0

B_DDR_WE B_DDR_WEB_DDR_CSxB_DDR_CS

B_DDR_CLK-B_DDR_CLK+

B_DDR_CLK-B_DDR_CLK+

B_DDR_CKE B_DDR_CKE

B_DDR_CASB_DDR_RAS

B_DDR_CASB_DDR_RAS

B_DDR_VREFB_DDR_VREF



B_DDR_DQS0-B_DDR_DQS0+


B_DDR_DQS2+B_DDR_DQS2-B_DDR_DQS3+B_DDR_DQS3-

B_DDR_CS

B_DDR_CSx

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

B_VDD_DRAM

B_VDD_DRAM

GND_POWER

GND_POWER

B_VDD_DRAMGND_POWER

B_VDD_DRAM

GND_POWER

GND_POWER

B_VDD_DRAMGND_POWER

B_VDD_DRAM

GND_POWER

B_VDD_DRAM

SAMA5D24_BGA256

U9E

TFBGA256_0p4_8x8mm

DDR_A0D17

DDR_A1A17

DDR_A10H11

DDR_A11J10

DDR_A12D15

DDR_A13J11

DDR_A2A18

DDR_A3F15

DDR_A4G12

DDR_A5H12

DDR_A6F13

DDR_A7H10

DDR_A8A16

DDR_A9E12

DDR_BA0H13

DDR_BA1K12

DDR_BA2H17

DDR_CALG17

DDR_CASE17

DDR_CKEF18

DDR_CLKC18

DDR_CLKNC17

DDR_CSJ12

DDR_D0B12

DDR_D1B13

DDR_D10J13

DDR_D11H15

DDR_D12J15

DDR_D13J14

DDR_D14K13

DDR_D15K18

DDR_D16A8

DDR_D17B9

DDR_D18D9

DDR_D19A9

DDR_D2D13

DDR_D20B11

DDR_D21D10

DDR_D22A11

DDR_D23A12

DDR_D24L18

DDR_D25K15

DDR_D26K14

DDR_D27M18

DDR_D28N17

DDR_D29M14

DDR_D3A13

DDR_D30M15

DDR_D31N18

DDR_D4A15

DDR_D5D14

DDR_D6B15

DDR_D7B16

DDR_D8G18

DDR_D9K17

DDR_DQM0D11

DDR_DQM1H14

DDR_DQM2B8

DDR_DQM3L13

DDR_DQS0A14

DDR_DQS1H18

DDR_DQS2A10

DDR_DQS3M17

DDR_DQSN0B14

DDR_DQSN1J18

DDR_DQSN2B10

DDR_DQSN3L17

DDR_RASE18

DDR_RESETNF17


DDR_WED18

JP6Header 1X2h2p20

12

C210100nFC0402

U11

IS43DR16320Ebga84-32-1509e

A0M8

A1M3

A2M7

A3N2

A4N8

A5N3

A6N7

A7P2

A8P8

A9P3

A10M2

A11P7

A12R2

A13R8

BA0L2

BA1L3

BA2L1

CKEK2

CK_PJ8

CK_NK8

RASK7

CASL7

WEK3

CSL8

DQ0G8

DQ1G2

DQ2H7

DQ3H3

DQ4H1

DQ5H9

DQ6F1

DQ7F9

DQ8C8

DQ9C2

DQ10D7

DQ11D3

DQ12D1

DQ13D9

DQ14B1

DQ15B9

LDQS_PF7

NU/LDQS_NE8

UDQS_PB7

NU/UDQS_NA8

LDMF3

UDMB3

ODTK9


VDD1A1

VDD2E1

VDD3J9

VDD4M9

VDD5R1

VDDQ1A9

VDDQ2C1

VDDQ3C3

VDDQ4C7

VDDQ5C9

VDDQ6E9

VDDQ7G1

VDDQ8G3

VDDQ9G7

VDDQ10G9

VDDLJ1

VREFJ2

VSS1A3

VSS2E3

VSS3J3

VSS4N1

VSS5P9

VSSQ1A7

VSSQ2B2

VSSQ3B8

VSSQ4D2

VSSQ5D8

VSSQ6E7

VSSQ7F2

VSSQ8F8

VSSQ9H2

VSSQ10H8

VSSDLJ7

R1332.2K-1%R0402

C209100nFC0402

R129100KR0402

R37310KR0402

R125 1K-NC R0402

U10

IS43DR16320Ebga84-32-1509e

A0M8

A1M3

A2M7

A3N2

A4N8

A5N3

A6N7

A7P2

A8P8

A9P3

A10M2

A11P7

A12R2

A13R8

BA0L2

BA1L3

BA2L1

CKEK2

CK_PJ8

CK_NK8

RASK7

CASL7

WEK3

CSL8

DQ0G8

DQ1G2

DQ2H7

DQ3H3

DQ4H1

DQ5H9

DQ6F1

DQ7F9

DQ8C8

DQ9C2

DQ10D7

DQ11D3

DQ12D1

DQ13D9

DQ14B1

DQ15B9

LDQS_PF7

NU/LDQS_NE8

UDQS_PB7

NU/UDQS_NA8

LDMF3

UDMB3

ODTK9


VDD1A1

VDD2E1

VDD3J9

VDD4M9

VDD5R1

VDDQ1A9

VDDQ2C1

VDDQ3C3

VDDQ4C7

VDDQ5C9

VDDQ6E9

VDDQ7G1

VDDQ8G3

VDDQ9G7

VDDQ10G9

VDDLJ1

VREFJ2

VSS1A3

VSS2E3

VSS3J3

VSS4N1

VSS5P9

VSSQ1A7

VSSQ2B2

VSSQ3B8

VSSQ4D2

VSSQ5D8

VSSQ6E7

VSSQ7F2

VSSQ8F8

VSSQ9H2

VSSQ10H8

VSSDLJ7

C2111nFC0402

R126 1K-NC R0402

C212100nFC0402

R131DNPR0402

C2264.7uFC0603

C20722pFC0402

R1342.2K-1%R0402

C2131nFC0402

R128 0R R0402R127 0R R0402

C228100nFC0402

C208100nFC0402

C227100nFC0402

R13021K-1%R0402

AN

2717硬件方面

© 2019 M


用笔记

00002717B_CN

-第 27

页

该组套件采用一个 SAMA5D24/BGA256 MPU 和两个 512-Mb ISSI DDR2-SDRAM 器件（部件编号：IS43DR16320E-25DBL）。

图 3-19. SAMA5D24/BGA256/DDR2-SDRAM 第 3 层

Address/control/commandsignalsTrace width = 5 milsTrace clearance = 6 mils




Traces with 3-mil width/clearance

上图显示了主要用于 DDR2-SDRAM 配置的第 3 层测试板。它用作信号层，包含数据通道 0 到 2 和地址/控制/命令信号的走线。走线宽度和间隙符合大多数此类信号的最小值要求。但在 MPU 下方的区域中存在例外，其中 0.4 mm 的球间距不允许布线时的走线宽度大于 3 mil 或间隙大于 3 mil。在此情况下，由于物理约束，我们不得不违反了最小宽度规则（4 mil）。

AN2717硬件方面




AN2717硬件方面








可以采用同样的方式计算 CK/CKn 差分时钟走线阻抗。时钟信号在顶层布线（见下图），走线宽度为 4mil，间隙为 8 mil，介电高度为 4.13mil，最终计算出的阻抗为 101.73Ω。

AN2717硬件方面


图 3-22. SAMA5D24/BGA256/DDR2-SDRAM 第 1 层（顶层）

CK/CKnTrace width = 4 milsTrace clearance = 8 mils

AN2717硬件方面


3.3.3 SA

MA

5D24/B

GA

256/LPDD

R1-SD

RA

M器件

图 3-23. MPUx-DRAMx LPDDR1 器件 rotatethispage90

C_DDR_A10C_DDR_A11

C_DDR_DQM0

C_DDR_DQM2C_DDR_DQM3

C_DDR_DQM1

C_DDR_DQS0+C_DDR_VREF

C_DDR_DQS1+

C_DDR_DQS2+

C_DDR_DQS3+

C_DDR_BA1C_DDR_BA0

C_DDR_CASC_DDR_RAS

C_DDR_CSC_DDR_WE

C_DDR_CKE

C_DDR_CLK+C_DDR_CLK-

C_DDR_VREF

C_DDR_VREF

C_DDR_RESETN

C_DDR_D0C_DDR_D1C_DDR_D2C_DDR_D3C_DDR_D4C_DDR_D5C_DDR_D6C_DDR_D7C_DDR_D8C_DDR_D9C_DDR_D10C_DDR_D11C_DDR_D12C_DDR_D13C_DDR_D14C_DDR_D15C_DDR_D16C_DDR_D17C_DDR_D18C_DDR_D19C_DDR_D20C_DDR_D21C_DDR_D22C_DDR_D23C_DDR_D24C_DDR_D25C_DDR_D26C_DDR_D27C_DDR_D28C_DDR_D29C_DDR_D30C_DDR_D31

C_DDR_A0C_DDR_A1C_DDR_A2C_DDR_A3C_DDR_A4C_DDR_A5C_DDR_A6C_DDR_A7C_DDR_A8C_DDR_A9



C_DDR_DQS0+C_DDR_DQS1+

C_DDR_DQS2+C_DDR_DQS3+

C_DDR_D0C_DDR_D1C_DDR_D2C_DDR_D3C_DDR_D4C_DDR_D5C_DDR_D6C_DDR_D7C_DDR_D8C_DDR_D9C_DDR_D10C_DDR_D11C_DDR_D12C_DDR_D13C_DDR_D14C_DDR_D15

C_DDR_D16

C_DDR_D18C_DDR_D17

C_DDR_D19C_DDR_D20C_DDR_D21C_DDR_D22C_DDR_D23C_DDR_D24C_DDR_D25C_DDR_D26C_DDR_D27C_DDR_D28C_DDR_D29C_DDR_D30C_DDR_D31

C_DDR_A12

C_DDR_A10C_DDR_A11


C_DDR_A12

C_DDR_A10C_DDR_A11


C_DDR_A12

C_DDR_BA1C_DDR_BA0

C_DDR_BA1C_DDR_BA0

C_DDR_WE C_DDR_WE

C_DDR_CS C_DDR_CSx

C_DDR_CASC_DDR_RAS

C_DDR_CASC_DDR_RAS

C_DDR_CKE


C_DDR_CKE


C_DDR_CS

C_DDR_CSx

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

C_VDD_DRAM

C_VDD_DRAM

GND_POWER

C_VDD_DRAM

GND_POWER

C_VDD_DRAM

C_VDD_DRAM

C334100nFC0402

U15

IS43LR16160Gbgalpddr60p8b80x100

A0J8

A1J9

A2K7

A3K8

A4K2

A5K3

A6J1

A7J2

A8J3

A9H1

A10J7

A11H2

A12H3

DQ0A8

DQ1B7

DQ2B8

DQ3C7

DQ4C8

DQ5D7

DQ6D8

DQ7E7

DQ8E3

DQ9D2

DQ10D3

DQ11C2

DQ12C3

DQ13B2

DQ14B3

DQ15A2

LDQSE8

UDQSE2

LDMF8

UDMF2

CKG2

CK#G3

WE#G7

CAS#G8

RAS#G9

CS#H7

CKEG1

VSS1A1

VSS2F1

VSS3K1

VSSQ1A3

VSSQ2C1

VSSQ3B9

VSSQ4D9

VSSQ5E1

VDD1A9

VDD2F9

VDD3K9

VDDQ1B1

VDDQ2D1

VDDQ3A7

VDDQ4C9

VDDQ5E9

NC1F3

NC2F7

BA0H8

BA1H9

C315100nFC0402 C335

100nFC0402

R19821K-1%R0402

SAMA5D24_BGA256

U14E

TFBGA256_0p4_8x8mm

DDR_A0D17

DDR_A1A17

DDR_A10H11

DDR_A11J10

DDR_A12D15

DDR_A13J11

DDR_A2A18

DDR_A3F15

DDR_A4G12

DDR_A5H12

DDR_A6F13

DDR_A7H10

DDR_A8A16

DDR_A9E12

DDR_BA0H13

DDR_BA1K12

DDR_BA2H17

DDR_CALG17

DDR_CASE17

DDR_CKEF18

DDR_CLKC18

DDR_CLKNC17

DDR_CSJ12

DDR_D0B12

DDR_D1B13

DDR_D10J13

DDR_D11H15

DDR_D12J15

DDR_D13J14

DDR_D14K13

DDR_D15K18

DDR_D16A8

DDR_D17B9

DDR_D18D9

DDR_D19A9

DDR_D2D13

DDR_D20B11

DDR_D21D10

DDR_D22A11

DDR_D23A12

DDR_D24L18

DDR_D25K15

DDR_D26K14

DDR_D27M18

DDR_D28N17

DDR_D29M14

DDR_D3A13

DDR_D30M15

DDR_D31N18

DDR_D4A15

DDR_D5D14

DDR_D6B15

DDR_D7B16

DDR_D8G18

DDR_D9K17

DDR_DQM0D11

DDR_DQM1H14

DDR_DQM2B8

DDR_DQM3L13

DDR_DQS0A14

DDR_DQS1H18

DDR_DQS2A10

DDR_DQS3M17

DDR_DQSN0B14

DDR_DQSN1J18

DDR_DQSN2B10

DDR_DQSN3L17

DDR_RASE18

DDR_RESETNF17


DDR_WED18

R197100KR0402

R2012.2K-1%R0402

R37410KR0402

U16

IS43LR16160Gbgalpddr60p8b80x100

A0J8

A1J9

A2K7

A3K8

A4K2

A5K3

A6J1

A7J2

A8J3

A9H1

A10J7

A11H2

A12H3

DQ0A8

DQ1B7

DQ2B8

DQ3C7

DQ4C8

DQ5D7

DQ6D8

DQ7E7

DQ8E3

DQ9D2

DQ10D3

DQ11C2

DQ12C3

DQ13B2

DQ14B3

DQ15A2

LDQSE8

UDQSE2

LDMF8

UDMF2

CKG2

CK#G3

WE#G7

CAS#G8

RAS#G9

CS#H7

CKEG1

VSS1A1

VSS2F1

VSS3K1

VSSQ1A3

VSSQ2C1

VSSQ3B9

VSSQ4D9

VSSQ5E1

VDD1A9

VDD2F9

VDD3K9

VDDQ1B1

VDDQ2D1

VDDQ3A7

VDDQ4C9

VDDQ5E9

NC1F3

NC2F7

BA0H8

BA1H9

C316100nFC0402

C3334.7uFC0603

R199DNPR0402

JP9Header 1X2h2p20

12

C31422pFC0402

R2022.2K-1%R0402

AN

2717硬件方面

© 2019 M


用笔记

00002717B_CN

-第 32

页

该套件采用一个 SAMA5D24/BGA256 MPU 和两个 256-Mb ISSI LPDDR1-SDRAM 器件（部件编号：IS43LR16160G-6BLI）。

图 3-24. SAMA5D24/BGA256/LPDDR1-SDRAM 第 6 层


上图中的布线示例显示了以 LPDDR1-SDRAM 套件为中心的第 6 层布线。在该层上，根据一般布线规则，数据通道 3（D24-D31）信号已完成布线，走线宽度和间隙如注释所示。数据通道内不匹配的路径长度为17 mil，远低于允许不匹配的最大路径长度（50 mil）。

AN2717硬件方面


图 3-25. SAMA5D24/BGA256/LPDDR1-SDRAM 第 8 层（底层）




上图显示了以 LPDDR1-SDRAM 器件为中心的测试板底层，走线宽度和间隙如图上所示。

AN2717硬件方面




AN2717硬件方面


3.3.4 SA

MA

5D24/B

GA

256/LPDD

R2-SD

RA

M器件


D_DDR_DQM0

D_DDR_DQM2D_DDR_DQM3

D_DDR_DQM1

D_DDR_DQS0+D_DDR_DQS0-




D_DDR_CS

D_DDR_CKE

D_DDR_CLK+D_DDR_CLK-

D_DDR_VREF

D_DDR_VREF

D_DDR_RESETN

D_DDR_D0D_DDR_D1D_DDR_D2D_DDR_D3D_DDR_D4D_DDR_D5D_DDR_D6D_DDR_D7D_DDR_D8D_DDR_D9D_DDR_D10D_DDR_D11D_DDR_D12D_DDR_D13D_DDR_D14D_DDR_D15D_DDR_D16D_DDR_D17D_DDR_D18D_DDR_D19D_DDR_D20D_DDR_D21D_DDR_D22D_DDR_D23D_DDR_D24D_DDR_D25D_DDR_D26D_DDR_D27D_DDR_D28D_DDR_D29D_DDR_D30D_DDR_D31

D_DDR_A0D_DDR_A1D_DDR_A2D_DDR_A3D_DDR_A4D_DDR_A5D_DDR_A6







D_DDR_DQS3-D_DDR_DQS3+D_DDR_DQS2-D_DDR_DQS2+

D_DDR_D0D_DDR_D1D_DDR_D2D_DDR_D3D_DDR_D4D_DDR_D5D_DDR_D6D_DDR_D7D_DDR_D8D_DDR_D9D_DDR_D10D_DDR_D11D_DDR_D12D_DDR_D13D_DDR_D14D_DDR_D15

D_DDR_D16

D_DDR_D18D_DDR_D17

D_DDR_D19D_DDR_D20D_DDR_D21D_DDR_D22D_DDR_D23D_DDR_D24D_DDR_D25D_DDR_D26D_DDR_D27D_DDR_D28D_DDR_D29D_DDR_D30D_DDR_D31

D_DDR_VREFD_DDR_VREF

D_DDR_CS

D_DDR_CKE

D_DDR_CSx

D_DDR_CKE

D_DDR_A1D_DDR_A0

D_DDR_A4D_DDR_A3D_DDR_A2

D_DDR_A6D_DDR_A5

D_DDR_A1D_DDR_A0

D_DDR_A4D_DDR_A3D_DDR_A2

D_DDR_A6D_DDR_A5

D_DDR_RASD_DDR_CASD_DDR_WE

D_DDR_RASD_DDR_CASD_DDR_WE

D_DDR_RASD_DDR_CAS

D_DDR_WE

D_DDR_CS

D_DDR_CSx

D_VDD18_LPDDR2

D_VDD_DRAMGND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

D_VDD_DRAM

D_VDD_DRAM

D_VDD18_LPDDR2

GND_POWER GND_POWER

GND_POWER GND_POWER

GND_POWER GND_POWER

D_VDD_DRAM

D_VDD_DRAM

C414100nFC0402

C419100nFC0402

R26624K-1%R0402

C422100nFC0402

R265100KR0402

C417100nFC0402

R269240R-1%R0402

R2712.2K-1%R0402

C415100nFC0402

R268240R-1%R0402

U20

bgalpddr134p65b100x115IS43LD16320A

CA0P3

CA1N3

CA2M3

CA3M2

CA4M1

CA5G2

CA6F2

CA7F3

CA8E3

CA9E2

DQ0N8

DQ1M8

DQ2M7

DQ3M9

DQ4M6

DQ5L7

DQ6L8

DQ7L9

DQ8G9

DQ9G8

DQ10G7

DQ11F6

DQ12F9

DQ13F7

DQ14F8

DQ15E8

DQS0_tL6

DQS0_cL5

DQS1_tG6

DQS1_cG5

DM0K5

DM1H5

NC0A1

NC1A2

NC2A9

NC3A10

NC4B1

NC5B2

NC6B3

NC7B7

NC8B8

NC9B9

NC10B10

NC11C3

NC12C8

NC13D6

NC14D7

NC15D8

NC16D9

NC17E5

NC18E6

NC19E7

NC20J2

NC21K2

NC22K3

NC23L2

NC24L3

NC25N5

NC26N6

NC27N7

NC28P6

NC29P7

NC30P8

NC31P9

NC32R3

NC33R8

NC34T1

NC35T2

NC36T3

NC37T7

NC38T8

NC39T9

NC40T10

NC41U1

NC42U2

NC43U9

NC44U10

VDD1_0B6

VDD1_1C1

VDD1_2R1

VDD1_3T6

VDD2_0B5

VDD2_1D2

VDD2_2G1

VDD2_3J7

VDD2_4P2

VDD2_5T5

VDDCA_0F1

VDDCA_1H1

VDDCA_2N2

VDDQ_0C7

VDDQ_1C10

VDDQ_2D5

VDDQ_3E9

VDDQ_4F10

VDDQ_5H6

VDDQ_6J6

VDDQ_7K6

VDDQ_8M10

VDDQ_9N9

VDDQ_10P5

VDDQ_11R7

VSS_0C2

VSS_1C5

VSS_2D1

VSS_3H2

VSS_4J8

VSS_5P1

VSS_6R2

VSS_7R5

VSSCA_0E1

VSSCA_1J1

VSSQ_0C6

VSSQ_1C9

VSSQ_2D10

VSSQ_3E10

VSSQ_4F5

VSSQ_5G10

VSSQ_6J5

VSSQ_7L10

VSSQ_8M5

VSSQ_9N10

VSSQ_10P10

VSSQ_11R6

ZQD3

VREFCAG3

CK_tJ3

CK_cH3

CS0_nL1

CKE0K1

VREFDQJ9

VDDQ_12R10

VSSCA_2N1

VSSQ_12R9

C4204.7uFC0603

R37510KR0402

R267DNPR0402

SAMA5D24_BGA256

U19E

TFBGA256_0p4_8x8mm

DDR_A0D17

DDR_A1A17

DDR_A10H11

DDR_A11J10

DDR_A12D15

DDR_A13J11

DDR_A2A18

DDR_A3F15

DDR_A4G12

DDR_A5H12

DDR_A6F13

DDR_A7H10

DDR_A8A16

DDR_A9E12

DDR_BA0H13

DDR_BA1K12

DDR_BA2H17

DDR_CALG17

DDR_CASE17

DDR_CKEF18

DDR_CLKC18

DDR_CLKNC17

DDR_CSJ12

DDR_D0B12

DDR_D1B13

DDR_D10J13

DDR_D11H15

DDR_D12J15

DDR_D13J14

DDR_D14K13

DDR_D15K18

DDR_D16A8

DDR_D17B9

DDR_D18D9

DDR_D19A9

DDR_D2D13

DDR_D20B11

DDR_D21D10

DDR_D22A11

DDR_D23A12

DDR_D24L18

DDR_D25K15

DDR_D26K14

DDR_D27M18

DDR_D28N17

DDR_D29M14

DDR_D3A13

DDR_D30M15

DDR_D31N18

DDR_D4A15

DDR_D5D14

DDR_D6B15

DDR_D7B16

DDR_D8G18

DDR_D9K17

DDR_DQM0D11

DDR_DQM1H14

DDR_DQM2B8

DDR_DQM3L13

DDR_DQS0A14

DDR_DQS1H18

DDR_DQS2A10

DDR_DQS3M17

DDR_DQSN0B14

DDR_DQSN1J18

DDR_DQSN2B10

DDR_DQSN3L17

DDR_RASE18

DDR_RESETNF17


DDR_WED18

R2722.2K-1%R0402

C41322pFC0402

C418100nFC0402

JP13Header 1X2h2p20

12

U21

bgalpddr134p65b100x115IS43LD16320A

CA0P3

CA1N3

CA2M3

CA3M2

CA4M1

CA5G2

CA6F2

CA7F3

CA8E3

CA9E2

DQ0N8

DQ1M8

DQ2M7

DQ3M9

DQ4M6

DQ5L7

DQ6L8

DQ7L9

DQ8G9

DQ9G8

DQ10G7

DQ11F6

DQ12F9

DQ13F7

DQ14F8

DQ15E8

DQS0_tL6

DQS0_cL5

DQS1_tG6

DQS1_cG5

DM0K5

DM1H5

NC0A1

NC1A2

NC2A9

NC3A10

NC4B1

NC5B2

NC6B3

NC7B7

NC8B8

NC9B9

NC10B10

NC11C3

NC12C8

NC13D6

NC14D7

NC15D8

NC16D9

NC17E5

NC18E6

NC19E7

NC20J2

NC21K2

NC22K3

NC23L2

NC24L3

NC25N5

NC26N6

NC27N7

NC28P6

NC29P7

NC30P8

NC31P9

NC32R3

NC33R8

NC34T1

NC35T2

NC36T3

NC37T7

NC38T8

NC39T9

NC40T10

NC41U1

NC42U2

NC43U9

NC44U10

VDD1_0B6

VDD1_1C1

VDD1_2R1

VDD1_3T6

VDD2_0B5

VDD2_1D2

VDD2_2G1

VDD2_3J7

VDD2_4P2

VDD2_5T5

VDDCA_0F1

VDDCA_1H1

VDDCA_2N2

VDDQ_0C7

VDDQ_1C10

VDDQ_2D5

VDDQ_3E9

VDDQ_4F10

VDDQ_5H6

VDDQ_6J6

VDDQ_7K6

VDDQ_8M10

VDDQ_9N9

VDDQ_10P5

VDDQ_11R7

VSS_0C2

VSS_1C5

VSS_2D1

VSS_3H2

VSS_4J8

VSS_5P1

VSS_6R2

VSS_7R5

VSSCA_0E1

VSSCA_1J1

VSSQ_0C6

VSSQ_1C9

VSSQ_2D10

VSSQ_3E10

VSSQ_4F5

VSSQ_5G10

VSSQ_6J5

VSSQ_7L10

VSSQ_8M5

VSSQ_9N10

VSSQ_10P10

VSSQ_11R6

ZQD3

VREFCAG3

CK_tJ3

CK_cH3

CS0_nL1

CKE0K1

VREFDQJ9

VDDQ_12R10

VSSCA_2N1

VSSQ_12R9

C421100nFC0402

C416100nFC0402

AN

2717硬件方面

© 2019 M


用笔记

00002717B_CN

-第 36

页

该套件采用一个 SAMA5D24/BGA256 MPU 和两个 512-Mb ISSI LPDDR2-SDRAM 器件（部件编号：IS43LD16320A-25BLI）。


Traces with 3-milwidth/clearance


Address/control/commandsignalsTrace width = 5 milsTrace clearance = 7 mils



上图显示了主要用于 LPDDR2-SDRAM 配置的第 3 层测试板。它用作信号层，包含数据通道 0..2 和地址/控制/命令信号的走线。走线宽度和间隙符合大多数此类信号的最小值要求。但在 MPU 下方的区域中存在例外，其中 0.4 mm 的球间距不允许布线时的走线宽度大于 3 mil 或间隙大于 3 mil。在此情况下，由于物理约束，我们不得不违反了最小宽度规则（4 mil）。

AN2717硬件方面




AN2717硬件方面








可以采用同样的方式计算 CK/CKn 差分时钟走线阻抗。时钟信号在顶层布线（见图 SAMA5D24/BGA256/DDR2-SDRAM 第 1 层（顶层）），走线宽度为 4 mil，间隙为 8 mil，介电高度为 4.13 mil，最终计算出的阻抗为 101.73Ω。

AN2717硬件方面


3.3.5 SA

MA

5D24/B

GA

256/LPDD

R3-SD

RA

M器件


E_DDR_D0E_DDR_D1E_DDR_D2E_DDR_D3E_DDR_D4E_DDR_D5E_DDR_D6E_DDR_D7E_DDR_D8E_DDR_D9E_DDR_D10E_DDR_D11E_DDR_D12E_DDR_D13E_DDR_D14E_DDR_D15E_DDR_D16E_DDR_D17E_DDR_D18E_DDR_D19E_DDR_D20E_DDR_D21E_DDR_D22E_DDR_D23E_DDR_D24E_DDR_D25E_DDR_D26E_DDR_D27E_DDR_D28E_DDR_D29E_DDR_D30E_DDR_D31

E_DDR_A0E_DDR_A1E_DDR_A2E_DDR_A3E_DDR_A4E_DDR_A5E_DDR_A6

E_DDR_D0E_DDR_D1E_DDR_D2E_DDR_D3E_DDR_D4E_DDR_D5E_DDR_D6E_DDR_D7E_DDR_D8E_DDR_D9E_DDR_D10E_DDR_D11E_DDR_D12E_DDR_D13E_DDR_D14E_DDR_D15E_DDR_D16E_DDR_D17E_DDR_D18E_DDR_D19E_DDR_D20E_DDR_D21E_DDR_D22E_DDR_D23E_DDR_D24E_DDR_D25E_DDR_D26E_DDR_D27E_DDR_D28E_DDR_D29E_DDR_D30E_DDR_D31

E_DDR_DQM0

E_DDR_DQM2E_DDR_DQM3

E_DDR_DQM1

E_DDR_DQS0+E_DDR_DQS0-




E_DDR_DQM0

E_DDR_DQM2E_DDR_DQM3

E_DDR_DQM1

E_DDR_DQS0-E_DDR_DQS0+




E_DDR_CS

E_DDR_CKE

E_DDR_CLK+E_DDR_CLK-

E_DDR_VREF

E_DDR_RESETN

E_DDR_CLK+E_DDR_CLK-

E_DDR_CKE

E_DDR_CS

E_DDR_VREF

E_DDR_VREF

E_DDR_A0E_DDR_A1E_DDR_A2E_DDR_A3E_DDR_A4E_DDR_A5E_DDR_A6

E_DDR_RASE_DDR_CASE_DDR_WE

E_DDR_RASE_DDR_CAS

E_DDR_WE

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

GND_POWER

E_VDD18_LPDDR3

GND_POWER

GND_POWER

GND_POWER

E_VDD_DRAM

E_VDD_DRAM

E_VDD_DRAM

E_VDD_DRAM

C534100nFC0402

C531100nFC0402

MT52L256M32D1PF-107WT

U25B

bgalpddr178p8b110x115

VDD1_0A3

VDD1_1A4

VDD1_2A5

VDD1_3A6

VDD1_4U3

VDD1_5U4

VDD1_6U5

VDD1_7U6

VDD1_8A10

VDD1_9U10

VDD2_0D4

VDD2_1D5

VDD2_2D6

VDD2_3G5

VDD2_4H5

VDD2_5H6

VDD2_6J5

VDD2_7J6

VDD2_8K5

VDD2_9K6

VDD2_10L5

VDD2_11P4

VDD2_12P5

VDD2_13P6

VDD2_14A8

VDD2_15A9

VDD2_16H12

VDD2_17K12

VDD2_18U8

VDD2_19U9

VDDQ_0A11

VDDQ_1C12

VDDQ_2E8

VDDQ_3E12

VDDQ_4G12

VDDQ_5H8

VDDQ_6H9

VDDQ_7H11

VDDQ_8J9

VDDQ_9J10

VDDQ_10K8

VDDQ_11K11

VDDQ_12L12

VDDQ_13N8

VDDQ_14N12

VDDQ_15R12

VDDQ_16U11

VSS_0B2

VSS_1B5

VSS_2C5

VSS_3E4

VSS_4E5

VSS_5F5

VSS_6H2

VSS_7J12

VSS_8K2

VSS_9L6

VSS_10M5

VSS_11N4

VSS_12N5

VSS_13R4

VSS_14R5

VSS_15T2

VSS_16T3

VSS_17T4

VSS_18T5

VSSQ_0B6

VSSQ_1B12

VSSQ_2C6

VSSQ_3D12

VSSQ_4E6

VSSQ_5F6

VSSQ_6F12

VSSQ_7G6

VSSQ_8G9

VSSQ_9H10

VSSQ_10K10

VSSQ_11L9

VSSQ_12M6

VSSQ_13M12

VSSQ_14N6

VSSQ_15P12

VSSQ_16R6

VSSQ_17T6

VSSQ_18T12 NC0

A1

NC1A2

NC2A12

NC3A13

NC4B1

NC5B13

NC6C4

NC7K9

NC8R3

NC9T1

NC10T13

NC11U1

NC12U2

NC13U12

NC14U13

VDDCA_0F2

VDDCA_1G2

VDDCA_2H3

VDDCA_3L2

VDDCA_4M2

VSSCA_0C3

VSSCA_1D3

VSSCA_2F4

VSSCA_3G3

VSSCA_4G4

VSSCA_5J4

VSSCA_6M4

VSSCA_7P3

VREFCAH4VREFDQJ11

R340100K-NCR0402

C535100nFC0402

R336 1K-NC R0402

C532100nFC0402

C52822pFC0402

R3422.2K-1%R0402

MT52L256M32D1PF-107WT

U25A

bgalpddr178p8b110x115

DQ0P9

DQ1N9

DQ2N10

DQ3N11

DQ4M8

DQ5M9

DQ6M10

DQ7M11

DQ8F11

DQ9F10

DQ10F9

DQ11F8

DQ12E11

DQ13E10

DQ14E9

DQ15D9

DQ16T8

DQ17T9

DQ18T10

DQ19T11

DQ20R8

DQ21R9

DQ22R10

DQ23R11

DQ24C11

DQ25C10

DQ26C9

DQ27C8

DQ28B11

DQ29B10

DQ30B9

DQ31B8

DM0L8

DM1G8

DM2P8

DM3D8

DQS0_TL10

DQS0_CL11

DQS1_TG10

DQS1_CG11

DQS2_TP10

DQS2_CP11

DQS3_TD10

DQS3_CD11

CA0R2

CA1P2

CA2N2

CA3N3

CA4M3

CA5F3

CA6E3

CA7E2

CA8D2

CA9C2

ZQ0B3

ZQ1B4

CKE0K3

CKE1K4

CK_CJ2CK_TJ3

CS0_NL3

CS1_NL4

ODTJ8

C529100nFC0402

R33924K-1%R0402

R337 0R R0402

SAMA5D24_BGA256

U24E

TFBGA256_0p4_8x8mm

DDR_A0D17

DDR_A1A17

DDR_A10H11

DDR_A11J10

DDR_A12D15

DDR_A13J11

DDR_A2A18

DDR_A3F15

DDR_A4G12

DDR_A5H12

DDR_A6F13

DDR_A7H10

DDR_A8A16

DDR_A9E12

DDR_BA0H13

DDR_BA1K12

DDR_BA2H17

DDR_CALG17

DDR_CASE17

DDR_CKEF18

DDR_CLKC18

DDR_CLKNC17

DDR_CSJ12

DDR_D0B12

DDR_D1B13

DDR_D10J13

DDR_D11H15

DDR_D12J15

DDR_D13J14

DDR_D14K13

DDR_D15K18

DDR_D16A8

DDR_D17B9

DDR_D18D9

DDR_D19A9

DDR_D2D13

DDR_D20B11

DDR_D21D10

DDR_D22A11

DDR_D23A12

DDR_D24L18

DDR_D25K15

DDR_D26K14

DDR_D27M18

DDR_D28N17

DDR_D29M14

DDR_D3A13

DDR_D30M15

DDR_D31N18

DDR_D4A15

DDR_D5D14

DDR_D6B15

DDR_D7B16

DDR_D8G18

DDR_D9K17

DDR_DQM0D11

DDR_DQM1H14

DDR_DQM2B8

DDR_DQM3L13

DDR_DQS0A14

DDR_DQS1H18

DDR_DQS2A10

DDR_DQS3M17

DDR_DQSN0B14

DDR_DQSN1J18

DDR_DQSN2B10

DDR_DQSN3L17

DDR_RASE18

DDR_RESETNF17


DDR_WED18

R335240R-1%R0402

C5334.7uFC0603

R3432.2K-1%R0402

C530100nFC0402

R338100KR0402

AN

2717硬件方面

© 2019 M


用笔记

00002717B_CN

-第 40

页

该套件采用一个 SAMA5D24/BGA256 MPU 和一个 8-Gb Micron LPDDR3-SDRAM 器件（部件编号：MT52L256M32D1PF-107WT）。




上图显示了主要用于 LPDDR3-SDRAM 配置的第 3 层测试板。它用作信号层，包含数据通道 1 和 2 的走线。走线宽度和间隙符合大多数此类信号的最小值要求。但在 MPU 下方的区域中存在例外，其中 0.4 mm的球间距不允许布线时的走线宽度大于 3 mil。在此情况下，由于信号密度高，可允许走线宽度低于最小值（4 mil）。

属于每个数据通道的走线严格匹配，数据通道 1 有 14 mil 的长度不匹配，数据通道 2 有 34 mil 的长度不匹配。DQS1/DQS1n 和 DQS2/DQS2n 差分信号也精确匹配，同一对的信号不匹配长度为 1 mil，两对之间为3.2 mil。

AN2717硬件方面





上图显示了以 LPDDR3-SDRAM 器件为中心的测试板第 4 层。它用作信号层，包含地址和控制/命令信号。走线宽度和间隙大小符合一般布线规则。

可以使用带状线阻抗公式（公式 2）或者使用专用计算器来计算走线阻抗。应用公式得到的走线阻抗为 Z0= 48.17Ω。

AN2717硬件方面


图 3-34. SAMA5D24/BGA256/LPDDR3-SDRAM 第 1 层（顶层）


上图显示了以 LPDDR3-SDRAM 器件为中心的测试板顶层。差分 CK/CKn 信号在该层上布线，走线宽度和间隙如注释所示。差分对阻抗为 101.73Ω，非常接近目标值（100Ω）。

AN2717硬件方面





上图显示了第 6 层，LPDDR3-SDRAM 中的数据通道 0 和 3 在此布线。

DQS0/DQS0n 和 DQS3/DQS3n 差分对的目标阻抗为 100Ω。使用阻抗计算器得到的值为 98.16Ω。所有电源层都提供无槽参考平面，以保持良好的信号完整性。

3.4 SAMA5D27/BGA289 定制测试板该定制板专为测试 SAMA5D24/BGA256 测试板未涵盖的 MPU+SDRAM 配置而设计。它具有两组独立的SAMA5D27 MPU 套件，分别搭配 1 个 32 位 LPDDR-SDRAM 和 1 个 32 位 LPDDR2-SDRAM。每组套件都有自己的电源管理集成电路（PMIC）。

层堆叠如下表所示。由于两组套件都在同一块板上，所以共用相同的堆叠。

表 3-4. 测试板层堆叠详情


顶层覆盖覆盖 – – – – –


L1-顶层信号铜 0.035 1.38 – –

AN2717硬件方面


...........（续）层名称类型材料厚度 [mm] 厚度 [mil] 介电材料介电常数

介电层 1 介电预浸 0.09 3.54 FR-4 4.2

L2-GND 信号铜 0.018 0.71 – –

介电层 2 介电芯板 0.1 3.93 FR-4 4.2

L3-INT3 信号铜 0.018 0.71 – –

介电层 3 介电预浸 0.95 37.4 FR-4 4.2

L4-INT4 信号铜 0.018 0.71 – –

介电层 4 介电芯板 0.1 3.93 FR-4 4.2

L5-VDD 信号铜 0.018 0.71 – –

介电层 5 介电预浸 0.09 3.54 FR-4 4.2

L6-底层信号铜 0.035 1.38 – –


底层覆盖覆盖 – – – – –

AN2717硬件方面


3.4.1 SA

MA

5D27/B

GA

289/LPDD

R1-SD

RA

M器件

图 3-36. MPUx-DRAMx-v2 LPDDR 器件 rotatethispage90

GND

A_VDDIODDR

0.1uF16V0402

C844.7uF16V0603

C830.1uF16V0402

C850.1uF16V0402

C860.1uF16V0402

C870.1uF16V0402

C880.1uF16V0402

C890.1uF16V0402

C900.1uF16V0402

C910.1uF16V0402

C92

GND

A_VDDIODDR

0.1uF16V0402

C930.1uF16V0402

C940.1uF16V0402

C950.1uF16V0402

C964.7uF16V0603

C82

0.1uF16V0402

C97

GND

GND

DDR_A0F12DDR_A1C17

DDR_A2B17

DDR_A3B16DDR_A4C16

DDR_A5G14

DDR_A6F14DDR_A7F11

DDR_A8C14

DDR_A9D13DDR_A10C15

DDR_A11A16

DDR_A12A17DDR_A13G11

DDR_BA0H12

DDR_BA1H13DDR_BA2F17

DDR_RASF13DDR_CASG12

DDR_CLKE17

DDR_CLKND17DDR_CKEF16

DDR_CSG13DDR_WEF15

DDR_CALE13

DDR_RESETNE16

DDR_VREFD16

DDR_D0 B12DDR_D1 A12

DDR_D2 C12

DDR_D3 A13DDR_D4 A14

DDR_D5 C13

DDR_D6 A15DDR_D7 B15

DDR_D8 G17

DDR_D9 G16DDR_D10 H17

DDR_D11 K17

DDR_D12 K16DDR_D13 J13

DDR_D14 K14

DDR_D15 K15DDR_D16 B8

DDR_D17 B9

DDR_D18 C9DDR_D19 A9

DDR_D20 A10

DDR_D21 D10DDR_D22 B11DDR_D23 A11

DDR_D24 J12DDR_D25 H10DDR_D26 J11

DDR_D27 K11DDR_D28 L13DDR_D29 L11

DDR_D30 L12DDR_D31 M17

DDR_DQM0 C11DDR_DQM1 G15DDR_DQM2 C8

DDR_DQM3 H11

DDR_DQS0 B13

DDR_DQSN0 B14

DDR_DQS1 J17

DDR_DQSN1 J16

DDR_DQS2 C10

DDR_DQSN2 B10

DDR_DQS3 L17

DDR_DQSN3 L16DDR_VREFH16

ATSAMA5D27C

U3E

A_DDR_CAL

22pF50V0402

C8121k04021%

R64

100k0402

R62

GND

GND

4.7uF10V0402

C79

GND

0.1uF16V0402

C80

0.1uF16V0402

C78

2.2k04021%

R60

2.2k04021%

R61

A_VDDIODDR

LPDDR1 32-bit

A_DDR_D0A_DDR_D1A_DDR_D2A_DDR_D3A_DDR_D4A_DDR_D5A_DDR_D6A_DDR_D7A_DDR_D8A_DDR_D9A_DDR_D10A_DDR_D11A_DDR_D12A_DDR_D13A_DDR_D14A_DDR_D15A_DDR_D16A_DDR_D17A_DDR_D18A_DDR_D19A_DDR_D20A_DDR_D21A_DDR_D22A_DDR_D23A_DDR_D24A_DDR_D25A_DDR_D26A_DDR_D27A_DDR_D28A_DDR_D29A_DDR_D30

A_DDR_DQM0

A_DDR_D31


A_DDR_BA0A_DDR_BA1

A_DDR_RASA_DDR_CAS

A_DDR_CLK_PA_DDR_CLK_N

A_DDR_CKE

A_DDR_CSA_DDR_WE

A_DDR_VREF

A_DDR_DQM1A_DDR_DQM2A_DDR_DQM3

A_DDR_DQS0

A_DDR_DQS1

A_DDR_DQS2

A_DDR_DQS3

A_DDR_VREF

A_DDR_D0A_DDR_D1A_DDR_D2A_DDR_D3A_DDR_D4A_DDR_D5A_DDR_D6A_DDR_D7A_DDR_D8A_DDR_D9A_DDR_D10A_DDR_D11A_DDR_D12A_DDR_D13A_DDR_D14A_DDR_D15A_DDR_D16A_DDR_D17A_DDR_D18A_DDR_D19A_DDR_D20A_DDR_D21A_DDR_D22A_DDR_D23A_DDR_D24A_DDR_D25A_DDR_D26A_DDR_D27A_DDR_D28A_DDR_D29A_DDR_D30A_DDR_D31

A_DDR_DQS0A_DDR_DQS1A_DDR_DQS2A_DDR_DQS3


A_DDR_BA0A_DDR_BA1

A_DDR_CLK_PA_DDR_CLK_NA_DDR_CKE

A_DDR_WE

A_DDR_CS

A_DDR_CASA_DDR_RAS

A_DDR_DQM0A_DDR_DQM1A_DDR_DQM2A_DDR_DQM3

A_DDR_VREF

iA_DDR_ADDRESS

Matched Net Lengths [Tolerance = 0.5mm]

A_DDR_D0A_DDR_D1A_DDR_D2A_DDR_D3A_DDR_D4A_DDR_D5A_DDR_D6A_DDR_D7A_DDR_DQS0A_DDR_DQM0

A_DQ0A_DQ1A_DQ2A_DQ3A_DQ4A_DQ5A_DQ6A_DQ7A_DQS0A_DQM0

LPDDR1_BYTE_LANE0

LPDDR1_BYTE_LANE0i

LPDDR1_BYTE_LANE0Matched Net Lengths [Tolerance = 0.5mm]

A_DQ8

A_DQS1A_DQM1

A_DQ9A_DQ10A_DQ11A_DQ12A_DQ13A_DQ14A_DQ15

LPDDR1_BYTE_LANE1

LPDDR1_BYTE_LANE1i


A_DDR_D8A_DDR_D9A_DDR_D10A_DDR_D11A_DDR_D12A_DDR_D13A_DDR_D14A_DDR_D15A_DDR_DQS1A_DDR_DQM1

A_DQ16

A_DQS2A_DQM2


LPDDR1_BYTE_LANE2

LPDDR1_BYTE_LANE2i


A_DDR_DQS2A_DDR_DQM2

A_DDR_D16A_DDR_D17A_DDR_D18A_DDR_D19A_DDR_D20A_DDR_D21A_DDR_D22A_DDR_D23

A_DQ24

A_DQS3A_DQM3


LPDDR1_BYTE_LANE3

LPDDR1_BYTE_LANE3i


A_DDR_DQS3A_DDR_DQM3

A_DDR_D24A_DDR_D25A_DDR_D26A_DDR_D27A_DDR_D28A_DDR_D29A_DDR_D30A_DDR_D31

DQ31 A2

DQ16 A8

DQ29 B2

DQ30 B3

DQ17 B7

DQ18 B8

DQ27 C2DQ28 C3

DQ19 C7

DQ20 C8

DQ25 D2DQ26 D3

DQ21 D7DQ22 D8

DQS3 E2

DQ24 E3DQ23 E7

DQS2 E8

DM3F2

A13F7

DM2F8

CKEG1CKG2CK#G3

WE#G7

CAS#G8RAS#G9

A9H1

A11H2

A12H3

CS#H7

BA0H8

BA1H9

A6J1A7J2

A8J3

A10/APJ7

A0J8A1J9

A4K1

DM1K2

A5K3

A2K7

DM0K8

A3K9

DQS1 L2

DQ8 L3DQ7 L7

DQS0 L8

DQ9 M2DQ10 M3

DQ5 M7

DQ6 M8

DQ11 N2

DQ12 N3

DQ3 N7DQ4 N8

DQ13 P2

DQ14 P3

DQ1 P7

DQ2 P8

DQ15 R2

DQ0 R8

W949D2DBJX5I

U4A

VSS A1

VSSQ A3VDDQA7

VDDA9

VDDQB1 VSSQ B9

VSSQ C1VDDQC9VDDQD1

TEST D9

VSSQ E1VDDQE9

VDDF1

NCF3

VSS F9

VSSQ L1

VDDQL9VDDQM1

VSSQ M9VSSQ N1

VDDQN9

VDDQP1VSSQ P9

VSS R1

VSSQ R3VDDQR7

VDDR9

W949D2DBJX5I

U4B

iA_DDR_ADDRESS

Matched Net Lengths [Tolerance = 0.5mm]

50Ω ± 10% single-ended trace impedance




100 ohms differential trace impedanceRouting top or bottom

AN

2717硬件方面

© 2019 M


用笔记

00002717B_CN

-第 46

页

该套件采用一个 SAMA5D27/BGA289 MPU 和一个 512-Mb LPDDR-SDRAM 器件（部件编号：W949D2DBJX5I）。

图 3-37. SAMA5D27/BGA289/LPDDR1-SDRAM 第 1 层（顶层）




上图所示的测试板顶层包含该套件的部分数据和地址走线。根据规范，顶层单端信号的走线宽度为 5 mil，可轻松达到将近 50Ω的走线阻抗。走线间隙为 11 mil，高于最小值。

差分 CK/CKn 信号走线宽度为 4 mil，差分走线之间的间隙为 6 mil，阻抗非常接近 100Ω。

在计算顶层或底层的单端或差分走线阻抗时，必须考虑阻焊层的影响。

在电路板设计密集或复杂的情况下，如果同一字节通道内的信号不能在同一层中布线，则可能会将部分信

号布线到其他层上，这就违反了同一层字节通道规则。

AN2717硬件方面



测试板的第 2 层用作接地平面，并用作相邻信号层（第 1 层和第 3 层）的阻抗匹配参考平面。上图中显示的区域为 SDRAM 器件提供返回路径。它覆盖了非常大的面积，在任何高速信号所在区域内都不存在任何分割，这样可以确保良好的信号完整性。

AN2717硬件方面



Traces with 7-milclearance


Address/Control signalsTrace width = 5 milsTrace clearance = 8 mils

上图显示了以 LPDDR1-SDRAM 套件为中心的测试板第 4 层。在确保大多数走线的间隙大于或等于最小值的情况下，在小区域中由于物理约束而减小间隙是可接受的。

很重要的

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