Vivado Design Suite ユーザー ガイド

エンベデッ ド プロセッサ ハードウェア デザイン

UG898 (v2013.4) 2013 年 12 月 18 日

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 2UG898 (v2013.4) 2013 年 12 月 18 日

Notice of DisclaimerThe information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.

© Copyright 2013 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.All other trademarks are the property of their respective owners.

本資料は英語版 (v2013.4) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあ り ます。日本語版は参考用と してご使用の上、 最新情報につきましては、 必ず最新英語版をご参照ください。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、jpn_trans_feedback@xilinx.com までお知らせください。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。

改訂履歴次の表に、 この文書の改訂履歴を示します。

 

日付 バージョ ン 改訂内容

2013 年 3 月 20 日 2013.1 Vivado Design Suite バージ ョ ン 2013.1 で新規リ リース

2013 年 6 月 19 日 2013.2 新しいセクシ ョ ン: 28 ページの 「Zynq-7000 プロセッシング システムのシ ミ ュレーシ ョ ン」

新しい章 : 「MIG コアを含むデザイン」

新しい章 : 第 5 章 「IP インテグレーターのリセッ トおよびクロ ッ ク ト ポロジ」

2013 年 10 月 2 日 2013.3 少しだけ編集

2013 年 12 月 18 日 2013.4 少しだけ編集

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 3UG898 (v2013.4) 2013 年 12 月 18 日

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章 : 概要はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

ハードウェアおよびソフ ト ウェア フローの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

第 2章 : エンベデッ ド  デザインでの Zynq‐7000 プロセッサの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

Vivado IDE での Zynq-7000 デバイスの設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

Zynq ブロ ッ ク デザインと コンフ ィギュレーシ ョ ン ウ ィンド ウの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

プログラマブル ロジッ ク (PL) の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

Vivado ピン配置ビュー レイアウ トでの PS I/O. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Vivado IDE 生成のエンベデッ ド ファ イル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

ソフ ト ウェア開発キッ ト (SDK) を起動します。 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

第 3章 : エンベデッ ド  デザインでの MicroBlaze プロセッサの使用MicroBlaze プロセッサ デザインの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

カスタム ロジッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

エンベデッ ド IP カタログ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

第 4章 : MIG コアを含むデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

プロジェク トの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

IP インテグレーターを使用した設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

第 5章 : IP インテグレーターのリセッ トおよびクロック  トポロジ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

MIG コアを含まない MicroBlaze デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

MIG コアを含む MicroBlaze デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

PL ロジッ クを含まない Zynq デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

PL ロジッ クを含む Zynq デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

PL ロジッ クに MIG コアを含む Zynq デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

MIG と Clocking Wizard を含むデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

付録 A : その他のリソースザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

ソ リ ューシ ョ ン センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Send Feedback

第 1章

概要

はじめに本章では、 Vivado® Design Suite フ ローを使用し て、 Zynq®-7000 All Programmable (AP) SoC デバイ ス またはMicroBlaze™ プロセッサを使用したエンベデッ ド デザインをプログラムする方法について簡単に説明します。

エンベデッ ド システムは複雑です。 エンベデッ ド デザインのハード ウェア部分と ソフ ト ウェア部分はそれ自体がプロジェク トです。 1 つのシステムと して機能するよ うにこれら 2 つのデザイン コンポーネン ト を統合する と、 さ らに課題が出てきます。 FPGA デザイン プロジェク ト を追加する と、 さ らに複雑になっていきます。

デザイン プロセスを単純にするため、ザイ リ ンクスでは複数のツール セッ ト を提供しています。基本的なツール名、プロジェク ト ファ イル名、 これらのツールの省略語については、 ザイ リ ンクス用語集を参照して ください。

Vivado Integrated Design Environment (IDE) には、プロセッサ ベースのデザインを統合するための IP インテグレーターツールが含まれています。このツールをザイ リ ンクス ソフ ト ウェア開発キッ ト (SDK) と合わせて使用するこ とで、マイ ク ロプロセッサ ベースのシステムとエンベデッ ド ソフ ト ウェア アプリ ケーシ ョ ンを設計およびデバッグするための統合環境が提供されています。

ハードウェアおよびソフ トウェア フローの概要Vivado ツールには、プロセッサーに基づいたプログラム用の特定フローが提供されています。 Vivado IDE では、接続を画像で示す IP インテグレーターを使用して、 デバイスを指定し、 ペリ フェラルを選択し、 ハード ウェア設定をコンフ ィギュレーシ ョ ンできます。

Zynq-7000 AP SoC では、 Vivado IP インテグレーターを使用して、 XML 形式のアプ リ ケーシ ョ ンでハード ウェア プラ ッ ト フォーム情報をほかのデータ ファ イルと共に取り込みます。 これらの情報がソフ ト ウェア デザイン ツールで使用され、 ボード サポート パッケージ ライブラ リが作成およびコンフ ィギュレーシ ョ ンされ、 コンパイラ オプシ ョンが推論され、 プロセッシング ロジッ クがプログラムされ、 JTAG 設定が定義され、 ハード ウェアに関する情報を必要とするその他の操作が自動化されます。 Zynq-7000 SoC ソ リ ューシ ョ ンを使用する と、 プログラマブル ロジッ ク と共に 1 つの SoC に ARM Cortex A9 デュアル コアがエンベデッ ド ブロ ッ ク と して提供されるので、エンベデッ ド デザインの複雑さが改善されます。

ザイ リ ンクスでは、 Zynq-7000 AP SoC および MicroBlaze プロセッサ デバイス用のソフ ト ウェア アプリ ケーシ ョ ンの開発およびデバッグのために、 次のデザイン ツールを提供しています。

• ソフ ト ウェア IDE

• GUI ベースのコンパイラー ツールチェーン

• JTAG デバッガー

これらのツールを使用する と、 OS を必要と しないベアメ タル アプリ ケーシ ョ ンと、 オープン ソース Linux OS 用アプリ ケーシ ョ ンの両方が開発できますVivado IP インテグレーターには、 コンフ ィギュレーシ ョ ン設定、 レジスタ メモ リ マップ、プロセッシング ロジッ ク (PL) 初期化用のビッ ト ス ト リームなどを含むプロセッシング システム (PS) およびペリ フェラルに関する情報が取り込まれます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 4UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

ハードウェアおよびソフ トウェア フローの概要

ソフ ト ウェア ソ リ ューシ ョ ンは、次を含む Cortex-A9 プロセッサをサポートするサードパーティ ソースからも利用可能です。

• ソフ ト ウェア IDE

• コンパイラー ツールチェーン

• デバッグおよびト レース ツール

• エンベデッ ド OS およびソフ ト ウェア ライブラ リ

• シ ミ ュレータ

• モデルおよび仮想プロ ト タイプ ツール

サードパーティ ツール ソ リ ューシ ョ ンは、 Zynq-7000 デバイスの統合レベルおよび直接サポートによって異な り ます。

SDK の詳細および Zynq デバイスのプログラムについては、 『Zynq-7000 All Programmable SoC ソフ ト ウェア開発者ガイ ド』 (UG821) [参照 1] を参照してください。 SDK は、 スタンドアロン製品で、 http://japan.xilinx.com からダウンロードできます。

図 1-1 は、 エンベデッ ド ハードウェアのツール フローを示しています。

Zynq-7000 ベースのデザインを開始するには、 次の手順に従います。

1. 新規 Vivado IDE プロジェク ト を作成します。

2. IP インテグレーター ツールでブロッ ク デザインを作成し、Zynq Processing System 7 IP をインスタンシエート し、その他のザイ リ ンクス IP またはユーザーのカスタム IP もインスタンシエート します。

3. デザイン全体の合成およびインプ リ メンテーシ ョ ンを実行し、 ハード ウェアを SDK にエクスポート します。

4. SDK でソフ ト ウェア アプリ ケーシ ョ ンを作成する と、 ターゲッ ト ボードにそれをプログラムできます。

X-Ref Target - Figure 1-1

図 1‐1 :ハードウェア デザイン ツールからソフ トウェア ツールへのハンドオフ

ConfigurePS

GenerateBitstream(optional)

HardwareHandoff

X12502

PSConfiguration

HardwareSpecificationFile (XML)

BRAMConfiguration

(BMM)

PLConfiguration(bitstream)

Export toSoftwareTools

Add IP

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 5UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

第 2章

エンベデッ ド  デザインでの Zynq‐7000 プロセッサの使用

概要本章では、 Zynq®-7000 All Programmable (AP) SoC デバイスを使用する場合の Vivado® Design Suite フローについて説明します。

この例では、 Xilinx ZC702 Rev 1.0 評価ボードをターゲッ トにし、 Vivado Design Suite のバージ ョ ンは 2013.2 を使用しています。

重要 : Vivado IP インテグレーター は、 Zynq デバイスおよび MicroBlaze™ プロセッサをターゲッ トにするデザインを含めたエンベデッ ド プロセッサ デザイン用で、 XPS (Xilinx Platform Studio) に代わるものです。 XPS では MicroBlazeプロセッサをターゲッ トにするデザインだけがサポート されます。 IP インテグレーターも XPS も Vivado IDE から使用できます。

Vivado IDE での Zynq‐7000 デバイスの設計Zynq-7000 AP SoC デバイスの設計は、 Vivado IDE を使用した場合と、 ISE® Design Suite とエンベデッ ド開発キッ ト(EDK) を使用した場合で異なり ます。

Vivado IDE では、 エンベデッ ド開発に IP インテグレーター ツールを使用します。 IP インテグレーターは、 GUI ベースのインターフェイスで、 複雑な IP サブシステムを統合できます。

Vivado IDE の IP カタログからは、複雑なデザインに対応するため、さまざまな IP が使用できるよ うになっています。

IP カタログには、 カスタム IP を追加するこ と もできます。 詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2] を参照して ください。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 6UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Vivado IDE での Zynq‐7000 デバイスの設計

Zynq‐7000 プロセッサを含む IP インテグレーター デザインの作成

IP インテグレーターで [Create Block Design] をク リ ッ ク し、 [Create Block Design] ダイアログボッ クスを開いて、 次の図のよ うにデザイン名を入力します。

[Block Design] ビュー (図 2-1) が開きます。

1. この空のデザインに IP カタログから [Add IP] ボタンをク リ ッ ク して IP を追加します。 キャンバスで右ク リ ッ クして、 ポップアップ メニューから IP を追加するこ と もできます。

X-Ref Target - Figure 2-1

図 2‐1 : [Create Block Design] ダイアログ ボックス

X-Ref Target - Figure 2-2

図 2‐2 : [Block Design] ビュー

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 7UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Vivado IDE での Zynq‐7000 デバイスの設計

2. [Add IP] をク リ ッ クする と、 検索ボッ クスが表示されるので、 図 2-3のよ うに [ZYNQ7 Processing System] を検索して選択します。

Zynq IP を選択する と、 Vivado IP インテグレーターでデザインに IP が追加され、 図 2-4のよ うにプロセッシングシステムの画像が表示されます。

Tcl コマンド :

create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.3 processing_system7_0

3. プロセッシング システムの画像をダブルク リ ッ クする と、 [Re-customize IP] プロセスが開始され、 図 2-5 のよ うな ZYNQ7 プロセッシング システムの [Re-customize IP] ダイアログ ボッ クスが表示されます。

X-Ref Target - Figure 2-3

図 2‐3 : ZYNQ7 Processing System IP の検索

X-Ref Target - Figure 2-4

図 2‐4 :デフォルトの  ZYNQ7 Processing System のグラフ ィ ッ ク表示

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 8UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Vivado IDE での Zynq‐7000 デバイスの設計

4. ブロ ッ ク デザインの内容を確認します。 ZYNQ7 プロセッシング システムの緑色のブロ ッ クは、 コンフ ィギュレーシ ョ ン可能なブロ ッ クを示しています。 緑色のブロ ッ クをク リ ッ クする と、 コンフ ィギュレーシ ョ ン オプシ ョ ンを設定する画面が開きます。

図 2-5 のよ うな左の Page Navigator からオプシ ョ ンを選択するこ と もできます。

X-Ref Target - Figure 2-5

図 2‐5 : [Zynq Block Design] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 9UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要Page Navigator で設定できるデフォルト っオプシ ョ ンの詳細については、 『Zynq-7000 AP SoC テクニカル リ ファレンス マニュアル』 (UG585) [参照 3] を参照してください。次のセクシ ョ ンでは、 Page Navigator の選択オプシ ョ ンを簡単に説明します。

[PS‐PL Configuration] コンフ ィギュレーシ ョ ン  オプシ ョ ン

[PS-PL Configuration] オプシ ョ ン ツ リーには、 次のよ うなオプシ ョ ンがあ り ます。

このページの上部には次の 4 つのボタンが含まれます。

• [Documentation] : ク リ ッ クする と、ザイ リ ンクス ウェブサイ トの資料ページが開き、Zynq に関する資料を見つけるこ とができます (開くのは英語サイ トです。 ブラウザの URL の www.xilinx.com の www を japan に変更する と日本語サイ トが表示されます)。

• [Presets] : ク リ ッ クする と、 使用可能なプリセッ ト オプシ ョ ンに関する情報が表示されます。 プリセッ トは、 ボード マネージャー /フロー特有の機能で、 特定のターゲッ ト ボードに対して Zynq をカスタマイズできます。 使用可能なオプシ ョ ンは、 [MicroZed]、 [ZC702]、 [ZC706]、 [ZedBoard] です。

• [IP Location] : このオプシ ョ ンは、 IP インテグレーター デザインには使用できません。

• [Import XPS Settings] : XPS ベースのプロジェク トからの Zynq プロセッサのコンフ ィギュレーシ ョ ンを記述したXML ファ イルがある場合は、 このボタンをク リ ッ クする と、 その設定をインポート して、 Zynq プロセッサをすばやく コンフ ィギュレーシ ョ ンするこ とができます。

X-Ref Target - Figure 2-6

図 2‐6 : [PL‐PS Configuration] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 10UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

[General] オプシ ョ ン

[General] オプシ ョ ンを展開する と、 次のよ うな選択肢が表示されます。

X-Ref Target - Figure 2-7

図 2‐7 : [General] オプシ ョ ン 

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 11UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

[MIO Configuration] および [EMIO Configuration]

Page Navigator からは、 [Peripheral I/O Pins] または [MIO Configuration] をク リ ッ クする と、 I/O ピンを確認およびコンフ ィギュレーシ ョ ンできます。

Zynq-7000 PS では、 20 以上のペリ フェラルが使用できるよ うになっています。 これらのペリ フェラルは、 直接デバイスの専用 Multiplexed I/O (MIO) または Extended Multiplexed I/O (EMIO) を使用してファブリ ッ クへ配線できます。

このコンフ ィギュレーシ ョ ン インターフェイスでは、MIO の I/O 規格およびスルー設定も選択できます。ペリ フェラルを有効にする と、 その I/O ペリ フェラル ブロ ッ クにチェッ ク マークが表示されます。 ブロ ッ ク デザインには、 ペリ フェラルが有効か無効かのステータスが表示されます。

X-Ref Target - Figure 2-8

図 2‐8 : [Peripheral I/O Pins] ページを使用したペリフェラル I/O ピンのコンフ ィギュレーシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 12UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

[MIO Configuration] ページ (図 2-9) でも同様に設定します。

7Z010 CLG225 の MIO および EMIO の詳細については、 『Zynq-7000 AP SoC テクニカル リ フ ァレンス マニュアル』(UG585) [参照 3] の第 2 章 「信号、 インターフェイス、 ピン」 を参照してください。

ピンの制限

7Z010 CLG225 デバイスで使用可能な 32 個の MIO ピンによ り、 PS の機能が次のよ うに制限されます。

• MIO を使用して USB 1 つかイーサネッ ト コン ト ローラー 1 つのいずれかのみ使用可能

• SDIO からブート不可能

• NOR/SRAM のインターフェイスなし

• NAND Flash の幅が 8 ビッ トに制限される

バンク設定

ペリ フェラルを選択したら、そのペリ フェラルの各 I/O 信号が該当する MIO ロケーシ ョ ンに表示されます。このセクシ ョ ンは主に、 さまざまなペリ フェラルの I/O 規格を選択するのに使用します。 PS MIO I/O バッファーは、 2 つの電圧ド メ インに分割されます。 それぞれのド メ イン内で各 I/O を個別にプログラムできます。

次の 2 つの I/O 電圧バンクがあ り ます。

• バンク 0 は、 0:15 ピンを含有

• バンク 1 は、 16:53 ピンを含有

各 MIO ピンは、 次の電圧信号に対してそれぞれプログラムできます。

• 1.8 および 2.5/3.3 ボルト

• CMOS シングルエンドまたは HSTL 差動レシーバー モード

重要 : バンク全体は同じ電圧である必要があ り ますが、 ピンは異なる I/O 規格にできます。

X-Ref Target - Figure 2-9

図 2‐9 : [MIO Configuration] ページを使用したペリフェラル I/O ピンのコンフ ィギュレーシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 13UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

[Zynq] タブの [MIO Configuration] ダイアログ ボッ クスで MIO を設定する場合は、 ペリ フェラルの読み出し専用画像および適切な MIO の選択を確認できます。 ウ ィ ンド ウの左側には、 使用可能なペリ フェラルがリ ス ト されます。 ペリ フェラルのチェッ クマークは、 そのペリ フェラルが選択されているこ とを示します。

フラ ッシュ  メモリ  インターフェイス 

コンフ ィギュレーシ ョ ン ウ ィザードで次のいずれかを選択します。

• 「Quad-SPI コン ト ローラー」

• 「SRAM/NOR コン ト ローラー」

• 「AXI_HP インターフェイス」

Quad‐SPI コン ト ローラー

X-Ref Target - Figure 2-10

図 2‐10 : Quad SPI コン ト ローラー オプシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 14UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

リ ニア Quad-SPI コン ト ローラーの主な機能は、 次のとおりです。

• シングルまたはデュアル 1x および 2x 読み出しのサポート

• プログラム、 読み出し、 およびコンフ ィギュレーシ ョ ンを含むすべてのデバイス処理が可能な I/O モード用 32ビッ ト APB 3.0 インターフェイス

• 読み出し処理用の 32 ビッ ト AXI リ ニア アドレス マップ インターフェイス

• シングル チップ セレク ト ラインのサポート

• 書き込み保護信号のサポート

• 4 ビッ トの双方向 I/O 信号

• x1、 x2、 および x4 の読み出し速度

• x1、 x2、 および x4 の書き込み速度

• マスター モードで 100MHz の最大 Quad-SPI ク ロ ッ ク

• Quad-SPI 読み出しの効率を改善するための 252 バイ ト入力の FIFO の深さ

• 最大 128Mb の集積度の Quad-SPI デバイスのサポート

• 2 つの並列の Quad-SPI デバイスを含むデュアル Quad-SPI のサポート

また、 リニア アドレス マップ モードには、 次のよ うな機能があ り ます。

• AXI インターフェイスを介した標準読み出し専用メモ リ アクセス

• 最大 2 つの SPI フラ ッシュ メモ リ

• 1 つのメモ リで最大 16MB、 2 つのメモ リで 32MB のアドレス空間

• 4 つの AXI 読み出し許容機能

• AXI の増分およびラ ップ アドレス バース ト読み出し

• 標準メモ リ読み出しを SPI プロ ト コル (またはその逆) に自動的に変換

• シ リアル、 デュアル、 Quad-SPI モード

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 15UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

SRAM/NOR コン ト ローラー

SRAM/NOR コン ト ローラーの機能は、 次のとおりです。

• 8 ビッ ト データ バス幅

• 最大 26 アドレス信号 (64MB) までの 1 チップ セレク ト

• 最大 25 アドレス信号 (32 MB + 32MB) までの 2 チップ セレク ト

• 16 ワード読み出しおよび 16 ワード書き込みデータの FIFO

• 8 ワード コマンド FIFO

• 各チップ セレク ト ベースのプログラマブル I/O サイクル タイ ミ ング

• 非同期メモ リ オペレーティング モード

X-Ref Target - Figure 2-11

図 2‐11 : SRAM/NOR フラッシュ  コンフ ィギュレーシ ョ ン オプシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 16UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

NAND コン ト ローラー

NAND コン ト ローラーの機能は、 次のとおりです。

• 1 チップ セレク ト信号を含め、 8/16 ビッ トの I/O 幅

• ONFI 仕様 1.0

• 16 ワード読み出しおよび 16 ワード書き込みデータの FIFO

• 8 ワード コマンド FIFO

• プログラマブル I/O サイクル タイ ミ ング

• ECC アシス ト

• 非同期メモ リ オペレーティング モード

クロック  コンフ ィギュレーシ ョ ン

Zynq-7000 デバイスのクロ ッ クをコンフ ィギュレーシ ョ ンするには、 次のいずれかの方法を使用します。

X-Ref Target - Figure 2-12

図 2‐12 : NAND コン ト ローラー オプシ ョ ン

X-Ref Target - Figure 2-13

図 2‐13 : クロック  コンフ ィギュレーシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 17UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

• Page Navigator で [Clock Configuration] をク リ ッ ク します。

• Zynq ブロ ッ ク デザインで [Clock Generation] ブロ ッ クをク リ ッ ク します。

図 2-14 は、 [Clock Configuration] ページを示しています。

図 2-15 は、 [Clock Configuration] ページの [Processor/Memory Clocks] を展開したと ころを示しています。

X-Ref Target - Figure 2-14

図 2‐14 : [Clock Configuration] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 18UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

PS のクロ ッ ク供給に関する詳細は、 『Zynq-7000 AP SoC テクニカル リ ファレンス マニュアル』 (UG585) [参照 3] を参照してください。 Zynq のクロ ッ クのダイアログ ボッ クスでは、 ペリ フェラルのクロ ッ クを設定できます。 PS のペリフェラルでは、 通常内部 PLL または外部クロ ッ ク ソースから クロ ッ ク ソースを選択できます。 ク ロ ッ クのほとんどで PLL を選択してクロ ッ クが生成できます。

同じ PLL で複数の周波数が生成されるので、 [Requested Frequency (MHz)] 列に入力された周波数とまったく同じ周波数を取得できないこ とがあ り ます。 達成可能な周波数は、 [Actual Frequency (MHz)] 列の周波数です。

注記 :特定ペリ フェラルの周波数は、入力周波数、同じ PLL から駆動されるほかのペリ フェラルの周波数、 アーキテクチャからの制限など、 多くの要因によって異なり ます。 ツールで選択される M & D 値の詳細は、 ログ ファ イルから取得できます。

DDR コンフ ィギュレーシ ョ ン

X-Ref Target - Figure 2-15

図 2‐15 : [Clock Configuration] ページの [Processor/Memory Clocks]

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 19UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

DDR は、 次のいずれかの方法でコンフ ィギュレーシ ョ ンできます。

• Page Navigator で [DDR Configuration] をク リ ッ ク します。

• Zynq ブロ ッ ク デザインで [DDR2/3, LPDDR2 Controller] ブロ ッ クをク リ ッ ク します。

DDR メモ リ コン ト ローラーでは DDR2、DDR3、DDR3L、および LPDDR2 デバイスがサポート され、AXI メモ リ ポート インターフェイス - DDR インターフェイス (DDRI)、ト ランザクシ ョ ン スケジューラーを含むコア コン ト ローラー(DDRC)、 デジタルl PHY を含むコン ト ローラー (DDRP) の 3 つの主なブロ ッ クが含まれます。

DDRI ブロ ッ クは、4 つの 64 ビッ ト同期 AXI インターフェイスを使用して、複数のマスターに同時に信号を供給します。 それぞれの AXI インターフェイスに専用のト ランザクシ ョ ン FIFO が含まれます。 DDRC には 2 つの 32 エン トリ コンテン トのアドレス指定が可能なメモ リ (CAM) が含まれ、 DDR メモ リ効率を最大限にする DDR データ サービス スケジューリ ングが実行されます。 これには、 レイテンシの小さいチャネル用のフライバイ チャネルも含まれ、CAM を介さずに DDR メモ リにアクセスできます。

PHY プロセスの読み出しおよび書き込みがコン ト ローラーから リ クエス ト され、 それらがターゲッ ト DDR メモ リのタイ ミ ング制約内で特定信号に変換されます。PHY ではコン ト ローラーからの信号を使用して内部信号を生成し、 これらの信号はデジタル PHY を使用してピンに接続されます。 DDR ピンは PCB 信号ト レースを使用して DDR デバイスに直接接続されます。

システムは、 DDRI を使用し、 次の 4 つの 64 ビッ ト AXI メモ リ ポート を介して DDR にアクセスします。

• 1 つの AXI ポートは CPU および ACP の L2 キャ ッシュ専用です。

• 2 つのポートは AXI_HP インターフェイス専用です。

• AXI インターコネク トのその他のマスターが 4 番目のポート を共有します。

DDRI はこの 8 つのポート (読み出し用 4 つ、書き込み用 4 つ) からのリ クエス ト を調整 (アービター ) します。アービターはリ クエス ト を選択し、 それを DDR コン ト ローラーおよびト ランザクシ ョ ン スケジューラー (DDRC) に渡します。

この調整は、 どれく らいリ クエス トが待機状態であるか、 リ クエス トの緊急性およびリ クエス トが前のリ クエス ト と同じページ内にあるかど うかなどの状況に基づいて実行されます。

DDRC は読み出しフローと書き込みフローの両方で 1 つのインターフェイスを使用して、 DDRI から リ クエス ト を受信します。 読み出し リ クエス ト には、 DDR がデータを入れて戻すタグ フ ィールドが含まれます。 DDR コン ト ローラー PHY (DDRP) は DDR ト ランザクシ ョ ンを駆動します。

X-Ref Target - Figure 2-16

図 2‐16 : DDR コン トローラー

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 20UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

図 2-17 は、 DDR コン ト ローラーのコンフ ィギュレーシ ョ ン ページを示しています。

注記 : 8 ビッ ト インターフェイスはサポート されていませんが、 8 ビッ ト ポート を使用して 16/32 ビッ ト インターフェイスを作成するこ とはできます。

GIC ‐ 割り込みコン ト ローラー

GIC (Generic Interrupt Controller) は、 次のいずれかの方法でコンフ ィギュレーシ ョ ンできます。

• Page Navigator で [Interrupts] をク リ ッ ク します。

• Zynq ブロ ッ ク図で [GIC] ブロ ッ クをク リ ッ ク します。

X-Ref Target - Figure 2-17

図 2‐17 : DDR コン トローラーの [DDR Configuration] ページ

X-Ref Target - Figure 2-18

図 2‐18 : Generic Interrupt Controller

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 21UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

図 2-19 は、 割り込みポートのコンフ ィギュレーシ ョ ン ページを示しています。

GIC は、PS および PL から CPU に送信される割り込みを管理する中央リ ソースです。コン ト ローラーは割り込みソースをイネーブル、 ディ スエーブル、 優先順位付けし、 それらを CPU インターフェイスが次の割り込みを受信するのと同じプログラム方法で、 選択した CPU に送信します。 また、 コン ト ローラーはセキュ リ テ ィ意識の高いシステムをインプ リ メン トする際のセキュ リティ拡張もサポート します。

コン ト ローラーは、 ARM Generic Interrupt Controller Architecture バージ ョ ン 1.0 (GIC v1) (ベクターなし ) に基づいています。

CPU のプライベート バスは、 一時的な妨害およびその他のインターコネク トでのボ トルネッ クを回避してレジスタにアクセスし、 高速読み出し /書き込みレスポンスを可能にします。

割り込み分配器は、 優先度の高いものを個別 CPU に送信する前に、 すべての割り込みソースを集めます。

GIC を使用する と、 複数の CPU への割り込みを指定した場合、 同時に割り込みを処理できるのは 1 つの CPU だけです。 すべての割り込みソースに、 一意の割り込み ID 番号が含まれるほか、 それぞれコンフ ィギュレーシ ョ ン可能な優先順位と ターゲッ ト CPU のリ ス トが含まれます。

Zynq-7000 デバイスのロジッ ク ブロ ッ クに関する情報は、 『Zynq-7000 AP SoC テクニカル リ ファレンス マニュアル』(UG585) [参照 3] および 『Zynq-7000 All Programmable SoC ソフ ト ウェア開発者ガイ ド』 (UG821) [参照 1] を参照してください。

X-Ref Target - Figure 2-19

図 2‐19 : GIC 割り込み

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 22UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

PS および PL 間のインターコネク ト

AXI_HP インターフェイス

4 つの AXI_HP インターフェイスは、DDR および OCM メモ リへの高バンド幅のデータ パスを持つ PL バス マスターを提供します。各インターフェイスには、読み出しおよび書き込み用に 2 つの FIFO バッファーが含まれます。 PL から メモ リへのインターコネク トでは、 高速 AXI_HP ポートが 2 つの DDR メモ リ ポート または OCM のいずれかに配線されます。 AXI_HP インターフェイスは、 バッファー機能があるこ とをわかりやすくするために、 AXI FIFO インターフェイス (AFI) と呼ばれるこ と もあ り ます。

重要 : PL のロジッ ク通信が発生する前に LVL_SHFTR_EN を使用して PL レベル シフターをイネーブルにする必要があ り ます。

Page Navigator から [PS-PL Configuration] をク リ ッ ク して [HP Slave AXI Interface] オプシ ョ ンを展開し、 これらのインターフェイスをイネーブルにしてください (図 2-21)。

インターフェイスは、 PL マスターおよび DDR およびオンチップ RAM を含む PS メモ リ間に高スループッ ト データパスを提供します。 主な機能は、 次のとおりです。

32 ビッ ト または 64 ビッ ト データ幅のマスター インターフェイス (ポート ごとに個別にプログラム)

• 32 ビッ ト インターフェイス モードでのアライ メン ト済み転送用に、 64 ビッ トへ効率的なダイナミ ッ ク拡張(AxCACHE を使用して制御可能)

• 32 ビッ ト インターフェイス モードでのアライ メン ト なしの 32 ビッ ト転送用に、 64 ビッ トへ自動拡張

• 書き込みコマンドのプログラマブル リ リースしきい値

X-Ref Target - Figure 2-20

図 2‐20 : AXI_HP インターフェイス

X-Ref Target - Figure 2-21

図 2‐21 : AXI HP インターフェイスのイネーブル

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 23UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

• PL および PS 間のすべての AXI インターフェイスで非同期クロ ッ クの周波数のド メ インがクロス可能

• 読み出しおよび書き込みの両方に 1 KB (128 X 64 ビッ ト ) データ FIFO を使用してレイテンシの多い転送を円滑化

• PL ポートから QoS 信号が使用可能

• PL に対して使用可能なコマンドおよびデータ FIFO のフ ィル レベル カウン ト

• 標準 AXI 3.0 インターフェイスのサポート

• 読み出しおよび書き込みコマンド とは別に、 インターコネク トに対するプログラマブル コマンドの発行

• 14 ～ 70 コマンド (バース ト長に依存) の範囲で大容量のスレーブ インターフェイスの読み出しを許容可能

• 8 ～ 32 コマンド (バース ト長に依存) の範囲で大容量のスレーブ インターフェイスの書き込みを許容可能

AXI_ACP インターフェイス

ACP (Accelerator Coherency Port) は、 プログラマブル ロジッ ク マスターにオプシ ョ ンのコ ヒーレンシおよび L1/L2キャ ッシュを使用してレイテンシの少ないアクセスを提供します。

システムの観点からは、 ACP インターフェイスの接続は APU CPU と類似しています。 このよ うに接続性が類似しているこ とから、 ACP は APU ブロ ッ クの外側でリ ソース アクセスを直接競い合います。

重要 : PL のロジッ ク通信が発生する前に LVL_SHFTR_EN を使用して PL レベル シフターをイネーブルにする必要があ り ます。

ZYNQ7 ブロ ッ ク デザインで [64b AXI ACP Slave Ports] ブロッ クをク リ ッ ク して AXI_ACP をコンフ ィギュレーシ ョ ンします。

または、 [PS-PL Configuration] をク リ ッ ク して [ACP Slave AXI Interface] を展開します。

X-Ref Target - Figure 2-22

図 2‐22 : AXI_ACP コンフ ィギュレーシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 24UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Zynq ブロック  デザインとコンフ ィギュレーシ ョ ン ウィンドウの概要

図 2-23 は、 ACP AXI スレーブのコンフ ィギュレーシ ョ ン ページを示しています。

AXI_GP インターフェイス

AXI_GP には、 次のよ うな機能があ り ます。

• 標準 AXI プロ ト コル

• データ バス幅 :32

• マスター ポート ID 幅 :12

• マスター ポート発行能力 :8 読み出し、 8 書き込み

• スレーブ ポート ID 幅 :6

• スレーブ ポート許容能力 :8 読み出し、 8 書き込み

これらのインターフェイスは、 マスター インターコネク トおよびスレーブ インターコネク トのポートに直接接続されます。 FIFO バッファーをエラボレート してパフォーマンスおよびスループッ ト を増加する AXI_HP とは異なり、追加の FIFO バッファーは必要あ り ません。 このため、 パフォーマンスはマスター インターコネク ト と スレーブ インターコネク トによって制約されます。 これらのインターフェイスは、 汎用目的のみに使用され、 高パフォーマンスを達成するためのものではあ り ません。

重要 : PL のロジッ ク通信が発生する前に LVL_SHFTR_EN を使用して PL レベル シフターをイネーブルにする必要があ り ます。

ZYNQ7 ブロ ッ ク デザインで次のブロ ッ クをク リ ッ ク して、 AXI_GP インターフェイスをコンフ ィギュレーシ ョ ンします。

X-Ref Target - Figure 2-23

図 2‐23 : ACP スレーブの AXI インターフェイス ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 25UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

または、 Page Navigator で [PS-PL Configuration] を ク リ ッ ク し て、 [GP Master AXI Interface] および [GP Slave AXIInterface] オプシ ョ ンを展開します。

図 2-25 は、 GP AXI マスターおよびスレーブのコンフ ィギュレーシ ョ ン ページを示しています。

プログラマブル ロジック  (PL) の使用PL は、 ユーザーがコンフ ィギュレーシ ョ ン可能な機能を持つ豊富なアーキテクチャを提供します。

コンフ ィギュレーシ ョ ン可能なロジッ ク ブロ ッ ク (CLB)

• 6 入力ルッ クアップ テーブル (LUT) (LUT 内にメモ リ機能あ り )

• レジスタおよびシフ ト レジスタの機能

• カスケード可能な加算器

36 Kb ブロ ッ ク RAM

• 最大 72 ビッ ト幅までのデュアル ポート

• デュアル 18Kb と してコンフ ィギュレーシ ョ ン可能

• プログラマブル FIFO ロジッ ク

• ビルト イン誤り訂正回路

デジタル シグナル プロセッシング - DSP48E1 スライス

• 25 × 18 の 2 の補数の乗算器/累算器の高解像度 (48 ビッ ト ) シグナル プロセッサー

• 対称フ ィルター アプリ ケーシ ョ ンを最適化するため各加算器で 25 ビッ トの電力削減

• アドバンス機能 : オプシ ョ ンのパイプライン処理、 オプシ ョ ンの ALU、 カスケード専用バス

クロ ッ ク管理

X-Ref Target - Figure 2-24

図 2‐24 : AXI_GP コンフ ィギュレーシ ョ ン

X-Ref Target - Figure 2-25

図 2‐25 : GP マスターおよびスレーブ AXI インターフェイス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 26UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

• スキューの小さいクロ ッ ク分配用の高速バッファーおよび配線

• 周波数合成および位相シフ ト

• ジッターの少ないクロ ッ クの生成およびジッター フ ィルター

コンフ ィギュレーシ ョ ン可能 I/O

• 高パフォーマンスの SelectIO™ テク ノ ロジ

• シグナル インテグ リティ拡張用のパッケージ内の高周波数デカップリ ング キャパシター

• 低電力、 高速の I/O 操作用にト ラ イステートにできるデジタル制御されたインピーダンス

• HR (High Range) I/O で 1.2 ～ 3.3V までサポート

• HP (High Performance) I/O で 1.2 V ～ 1.8 V までサポート (7z030、 7z045、 および 7z100 デバイス)

低電力のギガビッ ト ト ランシーバー

• (7z030、 7z045、 および 7z100 デバイス)

• 最大 12.5 Gb/s まで処理可能な高パフォーマンス ト ランシーバー (GTX)

• チップ間インターフェイス用に最適化された低電力モード

• アドバンス送信プリエンファシス /ポス トエンファシス、 レシーバー リ ニア (CTLE)、 追加マージン用の適応等価を含む判定帰還等化 (DFE)

アナログ ・デジタル コンバーター (XADC)

• デュアル 12 ビッ ト 1 MSPS アナログ ・デジタル コンバーター (ADC)

• 最大 17 個の柔軟性のあるユーザー コンフ ィギュレーシ ョ ン可能なアナログ入力

• オンチップまたは外部リ ファレンス オプシ ョ ン

• オンチップ温度 (±4 ℃ 最大誤差) および電源 (±1% 最大誤差)

• ADC 測定に対する継続した JTAG アクセス

PCI Express 用統合インターフェイス ブロ ッ クのデザイン (7z030、 7z045、 および 7z100 デバイス用)

• エンドポイン トおよびルート ポート機能を含む PCI Express ベースの仕様 2.1 と互換性あ り

• Gen1 (2.5 Gb/s) および Gen2 (5.0 Gb/s) 速度のサポート

アドバンス コンフ ィギュレーシ ョ ン オプシ ョ ン、アドバンス エラー レポート (AER)、エンド ツー エンド CRC (ECRC)

カスタム ロジック

Vivado® IP パッケージャーを使用する と、 ユーザーおよびサードパーティの IP (Intellectual Property) を Vivado IDE のVivado IP カタログで簡単に使用できます。 このよ うに準備されたサードパーティ IP は、Vivado Design Suite のデザインにインスタンシエートできます。

Vivado Design Suite の IP パッケージ フローを使用して IP を開発する と、 ザイ リ ンクス IP、 サードパーティ IP、 またはカスタマー開発 IP のいずれも Vivado Design Suite で同様に使用できます。

IP の開発時には、 IP パッケージャーを使用して IP ファ イルと関連データを ZIP ファ イルにパッケージ化します。 この生成された ZIP ファ イルを Vivado Design Suite の IP カタログにインス トールする と、 パラ メーターを選択して IPをカスタマイズし、 IP インスタンスを生成できるよ うにな り ます。詳細は、 『Vivado Design Suite ユーザー ガイ ド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 2] および 『Vivado Design Suite チュート リ アル :IP インテグレーターを使用した IP サブシステムの設計』 (UG995) [参照 4] を参照してください。

推奨 : IP 開発者は、IP のパッケージに問題がないかど うかを IP ユーザーに渡す前に確認するため、 IP ユーザー フローから各 IP モジュールをすべて実行し、 Ｉ P が使用可能な状態であるかど うか検証しておく こ とをお勧めします。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 27UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

Zynq‐7000 プロセッシング システムのシミ ュレーシ ョ ン

Zynq®-7000 BFM (Bus Functional Model) では、Zynq-7000 ベースのアプリ ケーシ ョ ンの論理シ ミ ュレーシ ョ ンがサポート されます。 BFM では、 PS-PL インターフェイスおよびプロセッサ システム (PS) ロジッ クの OCM/DDR メモ リ を模倣するこ とで、プログラマブル ロジッ ク (PL) の論理的検証が有効になっています。この BFM は暗号化された Verilogモジュールのパッケージと して配信されています。 BFM の操作は、 Verilog 構文ファイルの Verilog タスクのシーケンスによ り制御されます。

機能

• ピン互換性のある、 Verilog ベースのシ ミ ュレーシ ョ ン モデル

• すべての AXI インターフェイスをサポート

° AXI 3.0 に準拠

• 分散メモ リ モデル (DDR 用) および RAM モデル (OCM 用)

• Verilog タスク ベースの API

• Vivado Design Suite に含有

• ブロ ッキングおよびノンブロ ッキングの割り込みサポート

• AXI BFM モデルのライセンスが必要

アプリケーシ ョ ン

Zynq-7000 BFM は、 Zynq-7000 PS ロ ジ ッ ク のシ ミ ュ レーシ ョ ン環境を提供する もので、 通常デザイ ンのprocessing_system7 ブロ ッ クに置き換わるものです。 Zynq-7000 BFM モデルには、 次のよ うな機能があ り ます。

• PS マスターから AXI BFM マスターの API 呼び出しまでの ト ランザクシ ョ ン

• PS スレーブからインターコネク ト モデルを介した OCM および DDR メモ リのモデルまでで終端される ト ランザクシ ョ ン

• FCLK リセッ トおよびクロ ッ ク供給サポート

• PL から PS への入力割り込み

• PS レジスタ マップ

Zynq BFM の詳細は、 『Zynq-7000 Bus Functional Model Data Sheet』 (DS897) を参照してください。

エンベデッ ド  IP カタログ

Vivado IP カタログは、 IP の検索、 詳細情報の確認、 関連資料の表示を実行可能な統合リポジ ト リです。 Vivado IP カタログにサードパーティ IP またはカスタマー IP を追加する と、 Vivado Design Suite フローからその IP にアクセスできるよ うになり ます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 28UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

図 2-26 は、 Vivado IDE の IP インテグレーター内の IP カタログです。

接続

ZYNQ-7000 PS をコンフ ィギュレーシ ョ ンしたら、 デバイスのプログラマブル ロジッ ク部分に含めるほかの IP をインスタンシエートできます。

IP インテグレーターの図エリ アで右ク リ ッ ク して [Add IP] をク リ ッ ク します。

IP インテグレーターの 2 つのビルト イン機能 (ブロ ッ ク オート メーシ ョ ンおよびコネクシ ョ ン オート メーシ ョ ン) を使用して残りの IP サブシステム デザインを完成させるこ とができます。 これらの機能を使用する と、 基本的なマイクロプロセッサ システムを IP インテグレーター ツールで統合し、外部 I/O ポートにポート を接続しやすくな り ます。

X-Ref Target - Figure 2-26

図 2‐26 : IP インテグレーター内の IP カタログ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 29UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

ブロック  オート メーシ ョ ン

ブロ ッ ク オート メーシ ョ ンは、 Zynq-7000 PS MicroBlaze™ プロセッサのよ う なマイ ク ロプロセッサを IP インテグレーター ツールのブロ ッ ク デザインにインスタンシエートする際に使用できます。

図 2-27 のよ うに [Run Block Automation] をク リ ッ クする と、 単純な ZYNQ プロセッシング システムが統合しやすくなり ます。

図 2-28 のよ うに、 [Run Block Automation] ダイアログ ボッ クスには、 オート メーシ ョ ンで使用可能なオプシ ョ ンが表示されます。

X-Ref Target - Figure 2-27

図 2‐27 : [Run Block Automation] 機能

X-Ref Target - Figure 2-28

図 2‐28 : Zynq プロセッサの [Run Block Automation] ダイアログ ボックス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 30UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

[OK] をク リ ッ クする と、ブロ ッ ク オート メーシ ョ ン機能によ り、図 2-29 のよ うな基本的なシステムが作成されます。

Vivado IP インテグレーター ツールでは、 ZC702 のよ う なザイ リ ンクス ターゲッ ト リ ファレンス プラ ッ ト フォームを使用した場合、 ボード オート メーシ ョ ン機能も提供されています。

この機能では、 IP のポートがターゲッ ト ボードの FPGA ピンに接続されます。 IP は適切にコンフ ィギュレーシ ョ ンされ、 ユーザーの選択に基づいて、 I/O ポートに接続されます。 ボード オート メーシ ョ ンでは、 物理制約が必要な IPに対して自動的に物理制約が生成されます。

図 2-29 で、 外部 DDR および FIXED_IO インターフェイスが外部ポートに接続されているこ とを確認してください。

コネクシ ョ ン  オート メーシ ョ ン

IP インテグレーター ツールで、 キャンバス上のインスタンシエート済み IP 内に潜在的な接続が存在する と判断される場合は、 コネクシ ョ ン オート メーシ ョ ン機能が使用できるよ うにな り ます。

図 2-30 では、 AXI BRAM コン ト ローラーとブロ ッ ク メモ リ ジェネレーターの IP が ZYNQ7 プロセッシング システム IP と共にインスタンシエート されています。

X-Ref Target - Figure 2-29

図 2‐29 : ブロック  オート メーシ ョ ン実行後の IP インテグレーターの画面

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 31UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

IP インテグレーターでは、AXI BRAM コン ト ローラーと ZYNQ7 IP 間に潜在的な接続が存在する と判断され、コネクシ ョ ン オート メーシ ョ ン機能が使用できるよ うにな り ます。

[Run Connection Automation] をク リ ッ クする と、 次が実行されます。

• AXI インターコネク ト と Proc Sys Reset IP がインスタンシエート されます。

• AXI インターコネク ト を使用して AXI BRAM コン ト ローラーが ZYNQ7 PS IP に接続されます。

• Proc Sys Reset IP が図 2-31 のよ うに正し く接続されます。

X-Ref Target - Figure 2-30

図 2‐30 : コネクシ ョ ン オート メーシ ョ ン機能

X-Ref Target - Figure 2-31

図 2‐31 : コネクシ ョ ン オート メーシ ョ ン後のブロック図

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 32UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

手動接続

図 2-32 は、 AXI BRAM コン ト ローラーをブロ ッ ク メモ リ ジェネレーターに接続する必要があるこ とを示しています。 これは、 手動で実行できます。

1. カーソルを IP ブロッ クのインターフェイスまたはピン コネクタの近くに移動する と、 カーソルの形がペン形に変わり ます。

2. IP ブロ ッ クのインターフェイスまたはピン コネク タをク リ ッ ク し、 接続先ブロッ クにド ラ ッグします。

I/O ポートの手動作成と接続

Vivado IP インテグレーターでは手動で外部 IO ポート を作成できます。 ピン、 バス、 またはインターフェイス接続を選択する と、 信号およびインターフェイスを外部 I/O ポートに接続できます。

手動で I/O ポート を作成して接続するには、 ブロ ッ ク図のポート を右ク リ ッ ク して、 次をク リ ッ ク します。

• [Make External] : Ｃ ｔ ｒ ｌ キーを押しながら ク リ ッ クする と、 複数のピンを選択してから [Make External] をクリ ッ クできます。 このコマンドによ り、 IP のピンがブロ ッ ク デザインの I/O ポートに接続されます。

• [Create Port] : このコマンドは、 ク ロ ッ ク、 リセッ ト 、 uart_txd などのインターフェイス以外の信号を接続するのに使用します。

[Create Port] を実行する際は、入力/出力、 バンド幅、 タイプ (clk, reset, or data) などを指定できます。 ク ロ ックの場合、 入力周波数も指定できます。

• [Create Interface Port] : このコマンドは、 よ く使用されるファンクシ ョ ンを共有する信号をグループにしたインターフェイス上にポート を作成するために使用します。

たとえば、 S_AXI は複数のザイ リ ンクス IP のインターフェイス ポートです。 このコマンドを使用する と、 インターフェイス タイプおよびモード (マスターまたはスレーブ) の指定をよ り詳細に制御できます。

[Address Editor] タブでのメモリ  マップ

このデザインのアドレス マップを生成するには、 次を実行します。

1. 上記の図で [Address Editor] タブをク リ ッ ク します。

2. 左下の [Auto Assign Address] をク リ ッ ク します。

最初にアドレスを生成せずに IP インテグレーターから RTL を生成した場合、 ツールでアドレスが自動的に割り当てられるよ うにするかど うかを尋ねる メ ッセージが表示されます。

アドレスは、 [Offset Address] および [Range] 列に値を入力する と、 手動で設定するこ と もできます。

X-Ref Target - Figure 2-32

図 2‐32 :ポートの手動接続

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 33UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プログラマブル ロジック  (PL) の使用

注記 : [Address Editor] タブはバス マスターと して機能する IP ブロ ッ ク (ZYNQ7 プロセッサなど) が図に含まれている場合にのみ表示されます。

デザイン  ルール チェ ックの実行

Vivado IP インテグレーターは、 デザインをま とめる際にリ アルタイムで基本的な DRC を実行します。 ただし、 デザイン作成中にエラーが発生するこ とがあ り ます。たとえば、ク ロ ッ ク ピンの周波数が正し く設定されないこ とがあ ります。

全体的な DRC を実行するには、 [Validate Design] ツールバー ボタン をク リ ッ ク します。

警告やエラーがなかった場合は、 それらがなかったこ とを示すメ ッセージが表示されます。

ブロック  デザインの最上位デザインへの統合

ブロ ッ ク デザインを完成してデザインを検証したら、 次の 2 つの手順を実行してデザインを完成させます。

• 出力ファイルの生成

• HDL ラ ッパーの作成

出力ファイルを生成する と、Vivado IDE の [Sources] ビューにその IP のソース ファ イルと適切な制約が作成されます。

プロジェク ト作成時にターゲッ ト言語と して指定した言語によって、IP インテグレーターによ り適切なファイルが生成されます。 Vivado IDE で特定の IP のソース ファ イルが指定したターゲッ ト言語で生成できない場合は、 コンソールにそれを示すメ ッセージが表示されます。

[Generate Output Products] コマンド

出力ファイルを生成するには、 次のいずれかを実行します。

• [Sources] ビューの [Design Sources] フォルダー階層を展開してデザインを右ク リ ッ ク し、 [Generate OutputProducts] をク リ ッ ク します。

• Flow Navigator の [IP Integrator] の下の [Generate Block Design] をク リ ッ ク します。

IP インテグレーターのブロ ッ ク デザインはそれよ り も上位のデザインに統合できます。 これには、 デザインを上位の HDL ファ イルにインスタンシエート します。

HDL ラッパーの作成

上位にインスタンシエー トするには、 Vivado IDE の [Sources] ビューでそのブロ ッ ク デザインを右ク リ ッ ク して、[Create HDL Wrapper] をク リ ッ ク します。

これによ り、 IP インテグレーター サブシステムの最上位 HDL ファ イルが生成されます。 これでデザインがエラボレーシ ョ ン、 合成、 インプ リ メンテーシ ョ ンなどのほかのデザイン フローで使用できるよ うにな り ました。

X-Ref Target - Figure 2-33

図 2‐33 : メモリ  マップするペリフェラル

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 34UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

Vivado ピン配置ビュー レイアウトでの PS I/O

Vivado ピン配置ビュー レイアウトでの PS I/OZynq-7000 デバイ スの PCB 設計およびピン配置については、 Zynq-7000 All Programmable SoC PCB Design and PinPlanning Guide (UG933) [参照 5] を参照して ください。

Vivado IDE 生成のエンベデッ ド  ファイル IP インテグレーターから Zynq-7000 プロセッサ ハードウェア デザインを SDK にエクスポートするには、IP インテグレーターで次のファイルを生成します。

生成されるファ イルの詳細は、『Zynq-7000 All Programmable SoC ソフ ト ウェア開発者ガイ ド』 (UG821) [参照 1] を参照してください。

ソフ トウェア開発キッ ト  (SDK) を起動します。 ザイ リ ンクス ソフ ト ウェア開発キッ ト (SDK) は、ザイ リ ンクス エンベデッ ド プロセッサをターゲッ トにするソフ トウェア アプリ ケーシ ョ ンを作成するための完全な環境を提供します。 これには、 GNU ベースのコンパイラー ツールチェーン (GCC コンパイ ラー、 GDB デバッガー、 ユーティ リ テ ィ、 およびライブラ リ )、 JTAG デバッガー、 フラ ッシュ プログラマー、ザイ リ ンクス IP およびベアメ タル ボード サポート パッケージ用のド ライバー、アプリ ケーシ ョン特有ファンクシ ョ ンの ミ ドルウェア ラ イブラ リ、 および C/C++ ベアメ タルおよび Linux アプリ ケーシ ョ ン開発およびデバッグ用の IDE などが含まれます。 オープン ソース Eclipse プラ ッ ト フォームに基づいて、 SDK では C/C++Development Toolkit (CDT) が使用されています。

これに含まれる機能は、 次のとおりです。

• C/C++ コード エディ ターおよびコンパイル環境

• プロジェク ト管理

• アプリ ケーシ ョ ン構築コンフ ィギュレーシ ョ ンおよび makefile の自動生成

• エラー ナビゲーシ ョ ン

• エンベデッ ド ターゲッ ト をデバッグおよびプロファイルするための統合環境

• ソース コードのバージ ョ ン制御を含め、 サードパーティ プラグインを使用した場合に利用可能な追加機能

表 2‐1 : IP インテグレーターで生成されるファイル

ファイル 説明

system.xml このファ イルは SDK を起動する とデフォルトで開き、システムのアドレス マップが表示されます。

ps7_init.cps7_init.h

ps7_init.c および ps7_init.h ファ イルには、 Zynq プロセッシング システムの初期化コードと、 DDR ク ロ ッ ク、 PLL、 MIO の初期化設定が含まれます。 SDK では、 プロセッシングシステム上でアプリ ケーシ ョ ンが実行できるよ うに、 プロセッシング システムを初期化する際にこれらの設定が使用されます。プロセッシング システムの設定の中には、ZC702評価ボード用に固定されているものもあ り ます。

ps7_init.tcl これは Tcl バージ ョ ンの INIT ファ イルです。

ps7_init.html INIT ファ イルは初期化データを記述したものです。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 35UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

ソフ トウェア開発キッ ト  (SDK) を起動します。

SDK の使用

SDK は、 ザイ リ ンクス Vivado Design Suite インス トール パッケージから、 またはスタンドアロン インス トールと して入手できます。 SDK には、 FSBL (First Stage Bootloader) を作成するアプリ ケーシ ョ ン テンプレートのほか、 ブートイ メージを構築する際のグラフ ィカル インターフェイスも含まれます。SDK には、コンセプ ト、タスクおよびリ ファレンス情報を記述したヘルプ システムが含まれます。

ハードウェア記述のエクスポート

Flow Navigator の [IP Integrator] の下の [Open Block] をク リ ッ ク して IP インテグレーター デザインを開始します。

これで、 SDK にデザインをエクスポートする準備ができました。

1. Vivado IDE で [File] → [Export Hardware for SDK] をク リ ッ ク します。

[Export Hardware for SDK] ダイアログ ボッ クスが開きます。

2. 図 2-34 のよ うに、 [Export Hardware]、 [Include Bitstream]、 [Launch SDK] をオンにして ください。

注記 : [Include bitstream] をオンにする前にインプリ メン ト済みデザインを開いておく必要があ り ます。

ハード ウェア定義を SDK にエクスポート してから SDK を起動する と、 SDK でソフ ト ウェア アプリ ケーシ ョ ンを記述し始めるこ とができます。

ソフ ト ウェアのさ らなるデバッグおよびダウンロードは SDK から実行できます。

ソフ ト ウェアの ELF ファ イルを Vivado ツールにインポート し戻し、FPGA ビッ ト ス ト リームを使用して統合する と、さ らに詳細なダウンロードおよびテス トができます。

X-Ref Target - Figure 2-34

図 2‐34 : [Export Hardware for SDK] ダイアログ ボックス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 36UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

第 3章

エンベデッ ド  デザインでの MicroBlaze プロセッサの使用

MicroBlaze プロセッサ デザインの概要Vivado IDE の IP インテグレーターは、 プロセッサ ベースのシステムを統合する優れたツールです。

MicroBlaze™ エンベデッ ド プロセッサは、ザイ リ ンクス フ ィールド プログラマブル ゲート アレイ (FPGA) のインプリ メンテーシ ョ ン用に最適化された RISC (Reduced Instruction Set Computer) コアです。

図 3-1 は、 MicroBlaze コアの論理ブロ ッ ク デザインです。

MicroBlaze プロセッサは、詳細にコンフ ィギュレーシ ョ ン可能なので、デザインに必要な特定の機能セッ ト を選択できます。

プロセッサの決まった機能セッ トには、 次のよ うなものがあ り ます。

X-Ref Target - Figure 3-1

図 3‐1 : MicroBlaze コアのブロック図

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 37UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成

• 32 個の 32 ビッ ト汎用レジスタ

• オペランド 3 つとアドレス指定モード 2 つを含む 32 ビッ ト命令ワード

• 32 ビッ トのアドレス バス

• 単一発行のパイプライン

これらの決まった機能のほか、MicroBlaze プロセッサにはその他の機能を選択して有効にできるパラ メーター値があり ます。

推奨 : 古い (廃止) バージ ョ ンの MicroBlaze では、 本書で記述するオプシ ョ ンの機能の一部だけがサポート されます。最新バージ ョ ンの MicroBlaze (v9.0) では、 すべてのオプシ ョ ンがサポート されます。 新しいデザインには最新バージ ョ ンの MicroBlaze を使用するよ うにしてください。

MicroBlaze プロセッサ デザインの詳細は、 『MicroBlaze プロセッサ リ ファレンス ガイ ド』 (UG081) [参照 6] を参照してください。

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成MicroBlaze プロセッサを使用した設計は、Vivado IDE を使用した場合と ISE® Design Suite とエンベデッ ド開発キッ ト(EDK) を使用した場合で異なり ます。

Vivado IDE では、 エンベデッ ド開発に IP インテグレーター ツールを使用します。 IP インテグレーターは、 GUI ベースのインターフェイスで、 複雑な IP サブシステムを統合できます。

Vivado IDE の IP カタログからは、 複雑なデザインに対応してさまざまな IP が使用できます。

IP カタログには、 カスタム IP を追加するこ と もできます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 38UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成

Flow Navigator の [IP Integrator] の下の[Create Block Design] をク リ ッ ク し、 [Create Block Design] ダイアログ ボッ クスを開きます。 図 3-2 のよ うにデザイン名を入力します。

[Diagram] ビュー (図 3-3) が開きます。

この空のデザインに IP カタログから [Add IP] をク リ ッ ク して IP を追加します。 または、 キャンバス上で右ク リ ッ クして IP を追加するこ と もできます。

[Add IP] リ ンクをク リ ッ ク します。

X-Ref Target - Figure 3-2

図 3‐2 : [Create Block Design] ダイアログ ボックス

X-Ref Target - Figure 3-3

図 3‐3 : [Diagram] ビュー

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 39UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze プロセッサを含む IP インテグレーター デザインの作成

検索ウ ィンド ウが表示されるので、 図 3-4 のよ うに MicroBlaze プロセッサを検索して選択します。

MicroBlaze IP を選択する と、 Vivado IP インテグレーターでデザインに IP が追加され、 図 3-5のよ うにプロセッシング システムの画像が表示されます。

Tcl コマンド :

create_bd_cell -type ip -vlnv xilinx.com:ip:microblaze:9.2 microblaze_0

キャンバス上で MicroBlaze IP をダブルク リ ッ ク して [Re-customize IP] プロセスを開始する と、MicroBlaze プロセッサに対する [Re-customize IP] ダイアログ ボッ クスが表示されます。

X-Ref Target - Figure 3-4

図 3‐4 : MicroBlaze プロセッシング システム IP の検索

X-Ref Target - Figure 3-5

図 3‐5 :デフォルトの MicroBlaze プロセッシング システムのグラフ ィ ック表示

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 40UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードMicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードには、 次の機能があ り ます。

• 1 ク リ ッ クでコンフ ィギュレーシ ョ ンできるテンプレート ベースのコンフ ィギュレーシ ョ ン ダイアログ ボッ クス

• ダイアログ ボッ クスで設定したオプシ ョ ンに基づいた MicroBlaze の相対的なエリ ア、 周波数、 パフォーマンスの概算によ り、 即座にフ ィードバッ ク可能

• コンフ ィギュレーシ ョ ン プロセスのガイダンス

• すべてのコンフ ィギュレーシ ョ ン オプシ ョ ンに対するツール ヒ ン トで、 各オプシ ョ ンの影響を理解可能

• [Advanced] ボタンを使用してタブのインターフェイスですべてのオプシ ョ ンに直接アクセス

MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードには、次のよ うなページがあ り、選択した [General Settings] オプシ ョンに基づいて、 ページが有効になり ます。

• [Configuration Wizard] : テンプレート選択および一般的な設定を示す最初のページ。

• [General] : 実行単位の選択、 常に表示される最適化。

• [Exceptions] : 例外が最初のページで選択される場合に表示される有効にする例外。

• [Debug] : デバッグが有効になる場合に表示されるブレークポイン トおよびウォッチポイン トの数。

• [Cache] : キャ ッシュが選択される と表示されるキャ ッシュ設定。

• [MMU] : メモ リ管理が選択される と表示される MMU 設定。

• [Buses] : バス設定。 最後のページ。 常に表示。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 41UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

図 3-6 は、 MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードの最初のページを示しています。

ダイアログ ボッ クスの左側には、 現在の設定での周波数、 エ リ アの相対的な値が表示されます。

• [Frequency] : この値は、 このアーキテクチャおよびスピード グレードを使用して達成可能な最大周波数に関する概算の周波数の割合 (%) で、 現在の設定で達成可能な相対的な周波数を示します。

注記 : これはあらかじめ定義済みのベンチマーク システムのセッ トに基づいた概算で、実際の値から最大 30% までの誤差がある可能性があ り、 システムが対応する周波数に必ず達成できる とは限り ません。

• [Area] : この値は、 このアーキテクチャを使用した最大エリ アに相対的な LUT のエリ アの割合 (%) の概算で、 現在の設定で達成可能な 相対的な MicroBlaze のエリ アを示します。

注記 : これは概算で、 実際の値から最大 5% の誤差がある可能性があ り、 インプ リ メン ト されたエ リ アがこの値と必ずしも同じになる とは限り ません。

• [Performance] : この値は、 現在の設定で達成可能な MicroBlaze の相対的なパフォーマンスを示すものです。

注記 : これは、ベンチマークのセッ トに基づいた概算で、実際のパフォーマンスはユーザー アプリ ケーシ ョ ンによってかなり異なり ます。

• [BRAMs] : この値は MicroBlaze で使用されるブロ ッ ク RAM の総数で、命令キャッシュ とデータ キャ ッシュ、および分岐先キャッシュがブロ ッ ク RAM と MMU (Memory Management Unit) を使用します (MMU は仮想または保護モードで 1 つのブロ ッ ク RAM を使用)。

• [DSP48] または [MULT18] : この値は MicroBlaze で使用される DSP48 または MULT18 の総数で、整数乗算器および FPU (Floating Point Unit) はこの合計値を使用して浮動小数点の乗算をインプ リ メン ト します。

X-Ref Target - Figure 3-6

図 3‐6 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザード

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 42UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの最初のページ 

MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードを使用する最も単純な方法は、 6 つの定義済みテンプレート (それぞれ完全な MicroBlaze コンフ ィギュレーシ ョ ンを定義) の 1 つを選択するこ とです。 定義済みのテンプレートは特定アプリ ケーシ ョ ンの開始点と して使用でき、 パフォーマンス、 周波数、 またはエリ アを適用し、 ウ ィザードを使用してコンフ ィギュレーシ ョ ンを変更します。

オプシ ョ ンを変更する と、 情報エリ アにパフォーマンス、 周波数、 エ リ アの変更に関する概算値が表示されます。 このダイアログ ボッ クスには、 次のよ うなオプシ ョ ンがあ り ます。

• [Minimum Area] : 可能性のある最小の MicroBlaze コアで、 キャ ッシュまたはデバッグは含まれません。

• [Maximum Performance] : 可能性のある最大パフォーマンスになり、大きなキャ ッシュおよびデバッグ、すべての実行ユニッ トが含まれます。

• [Maximum Frequency] : 達成可能な最大周波数になり、小さなキャ ッシュで、デバッグはなく、実行ユニッ ト も少しだけ含まれます。

• [Linux with MMU] : MMU を使用して Linux を実行する際に高パフォーマンスにするために向いた設定で、メモ リ管理が有効になり、 大きなキャ ッシュ、 デバッグ、 すべての実行ユニッ トが含まれます。

• [Low-end Linux with MMU] : MicroBlaze エンベデッ ド リ ファレンス システムに対応する設定で、ローエンド システムでの Linux 開発に向いた設定になり ます。 メモ リ管理は有効になり、 小さなキャ ッシュおよびデバッグが含まれます。

• [Typical] : パフォーマンス、 エ リ ア、 周波数間で合理的な妥協がされた設定で、 スタンドアロン プログラムおよびオーバーヘッ ドの少ないカーネルに向いています。 キャ ッシュおよびデバッグはイネーブルになり ます。

図 3-7 は、 コンフ ィギュレーシ ョ ン ウ ィザードの定義済みコンフ ィギュレーシ ョ ンを示しています。

[General] ページ

定義済みのテンプレートが使用されない場合は、 各ページでオプシ ョ ンを選択できます。 これのオプシ ョ ンは、 デザインの必要性に基づいて MicroBlaze プロセッサを微調整するためのものです。これらのさまざまなオプシ ョ ンの上にカーソルを置く と、特定のオプシ ョ ンの意味を説明するツール ヒ ン トが表示されます。次は、 これらのオプシ ョ ンについて説明します。

• [Select implementation to optimize area (with lower instruction throughput)] : MicroBlaze のエリ ア最適化が有効になります。 このパラ メーターが設定される と、 インプリ メンテーシ ョ ンで特にパイプラインが 5 段から 3 段に削減されて、 エ リアが最適化されます。

推奨 : Artix®-7 デバイスのよ うな リ ソースに制限のあるアーキテクチャの場合は、 最適化を有効にするこ とをお勧めしますが、 パフォーマンスが重要な場合は、 余分なクロ ッ ク サイクルを実行する必要のある命令も中にはあるので、このパラ メーターは設定しないよ うにしてください。

X-Ref Target - Figure 3-7

図 3‐7 : MicroBlaze 定義済みコンフ ィギュレーシ ョ ン設定

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 43UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

注記 : MMU (メモ リ管理装置)、 分岐先キャ ッシュ、 命令キャ ッシュ ス ト リーム、 命令キャ ッシュ ビクテ ィ ム、データ キャ ッシュ ビクティム、 および ACE (AXI Coherency Extension) をエリ ア最適化と一緒には使用できません。

• [Enable MicroBlaze Debug Module Interface] : Xilinx Microprocessor Debugger を使用してプログラムをダウンロードおよびデバッグできるよ うにデバッグを有効にします。

推奨 : エリ ア リ ソースがかなり重要でない限りは、 常にデバッグを有効にするこ とをお勧めします。

• [Use Instruction and Data Caches] : MicoBlaze にオプシ ョ ンで命令キャッシュを使用する と、 LMB アドレス範囲外にあるコードを実行する際のパフォーマンスを改善できます。 命令キャッシュの機能は、 次のとおりです。

° 直接マップ (一方向の結合)

° 選択可能なキャッシュ可能なメモ リ アドレス範囲

° コンフ ィギュレーシ ョ ン可能なキャ ッシュおよびタグ サイズ

° AXI4 インターフェイス (M_AXI_IC) または CacheLink (XCL) インターフェイスでのキャ ッシュ

° 4 または 8 ワードのキャ ッシュラインに対するオプシ ョ ン

° MSR のビッ ト を使用してキャ ッシュのオン/オフを制御

° オプシ ョ ンの WIC 命令で命令キャッシュラインを無効化

° オプシ ョ ンのス ト リーム バッファで命令をプリ フェ ッチしてパフォーマンスを改善

° オプシ ョ ンのビクティム キャ ッシュで追い出されたキャ ッシュ ライン データを保存してパフォーマンスを改善

° オプシ ョ ンのパリティ保護で、ブロ ッ ク RAM ビッ ト エラーが検出された場合にキャッシュ ラインを無効化

° オプシ ョ ンでデータ幅を 32 ビッ ト を使用するか、 キャ ッシュ ライン全体の 512 ビッ ト を使用するか選択

外部メモ リ を使用する際にキャッシュをアクティベートする と、 リ ソース使用量を削減するために小さいキャ ッシュ サイズを選ぶ必要がある場合でも、 パフォーマンスがかなり改善されます。

• [Enable Exceptions] : 例外サポートのある OS を使用する場合、 またはスタンドアロン プログラムで例外ハンドラーを明示的に追加する場合に、 例外を有効にします。

• [Use Memory Management] : Linux などの OS を使用する予定がある場合に、 メモ リ保護の付いた仮想メモリ をサポートする メモ リ管理装置 (MMU) を有効にします。

注記 : エリ ア最適化またはスタ ッ ク保護を有効にした場合、 メモ リ管理装置 (MMU) は使用できません。

• [Enable Discrete Ports] : 次の目的に使用される MicroBlaze インスタンスの離散ポート を有効にします。

° ソフ ト ウェア ブレーク (Ext_BRK、 Ext_NM_BRK) の生成

° プロセッサのス リープおよびウェークアップ (Sleep、 Wakeup、 Dbg_Wakeup) の管理

° デバッグ イベン ト (Debug_Stop、 MB_Halted) の処理

° フォールト ト レランス (MB_Error) を使用する場合にエラー信号を発信

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [General] ページ

図 3-8 は、 MicroBlaze コンフ ィギュレーシ ョ ンの [General] ページを示しています。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 44UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

[Instructions] フ ィールド

• [Enable Barrel Shifter] : MicroBlaze のハードウェア バレル シフターを有効にします。 このパラ メーターによ り、bsrl、 bsra、 bsll、 bsrli、 bsrai、 および bslli などの命令がイネーブルになり ます。 バレル シフターをイネーブルにする と、 アプリ ケーシ ョ ンのパフォーマンスがかなり改善されますが、プロセッサの容量は増加します。 このパラ メーターがオンになっている と、 コンパイラーでバレル シフター命令が自動的に使用されます。

• [Enable Floating Point Unit] : IEEE-754 規格に基づいた単精度浮動小数点 (FPU) を有効にします。 FPU を使用すると、 アプ リ ケーシ ョ ンの単精度の浮動小数点のパフォーマンスがかなり改善し、 MicroBlaze の容量もかなり増加します。

このパラ メーターを BASIC に設定する と、 fadd、 frsub、 fmul、 fdiv および fcmp 命令がイネーブルになります。 EXTENDED に設定する と、 flt、 finit、 および fsqrt 命令も イネーブルにな り ます。 コンパイ ラーではこのパラ メーターの設定に従って FPU 命令を自動的に使用します。

• [Enable Integer Multiplier] : MicroBlaze のハードウェア整数乗算器を有効にします。 このパラ メーターによ り、MUL32 に設定される と、 mul および muli 命令がイネーブルになり ます。

MUL64 に設定される と、64 ビッ ト乗算用に mulh、mulhu、および mulhsu 命令もイネーブルになり ます。NONEに設定される と、 MUL または DSP48 プ リ ミ テ ィ ブがほかの目的用に空にな り ます。 NONE に設定しても、MicroBlaze プロセッサのエリ アには少ししか影響しません。 このパラ メーターが有効になる と、 コンパイラーでは mul 命令が自動的に使用されます。

• [Enable Integer Divider] : MicroBlaze のハードウェア整数除算器を有効にします。 このパラ メーターは、idiv および idivu 命令をイネーブルにします。 このパラ メーターをオンにする と、 整数除算を実行するアプリ ケーシ ョンのパフォーマンスは改善される可能性があ り ますが、 プロセッサの容量も増加します。 このパラ メーターが有効になる と、 コンパイラーでは idiv 命令が自動的に使用されます。

X-Ref Target - Figure 3-8

図 3‐8 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [General] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 45UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

• [Enable Additional Machine Status Register Instructions] : MSR でビッ ト を設定および一掃する際のマシン ステータス レジスタ (MSR) 命令をイネーブルにします。 このパラ メーターは、 msrset および msrclr 命令をイネーブルにします。 このパラ メーターをイネーブルにする と、 MSR のビッ ト を変更するパフォーマンスが改善されます。

• [Enable Pattern Comparator] : パターン比較命令の pcmpbf、 pcmpeq、 および pcmpne をイネーブルにします。 パターン比較バイ トの検出命令 (pcmpbf) は、 2 つのワード間で一致する最初のバイ トの位置を戻し、 ス ト リ ングおよびパターン一致操作のパフォーマンスを改善します。このパラ メーターがイネーブルの場合、SDK ライブラリは pcmpbf 命令を自動的に使用します。

° pcmpeq および pcmpne 命令は 2 つのワードが等しいかど うかに基づいて 1 または 0 を戻します。 これらの命令によ り、フラ ッグ設定のパフォーマンスが改善され、コンパイラーではこれらが自動的に使用されます。

° このオプシ ョ ンを選択する と、clz (count leading zeroes) 命令もイネーブルになり ます。clz 命令を使用すると、 プライオ リティ デコードおよび規格化のパフォーマンスが向上できます。

• [Enable Reversed Load/Store and Swap Instructions] : 予約済みロード、 格納、 スワップ命令の lbur、 lhur、 lwr、sbr、 shr、 swr、 swapb および swaph をイネーブルにします。予約済みロード /格納命令では、反対のエンディアンネスを含むデータが読み出しまたは書き出しされ、スワップ命令では、レジスタのバイ ト またはハーフ ワードがスワ ップできるよ うにな り ます。 これらな主に、 リ トル エンディアンの MicroBlaze を使用してビッグエンディアンのネッ ト ワーク アクセスを処理する際にパフォーマンスを改善するのに便利な命令です。

• [Enable Additional Stream Instructions] : ダイナミ ッ ク アクセス命令の GETD および PUTD を含め、 AXI4-Stream リンクを使用する際に追加で機能を提供します。 命令は、 次を提供する変数を使用する と拡張されます。

° ア ト ミ ッ ク GET、 GETD、 PUT、 および PUTD 命令

° テス トのみの GET および GETD 命令

° 制御ビッ トが設定されていない場合にス ト リーム例外を生成する GET および GETD 命令

重要 : これらの命令を使用するには、 ス ト リーム例外をイネーブルにする必要があ り、 少なく と も 1 つのリ ンクを選択する必要があ り ます。

[Optimization] フ ィールド

[Select implementation to optimize area (with lower instruction throughput)] : このオプシ ョ ンを選択します。 これは [GeneralSettings] オプシ ョ ンと同じです。 [Enable Branch Target Cache] : オンにする と、 分岐先キャッシュがインプリ メン ト され、 条件分岐が予測されて分岐先がキャッシュされ、 分岐パフォーマンスが改善されます。

注記 : [Branch Target Cache] を使用できるよ うにするには、 エ リ ア最適化はイネーブルにしないでください。

[Fault Tolerance] フ ィールド

• [Enable Fault Tolerance Support] : オンにする と、 MicroBlaze は内部ブロッ ク RAM をパリティで保護し、 LMB ブロ ッ ク RAM の誤り訂正コード (ECC) を ECC エラーの例外処理も含めてサポート します。 これによ り、 ブロ ック RAM のビッ ト フ リ ップによ り、 プロセッサ関数が影響を受けるこ とがな くな り ます。

° この値が自動計算される場合に ECC が接続された LMB BRAM コン ト ローラーで有効になる と、 フォールト ト レランスが MicroBlaze で自動的にイネーブルになり ます。

° フォールト ト レランスがオフの場合は、 IP インテグレーター ツールが接続された LMB BRAM コン ト ローラーで ECC を自動的に有効にします。

° フォールト ト レランスがオフの場合は、 接続された LMB BRAM コン ト ローラーの ECC は影響を受けません。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 46UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーション ウィザードの [Exception] ページ

図 3-9 は、 MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードの [Exception] ページを示しています。

重要 : 自身の例外ハンド ラーを提供する必要があ り ます。

[Math Exceptions] フ ィールド

• [Enable Floating Point Unit Exceptions] : 浮動小数点演算ユニッ ト (FPU) で生成された例外をイネーブルにします。FPU はすべての IEEE 規格の条件 (アンダーフロー、 オーバーフロー、 0 による除算、 不正操作) に対して例外処理を実行します。 また、 MicroBlaze FPU は非正規化オペランドの例外処理も実行します。

• [Enable Integer Divide Exception] : idiv または idivu に指定した除数 (rA) が 0 の場合、または idiv に対してオーバーフローが発生した場合、 例外が発生します。

X-Ref Target - Figure 3-9

図 3‐9 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Exception] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 47UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

[Bus Exceptions] フ ィールド

• [Enable Instruction-side AXI Exception] : 命令側の AXI バスにエラーがある場合、 例外が発生します。

• [Enable Data-side AXI Exception] : データ側の AXI バスにエラーがある場合、 例外が発生します。

[Other Exceptions] フ ィールド

• [Enable Illegal Instruction Exception] : 主な opcode が無効な場合、 例外が発生します。

• [Enable Unaligned Data Exception] : オンにする と、不揃いのアクセスを処理するために、自動的にソフ ト ウェアが挿入されます。

• [Generated Illegal Instruction Exception for NULL Instructions] : MicroBlaze コンパイラーでは NULL 命令コード(0x00000000) が生成されず、 SDK ライブラ リでも使用されません。 このコードは、手動アセンブルされた場合のためだけに存在します。 NULL 命令の実行は、 通常プロセッサが初期化済み命令メモリ外に出たこ とを意味します。

C_OPCODE_0x_ILLEGAL が設定される と、 MicroBlaze がこの条件を ト ラ ップします。 それ以外の場合、 コマンドは NOP と して処理されます。 この設定は、 [Enable Illegal Instruction Exception] をオンにした場合にのみ使用できます。

• [Enable Stream Exception] : AXI (Advanced eXtensible Interface) の読み出しアクセス用にス ト リーム例外処理をイネーブルにします。

重要 : ス ト リーム例外処理を使用するには、 これ以外のス ト リーム命令もイネーブルにする必要があ り ます。

• [Enable Stack Protection] : スタ ッ ク ポインター (R1) を使用してメモ リ アクセスをするこ とで、 それらが SLR(Stack Low Register) および SHR (Stack High Register) で設定した制限内に収まるよ うにします。例外がイネーブルになったままチェッ クがエラーになる と、スタ ッ ク保護違反 (Stack Protection Violation) 例外が発生します。チェックがエラーになる と、 XMD (Xilinx Microprocessor Debugger) でもそれがレポート されます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 48UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Cache] ページ

図 3-10 は、 MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードの [Cache] ページを示しています。

• [Enable Instruction Cache] : 命令キャッシュがソフ ト ウェアでもイネーブルになっている場合にのみ、 マシン ステータス レジスタ (MSR) の命令キャッシュ イネーブル ビッ ト (ICE) を設定するこ とで、 このキャ ッシュを使用します。

• [Instruction Cache Features] フ ィールド

° [Size in Bytes] : C_USE_ICACHE がイネーブルになっている場合、命令キャッシュのサイズを指定します。すべてのアーキテクチャですべてのサイズが使用できるわけではあ り ません。

° [Line Length] : 外部命令メモリからのキャ ッシュを使用しない転送で 4 または 8 ワードのキャ ッシュ ライン長を選択します。

° [Base Address] : 命令キャ ッシュのベース アドレスを指定します。 このパラ メーターは、 C_USE_ICACHE がイネーブルになっている場合にのみ使用します。

° [High Address] : 命令キャッシュのハイ アドレスを指定します。 このパラ メーターは、 C_USE_ICACHE がイネーブルになっている場合にのみ使用します。

° [Enable Writes] : オンにする と、 wic 命令で命令キャッシュ ラインを無効にできます。 このパラ メーターは、C_USE_ICACHE がイネーブルになっている場合にのみ使用します。

° [Use Cache for All Memory Accesses] : オンにする と、 MicroBlaze の専用キャッシュ インターフェイスが、 命令キャッシュがディ スエーブルになっていても、キャ ッシュ可能な範囲内でのすべてのアクセスに使用されます。

オフの場合、命令キャ ッシュがディ スエーブルであれば、命令キャッシュはこれらのアクセスにペリ フェラル AXI を使用します。 オンの場合、 外部メモ リ コン ト ローラーがキャ ッシュ インターフェ イ スのみを

X-Ref Target - Figure 3-10

図 3‐10 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Cache] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 49UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze 命令メモ リに提供する必要があ り ます。 このパラ メーターは、 ACE (AXI Coherency Extension) を使用する場合にのみオンにします。

° [Use Distributed RAM for Tags] : 命令キャッシュ タグを使用して、各キャ ッシュラインのアドレスおよび有効ビッ ト を維持します。 オンの場合は、 命令キャッシュ タグがブロ ッ ク RAM ではなく、 分散メモリに格納されます。 これによ り、 ブロ ッ ク RAM が節約されるので、 最大周波数が増加する可能性があ り ます。

° [Data Width] : AXI インターコネク ト を使用する際の命令キャッシュのバス幅を指定します。 この幅は、次に設定できます。

° [32-bit] : キャ ッシュラインの長さによって、 32 ビッ ト ワードのキャ ッシュラインを送信するのにバース トが使用されます。

° [Full Cacheline] : キャ ッシュラインの長さによって、 キャ ッシュラインごとに 128 または 256 ビッ トのデータ幅の単一送信が実行されます。

° [512-bit] :単一送信が実行されますが、 キャ ッシュラインの長さによって、 128 または 256 ビッ トのみが使用されます。

2 つの幅設定には、キャ ッシュラ インの長さによって、キャ ッシュ サイズが少なく と も 8KB または 16KB である必要があ り ます。 AXI インターコネク トのサイズを削減するには、 この設定がインターコネク トのデータ幅と同じである必要があ り ます。 ほとんどの場合、 幅設定によって最適なパフォーマンスにできます。

注記 : この設定は、 エ リ ア最適化、 ACE (AXI Coherency Extension)を使用する場合やフォールト ト レランスがオンの場合は使用できません。

° [Number of Streams] : 命令キャッシュで使用されるス ト リーム バッファーの数を指定します。 ス ト リームバッファーは、投機的に命令をプロセッサがリ クエス トする前にプリ フェ ッチするために使用されます。 これによ り、 プロセッサがメモ リから命令をフェッチするのにかかる時間が減るので、パフォーマンスが改善されるこ とがよ くあ り ます。

注記 :命令キャ ッシュ ス ト リームを使用できるよ うにするには、 エ リ ア最適化または ACE (AXI CoherencyExtension) をイネーブルにしないでください。

° [Number of Victims] : 保存する命令キャッシュ ビクティムの数を指定します。 ビクティムはキャ ッシュから追い出されたキャ ッシュラインです。 ビクティムが保存されない場合、必要であればすべての追い出されたラインがメモ リから再び読み出される必要があ り ます。 ほとんどの最近のラインを保存する と、 これらはより高速にフェッチできるので、 パフォーマンスが改善します。

推奨 : 2、 4、 8 キャ ッシュラインを保存するこ とができます。 保存されるキャ ッシュラインが多いほど、 パフォーマンスも良くな り ます。 推奨される値は 8 ラインです。

注記 :命令キャ ッシュ ビクテ ィ ムを使用できるよ うにするには、 エ リ ア最適化または ACE (AXI CoherencyExtension) を有効にしないでください。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 50UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [MMU] ページ

図 3-11 は、 MicroBlaze コンフ ィギュレーシ ョ ン ウ ィザードの [ MMU] ページを示しています。

[Memory Management] : 

メモ リ管理装置 (MMU) のインプリ メンテーシ ョ ンを指定します。

MMU を無効にするには、 このパラ メーターをデフォルトの None (0) に設定します。

• ユーザー モードおよび特権モードの命令のみを有効にするには、 このパラ メーターを Usermode (1) に設定します。 メモ リ保護を有効にするには、 パラ メーターを Protection (2) に設定します。

• 仮想メモ リ アドレスの変換を含むすべての MMU の機能を有効にするには、 このパラ メーターを Virtual (3) に設定します。

Usermode が設定される と、 特権命令例外が有効になり ます。 Protection または Virtual が設定される と、 特権命令例外および 4 つの MMU 例外 (Data Storage、 Instruction Storage、 Data TLB Miss、 Instruction TLB Miss) が有効になり ます。

X-Ref Target - Figure 3-11

図 3‐11 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [MMU] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 51UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

[Memory Management Features] フ ィールド

• [Data Shadow Translation Look-Aside Buffer Size] : 命令シャ ド ウ TLB (Translation Look-Aside Buffer) のサイズを定義します。 TLB はデータ アドレス変換情報をキャ ッシュして、 変換のパフォーマンスを改善します。 この選択は、小さいサイズとパフォーマンスの改善のト レードオフで、 デフォルト値は 4 です。

• [Instruction Shadow Translation Look-Aside Buffer Size] : 命令シャ ド ウ TLB (Translation Look-Aside Buffer) のサイズを定義します。 TLB は命令アドレス変換情報をキャ ッシュして、変換のパフォーマンスを改善します。 この選択は、 小さいサイズとパフォーマンスの改善のト レードオフで、 デフォルト値は 2 です。

• [Enable Access to Memory Management Special Registers] : MFS および MTS 命令を使用した MMU の特定レジスタへのアクセスを有効にします。

° Minimal (0) では TLBLO、 TLBHI および TLBX の書き込みのみが可能になり ます。

° Read (1) は、 TLBLO、 TLBHI、 TLBX、 PID および ZPR に読み出しを追加します。

° Write (2) では、 すべてのレジスタの書き込みおよび TLBX の読み出しが可能になり ます。

° Full (3) は、 TLBLO、 TLBHI、 TLBX、 PID および ZPR の読み出しを追加します。

多くの場合、 ソフ ト ウェアにすべての読み出しアクセスを含める必要はあ り ません。 たとえば、 これは Linux のメモ リ管理コードの場合です。 これによ り、 Write へアクセスを設定してエ リ アを保存しても問題はなくな り ます。 スタテ ィ ッ ク メモ リ保護を使用する場合、 アクセスは Minimal に設定できます。 これは、 ソフ ト ウェアでTLBSX、 PID、 および ZPR を使用する必要がないからです。

• [Number of Memory Protection Zones] : インプリ メン トする メモ リ保護ゾーンの数を指定します。 多くの場合、 メモ リ管理ソフ ト ウェアでは使用可能なすべてのゾーンが使用されるわけではあ り ません。 たとえば、 Linux のメモ リ管理コードでは 2 つのゾーンしか使用されません。 これによ り、 インプリ メン ト済みゾーン数を削減してエリアを節約しても問題はなくな り ます。

• [Privileged Instructions] : ユーザー モードで使用可能な命令を指定します。

° Full Protection (0) 設定にする と、 プロセス間がフルに保護されます。

° Allow Stream Instructions (1) 設定にする と、 ユーザー モードで AXI4-Stream 命令を使用できるよ うになり ます。

注意 : パフォーマンス理由で必要出ない限り、 Full Protection からこの設定を変更するこ とはお勧めできません。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 52UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Debug] ページ

[Debug] オプシ ョ ン

[Enable MicroBlaze Debug Module Interface] :MicroBlaze への MDM (MicroBlaze Debug Module) インターフェ イ スをデバッグ用にイ有効にします。 このオプシ ョ ンを使用する と、 XMD (Xilinx Microprocessor Debugger) を使用して JTAG(Joint Test Action Group) バウンダ リ スキャン インターフェイスでプロセッサをデバッグできます。このオプシ ョ ンは、MicroBlaze のサイズを削減するためのデバッグが終了したら、 オフにできます。

[Hardware Breakpoints] フ ィールド

• [Number of PC Breakpoints] : デバッグ用プログラム カウンター (PC) ハードウェア ブレークポイン トの数を指定します。 このパラ メーターでは、 XMD (Xilinx Microprocessor Debugger) が設定可能なハードウェア ブレークポイン トの数を制御します。 このオプシ ョ ンは、 C_DEBUG_ENABLED がオンの場合にのみ意味があ り ます。 このパラ メーターに設定される値が大きいと、 MicroBlaze の周波数がかなり落ちます。

• [Number of Write Address Watchpoints] : デバッグ用書き込みアドレス ブレークポイン トの数を指定します。このパラ メーターでは、 XMD (Xilinx Microprocessor Debugger) が設定可能な書き込みウォッチポイン トの数を制御します。 このオプシ ョ ンは、 C_DEBUG_ENABLED がオンの場合にのみ意味があ り ます。 このパラ メーターに設定される値が大きいと、 MicroBlaze の周波数がかなり落ちます。

• [Number of Read Address Watchpoints] : デバッグ用読み出しアドレス ブレークポイン トの数を指定します。このパラ メーターでは、 XMD (Xilinx Microprocessor Debugger) が設定可能な読み出しウォッチポイン トの数を制御します。 このオプシ ョ ンは、 C_DEBUG_ENABLED がオンの場合にのみ意味があ り ます。 このパラ メーターに設定される値が大きいと、 MicroBlaze の周波数がかなり落ちます。

推奨 : デバッグにウォッチポイン ト を使用しない場合は、 これら 2 つのオプシ ョ ンを 0 に設定するこ とをお勧めします。

X-Ref Target - Figure 3-12

図 3‐12 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Debug] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 53UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MicroBlaze コンフ ィギュレーシ ョ ン ウィザード

MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Buses] ページ

[Local Memory Bus Interfaces] フ ィールド  : 

• [Enable Local Memory Bus Instruction Interface] : LMB 命令インターフェイスを有効にします。この命令が設定される と、 ローカル メモ リ バス (LMB) 命令インターフェイスが使用できるよ うにな り ます。典型的な MicroBlaze システムでは、 このインターフェイスを使用して命令用の高速ローカル メモ リが提供されます。通常は、 LMB BusInterface Controller を使用して LMB バスに接続され、 共通のブロ ッ ク RAM にアクセスされます。

• [Enable Local Memory Bus Data Interface] : LMB データ インターフェイスを有効にします。 このパラ メーターが設定される と、 ローカル メモ リ バス (LMB) データ インターフェ イスが使用できる よ う にな り ます。 典型的なMicroBlaze システムでは、このインターフェイスを使用してデータおよびベクター用の高速ローカル メモ リが提供されます。 通常は、 LMB Bus Interface Controller を使用して LMB バスに接続され、 共通のブロ ッ ク RAM にアクセスされます。

X-Ref Target - Figure 3-13

図 3‐13 : MicroBlaze コンフ ィギュレーシ ョ ン  ウィザードの [Buses] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 54UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

カスタム ロジック

[AXI and ACE Interfaces] フ ィールド  :

• [Select Bus Interface] : このパラ メーターが AXI に設定される と、 ペリ フェラルとキャ ッシュ アクセスの両方にAXI が選択されます。 このパラ メーターが ACE に設定される と、 AXI がペリ フェラル アクセス用に選択され、キャ ッシュ アクセス用に AXI Coherency Extension (ACE) が選択され、 キャ ッシュ コ ヒーレンシがサポート されます。

注記 : ACE エリ ア最適化が使用できるよ うにするには、 ラ イ トバッ ク データ キャ ッシュ、 命令キャッシュ ス トリームまたはビクティム、および 32 ビッ ト以外のキャッシュ データ幅を設定しないでください。どちらのキャ ッシュにも [Use Cache for All Memory Accesses] を設定する必要があ り ます。

• [Enable Peripheral AXI Interface Instruction Interface] : このパラ メーターが設定される と、 ペリ フェラル AXI4-Lite命令インターフェイスが使用できるよ うにな り ます。 多くの場合、 このインターフェイスは、 特に命令キャ ッシュが有効で C_ICACHE_ALWAYS_USED が設定される場合は必要あ り ません。

• [Enable Peripheral AXI Data Interface] : このパラ メーターが設定される と、 ペリ フェラル AXI4 データ インターフェイスが使用できるよ うにな り ます。 このインターフェイスは、 通常 AXI4-Lite を使用してペリ フェラル I/Oに接続されますが、 メモ リにも接続できます。 排他的アクセスを有効にする場合は、 AXI4 プロ ト コルが使用されます。

[Stream Interfaces] フ ィールド  :

• [Number of Stream Links] : AXI4-Stream リ ンク インターフェイスのペアの数を指定します。各ペアには、マスターとスレーブ インターフェイスが含まれます。 インターフェイスでは、 MicroBlaze とハード ウェア アクセラレーターまたはコプロセッサ間の一方向のポイン ト ト ゥ ポイン トの通信チャネルが提供されます。 これは、 レイテンシの小さいインターフェイスで、MicroBlaze のレジスタ ファ イルと FPGA ファブリ ッ ク間のアクセスを提供します。

[Other Interfaces] フ ィールド  :

• [Enable Trace Bus Interface] : このパラ メーターが設定される と、Trace バス インターフェイスが使用できるよ うになり ます。 これは、 デバッグ、 実行統計およびパフォーマンス解析に便利なインターフェイスです。 特に、 インターフェイスを ChipScope™ Logic Analyzer (ILA) に接続する と、 ク ロ ッ ク サイ クルの正確な ト レース プログラムが実行できます。

• [Lockstep Interface] : ロ ッ クステップ サポート を有効にする と、2 つの MicroBlaze コアがロ ッ クステップで同じプログラムを実行し、 それらの出力を比較してエラーを検出できます。

° [NONE] に設定する と、 ロ ッ クステップ インターフェイスは有効になり ません。

° [LOCKSTEP_MASTER] に設定する と Lockstep_Master_Out および Lockstep_Out 出力ポートがイネーブルになり ます。

° [LOCKSTEP_SLAVE] に設定する と、 Lockstep_Slave_in 入力ポート と Lockstep_Out 出力ポートがイネーブルになり、 C_LOCSTEP_SLAVE パラ メーターが 1 に設定されます。

カスタム ロジックVivado IP パッケージャーを使用する と、 ユーザーおよびサードパーティの IP (Intellectual Property) を Vivado IDE のVivado IP カタログで使用できます。 このよ うに準備されたサードパーティ IP は、Vivado Design Suite のデザインにインスタンシエートできます。

Vivado Design Suite の IP パッケージ フローを使用して IP を開発する と、 ザイ リ ンクス IP、 サードパーティ IP、 またはカスタマー開発 IP のいずれも Vivado Design Suite で同様に使用できます。

IP の開発時には、 IP パッケージャーを使用して IP ファ イルと関連データを ZIP ファ イルにパッケージ化します。 この生成された ZIP ファ イルを Vivado Design Suite の IP カタログにインス トールする と、 パラ メーターを選択して IPをカスタマイズし、 IP インスタンスを生成できるよ うにな り ます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 55UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

エンベデッ ド  IP カタログ

推奨 : IP 開発者は、IP のパッケージに問題がないかど うかを IP ユーザーに渡す前に確認するため、 IP ユーザー フロー

から各 IP モジュールをすべて実行し、 Ｉ P が使用可能な状態であるかど うか検証しておく こ とをお勧めします。

エンベデッ ド  IP カタログVivado IP カタログは、 IP の検索、 詳細情報の確認、 関連資料の表示を実行可能な統合リポジ ト リです。 Vivado IP カタログにサードパーティ IP またはカスタマー IP を追加する と、 Vivado Design Suite フローからその IP にアクセスできるよ うになり ます。 図 3-14 は、 Vivado IDE の IP カタログです。

接続MicroBlaze プロセッサをコンフ ィギュレーシ ョ ンしたら、 デザインを構成するその他の IP をインスタンシエート し始めるこ とができます。

IP インテグレーターの図エリ アで右ク リ ッ ク して [Add IP] をク リ ッ ク します。

IP インテグレーターの 2 つのビルト イン機能 (ブロ ッ ク オート メーシ ョ ンおよびコネクシ ョ ン オート メーシ ョ ン機能) を使用する と、残りの IP サブシステム デザインが完成できます。 これらの 2 つの機能では、基本的なマイクロプロセッサ システムを統合したり、 外部 I/O ポートへポート を接続したりする際のプロセスが自動化されます。

ブロック  オート メーシ ョ ン

ブロ ッ ク オート メーシ ョ ンは、 ZYNQ7 プロセッシング システム (PS) または MicroBlaze プロセッサのよ うなマイ クロプロセッサを IP インテグレーター ツールのブロ ッ ク デザインにインスタンシエートする際に使用できます。

X-Ref Target - Figure 3-14

図 3‐14 : IP インテグレーター内の IP カタログ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 56UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

1. [Run Block Automation] をク リ ッ クする と、単純な MicroBlaze プロセッシング システムが統合しやすくなり ます。

[Run Block Automation] ダイアログ ボッ クスでは、 マイ クロプロセッサ システムに必要な基本的な機能に関する入力ができます。

2. 必要なオプシ ョ ンを選択し、 [OK] をク リ ッ ク します。

[Run Block Automation] をク リ ッ クする と、 次の MicroBlaze システムが作成されます。

X-Ref Target - Figure 3-15

図 3‐15 :デザイン アシスタンス : [Run Block Automation]

X-Ref Target - Figure 3-16

図 3‐16 : MicroBlaze プロセッサの [Run Block Automation] ダイアログ ボックス

X-Ref Target - Figure 3-17

図 3‐17 : ブロック  オート メーシ ョ ン実行後の IP インテグレーターの画面

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 57UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

コネクシ ョ ン  オート メーシ ョ ン

IP インテグレーター ツールで、 キャンバス上のインスタンシエート済み IP 内に潜在的な接続が存在する と判断される場合は、 コネクシ ョ ン オート メーシ ョ ン機能が使用できるよ うにな り ます。

図 3-18 では、 GPIO と Uartlite の 2 つの IP が MicroBlaze と共にインスタンシエート されています。

IP インテグレーターでは、 次のオブジェク トに対する潜在的な接続が判断されます。

• Proc Sys Rst IP の ext_reset_in ピンはリセッ ト ソースに接続する必要があ り、 内部リセッ ト ソースまたは外部入力ポートのいずれかにできます。

• Clocking Wizard の CLK_IN_1_D ピンは内部クロ ッ ク ソースまたは外部入力ポートのいずれかに接続する必要があ り ます。

• AXI GPIO の s_axi インターフェイスはマスター AXI インターフェイスに接続する必要があ り ます。

• AXI GPIO コアの gpio インターフェイスは外部 I/O に接続する必要があ り ます。

• Uartlite IP の s_axi インターフェイスはマスター AXI インターフェイスに接続する必要があ り ます。

• Uartlite IP の uart インターフェイスは外部 I/O に接続する必要があ り ます。

X-Ref Target - Figure 3-18

図 3‐18 : IP インテグレーターのコネクシ ョ ン  オート メーシ ョ ン機能

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 58UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

これらの使用可能なオプシ ョ ンそれぞれでコネクシ ョ ン オー ト メーシ ョ ンを実行する と、 ブロ ッ ク デザインは図 3-19 のよ うにな り ます。

ボード  オート メーシ ョ ン

Vivado IP インテグレーター ツールでは、 ZC702 のよ う なザイ リ ンクス ターゲッ ト リ ファレンス プラ ッ ト フォームを使用した場合、 ボード オート メーシ ョ ン機能も提供されています。

この機能では、 IP のポートがターゲッ ト ボードの FPGA ピンに接続されます。 IP は適切にコンフ ィギュレーシ ョ ンされ、 ユーザーの選択に基づいて、 I/O ポートに接続されます。 ボード オート メーシ ョ ンでは、 物理制約が必要な IPに対して物理制約も生成されます。 これらの機能は、 IP インテグレーター ツールの [Run Connection Automation] から使用できます。

X-Ref Target - Figure 3-19

図 3‐19 : MicroBlaze でのコネクシ ョ ン  オート メーシ ョ ンの実行

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 59UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

たとえば、 GPIO コアを使用する場合にターゲッ ト ボードが KC705 の場合、 GPIO インターフェイスは次のいずれかに接続できます。

• DIP スイ ッチ

• LED

• プッシュ ボタン

gpio インターフェイスに対してコネクシ ョ ン オート メーシ ョ ンを実行する と、[Select Board Interface] ド ロ ップダウンメニューに次のオプシ ョ ンが表示されます。

選択したオプシ ョ ンによって、 GPIO IP は正し く入力または出力と してコンフ ィギュレーシ ョ ンされるだけでな く、正しい物理制約のセッ ト も生成されます。

X-Ref Target - Figure 3-20

図 3‐20 : GPIO ポートのボード  オート メーシ ョ ン

X-Ref Target - Figure 3-21

図 3‐21 : GPIO に対する  [Run Connection Automation] のオプシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 60UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

IP インテグレーター デザインでの手動接続

詳細は、 33 ページの 「手動接続」 を参照してください。

I/O ポートの手動作成と接続

詳細は、 33 ページの 「I/O ポートの手動作成と接続」 を参照してください。

[Address Editor] タブでのメモリ  マップ

詳細は、 33 ページの 「[Address Editor] タブでのメモ リ マップ」 を参照して ください。

デザイン  ルール チェ ックの実行

詳細は、 34 ページの 「デザイン ルール チェッ クの実行」 を参照してください。

ブロック  デザインの最上位デザインへの統合

詳細は、 34 ページの 「ブロ ッ ク デザインの最上位デザインへの統合」 を参照して ください。

MicroBlaze プロセッサの制約

IP インテグレーターでは、 出力ファイルの生成中にツール内で生成された IP の制約が作成されますが、 カスタム IPまたは高位コードなどの制約はユーザーが生成する必要があ り ます。

制約セッ トはデザイン制約を含む XDC ファ イルのセッ トで、 デザインに適用できます。 デザイン制約には、 2 種類あり ます。

• 物理制約 : ピン配置、 BRAM、 LUT、 フ リ ップフロ ップなどのセルの絶対配置または相対配置、 およびデバイスのコンフ ィギュレーシ ョ ン設定を定義します。

• タイ ミ ング制約 : 業界標準の SDC で記述し、デザインの周波数要件を定義します。タイ ミ ング制約を設定しない場合、 デザインがワイヤの長さおよび配線の密集度にのみ基づいて最適化されます。

注記 : タイ ミ ング制約を設定しない場合、 Vivado インプリ メンテーシ ョ ンでデザインのパフォーマンスを評価したり、 向上するための処理は実行されません。

重要 : Vivado Design Suite では、UCF フォーマッ トはサポート されません。UCF 制約を XDC コマンドに移行する方法は、 『ISE から Vivado Design Suite への移行ガイ ド 』 (UG911) [参照 7] を参照して ください。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 61UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

制約セッ トの使用方法については多くのオプシ ョ ンがあ り、 次を含めるこ とができます。

• 1 つの制約セッ ト内に含まれる複数の制約ファイル

• 物理制約ファイルおよびタイ ミ ング制約ファイルを含む制約セッ ト

• マスター制約ファイル、 および新しい制約ファイルへの直接変更

• 1 つのプロジェク ト用の複数の制約セッ ト (異なるインプ リ メンテーシ ョ ン run 用に異なる制約セッ ト をアクティブにしてさまざまな設定をテス ト可能)

• 合成およびインプ リ メンテーシ ョ ン用に別々の制約セッ ト

• デザイン要件が満たされるよ う、 合成、 シ ミ ュレーシ ョ ン、 インプリ メンテーシ ョ ンで異なる制約

制約を機能に応じて別の制約ファイルに分けておく と、制約ス ト ラテジ全体がわかりやすくな り、 タイ ミ ングおよびインプ リ メンテーシ ョ ンを変更しやすくな り ます。

デザイン制約を複数の制約セッ ト を使用して整理する と、 次が実行できます。

• 同じプロジェク トで異なるザイ リ ンクス FPGA をターゲッ ト と して設定できます。 ターゲッ ト パーツが異なると、 物理制約およびタイ ミ ング制約も異なるものにする必要がある場合があ り ます。

• さまざまな条件でデザインを実行できます。 制約セッ ト を使用して、 異なるフロアプランを適用したり、 デザインの制約を厳し く した りできます。

• 制約の変更を管理しやくすなり ます。 マスター制約の代わりに、別の制約ファイルに保存した制約を使用できます。

ヒン ト : タイ ミ ング制約を検証するには、合成済みデザインに report_timing_summary コマンドを使用するのがよい方法です。 問題の発生しやすい制約は、 インプ リ メンテーシ ョ ンの前に修正してください。

配置配線に影響する制約の定義および制約での作業の詳細は、 『Vivado Design Suite ユーザー ガイ ド : 制約の使用』(UG903) [参照 8] を参照してください。

合成、 インプリ メンテーシ ョ ン、 ビッ トス ト リーム生成の実行

デザインを終了して制約を正し く付けたら、合成およびインプリ メンテーシ ョ ンを実行してから、 ビッ ト ス ト リームを生成できます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 62UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

接続

ハードウェアのソフ トウェア開発キッ ト  (SDK) へのエクスポート

詳細は、 35 ページの 「ソフ ト ウェア開発キッ ト (SDK) を起動します。」 を参照して ください。

通常は、 デザインのビッ ト ス ト リームを生成したら、 ハード ウェア定義を SDK にエクスポートできるよ うにな り ます。

[File] → [Export] → [Export Hardware] をク リ ッ ク します。

これによ り、 [Export Hardware for SDK] ダイアログ ボッ クスが開き、 エクスポート オプシ ョ ンを選択できます。

ハードウェア定義およびビッ ト ス ト リームをエクスポート して、 [Export Hardware for SDK] ダイアログ ボッ クスを使用して SDK を起動します。

ハード ウェア定義を SDK にエクスポート してから SDK を起動する と、 SDK でソフ ト ウェア アプリ ケーシ ョ ンを記述し始めるこ とができます。 また、 SDK からはさらに詳細なデバッグが実行できます。

ソフ ト ウェア ELF ファ イルは Vivado IDE プロジェク トにインポート し戻して、 FPGA ビッ ト ス ト リームと統合して、さ らにダウンロードおよびテス ト を実行するこ とができます。

X-Ref Target - Figure 3-22

図 3‐22 : [Export Hardware for SDK] ダイアログ ボックス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 63UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

第 4章

MIG コアを含むデザイン

概要ザイ リ ンクス 7 シ リーズ FPGA メモ リ インターフェイス ジェネレーター (MIG) コアは、 7 シ リーズ FPGA ユーザーデザインと DDR3 および DDR2 SDRAM デバイスへの AMBA® AXI4 (Advanced Extensible Interface) スレーブ間のインターフェイスに使用される設計済みコン ト ローラーと物理レイヤー (PHY) を組み合わせたものです。

本章では、 IP インテグレーター ツールでの 7 シ リーズ FPGA 用の LogiCORE™ IP DDR3 または DDR2 SDRAM インターフェイスの使用、 カスタマイズ、 シ ミ ュレーシ ョ ンに関する情報を提供します。 エンベデッ ド開発キッ ト (EDK)では、 このコアは Xilinx Platform Studio (XPS) から axi_7series_ddrx IP (DDR3 or DDR2 SDRAM アーキテクチャへのスタティ ッ ク AXI4 含有) と して提供されています。 本章では、 コアのアーキテクチャについて説明し、 そのコアのカスタマイズおよびインターフェイスに関する詳細について説明します。

本章の情報は Kintex-7 ボードの KC705 を使用したものですが、これらのガイ ド ラインはカスタマイズされたユーザーハードウェアにも適用できます。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 64UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プロジェク トの作成

プロジェク トの作成デザイン全体は IP インテグレーターを使用して作成できますが、 典型的なデザインには HDL IP および IP インテグレーター ブロ ッ ク デザインが含まれます。 Vivado® では、 図 4-1 のよ うに Create New Project ウ ィザードを使用して新しいデザインを作成できます。

X-Ref Target - Figure 4-1

図 4‐1 : Create New Project ウィザード

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 65UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

プロジェク トの作成

KC705 ボードをターゲッ ト ボード と して選択します。

注記 :次のコマンドを使用する と同じ操作が実行できます。

create_project xx <your_directory>/xx -part xc7k325tffg900-2set_property board xilinx.com:kintex7:kc705:1.0 [current_project]set_property target_language VHDL [current_project]

Tcl コマンドの < > は、 ユーザー デザイン特有のパラ メーターを示すために使用されています。 実際のコマンド ス トリ ングには、 < > は含まないよ うにしてください。

X-Ref Target - Figure 4-2

図 4‐2 : ターゲッ ト  ボードの選択

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 66UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

IP インテグレーターを使用した設計[IP Integrator] の下の [Create Block Design] をク リ ッ ク し、 Flow Navigator で新規ブロッ ク デザインを作成します。

Tcl コマンド :

create_bd_design <your_design_name>

MIG IP の追加

メモ リ インターフェイス ジェネレーター (MIG) IP を追加するには、 図を右ク リ ッ ク して [Add IP] を追加します。 検索可能な IP カタログが開きます。 検索フ ィルターに IP 名 (mig) の最初の何文字かを入力する と、 それに一致する IPモジュールのみが表示されます。

または、 キャンバス左側の [Add IP] ボタン をク リ ッ ク します。

これによ り、 IP インテグレーターのブロ ッ ク デザインに MIG IP コアが配置されます。

同じ手順を使用して IP インテグレーターのブロッ ク図に MicroBlaze™ または Zynq プロセッサを追加します。

X-Ref Target - Figure 4-3

図 4‐3 : MIG を名前で検索

X-Ref Target - Figure 4-4

図 4‐4 : MIG IP コア 

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 67UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

接続

MIG コアには K705 ボード全体のクロ ッ クが含まれるので、 コン ト ローラー用に実行する前に MIG コアのブロ ッ クオート メーシ ョ ンを実行します。

1. [Run Block Automation] をク リ ッ ク し、 /mig_7series_0 をク リ ッ ク します。

[Run Block Automation] ダイアログ ボッ クスが開きます。

2. [OK] をク リ ッ ク します。

次は、 生成されたブロ ッ ク デザインです。 MIG コアは 400MHz 用にコンフ ィギュレーシ ョ ンされ、 KC705 ボード用に正しいピンが選択されています。

3. MIG コンフ ィギュレーシ ョ ンを変更するには、 ブロ ッ クを右ク リ ッ ク し、 [Customize Block] をク リ ッ ク します。または、 MIG IP ブロッ クをダブルク リ ッ ク します。

MIG コンフ ィギュレーシ ョ ン設定に関する詳細は、 7 Series FPGAs Memory Interface Solutions User Guide (UG586) [参照 9] を参照してください。

X-Ref Target - Figure 4-5

図 4‐5 : MIG コアのブロック  オート メーシ ョ ン

X-Ref Target - Figure 4-6

図 4‐6 : MIG ブロック  

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 68UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

Clocking Wizard の追加

MIG コアで生成されたクロ ッ ク以外にクロ ッ クがデザインに必要な場合は、 ブロ ッ ク デザインに Clocking Wizard IPを追加する必要があ り ます。

次の手順に従って、 Clocking Wizard を MIG コアに接続します。

1. MIG コアの ui_clk (または生成されたその他のクロ ッ クのいずれかの) 出力を Clocking Wizard の clk_in1 入力に接続します。

X-Ref Target - Figure 4-7

図 4‐7 : Clocking Wizard 

X-Ref Target - Figure 4-8

図 4‐8 : ui_clk の clk_in1 への接続

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 69UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

2. MIG の ui_clk_sync_rst ポート を Clocking Wizard の reset ポートに接続します。

3. Clocking Wizard をダブルク リ ッ ク して、 デザインに必要なクロ ッ クが生成できるよ うにカスタマイズします。

IP インテグレーターでの AXI マスターのインスタンシエート

MIG デザインを完成するには、 Zynq や MicroBlaze プロセッサなどのマスターまたは外部プロセッサが必要です。

次の手順は、IP インテグレーター デザインに MicroBlaze プロセッサをインスタンシエートする方法を示しています。

1. キャンバスで右ク リ ッ ク して [Add IP] をク リ ッ ク し、ブロ ッ ク デザインに MicroBlaze プロセッサを追加します。

図 4-10 は、 ブロ ッ ク デザインにインスタンシエート されたプロセッサを示しています。

2. [Run Block Automation] をク リ ッ ク し、 基本的な MicroBlaze システムを構築して、 次の設定をコンフ ィギュレーシ ョ ンします。

° [Local Memory] : プルダウン メニューから必要な量のローカル メモ リ を選択します。

° [Local Memory ECC] : 必要であれば ECC をオンにします。

° [Cache Configuration] : 必要なキャッシュ メモ リの量を選択します。

° [Debug Module] : プルダウン メニューからデバッグ モジュールのタイプを指定します。

° [Peripheral AXI Interconnect] :このオプシ ョ ンは必ずオンにします。

X-Ref Target - Figure 4-9

図 4‐9 : ui_clk_sync_rstの reset ポートへの接続 

X-Ref Target - Figure 4-10

図 4‐10 : MicroBlaze プロセッサの追加

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 70UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

° [Interrupt Controller] : オプシ ョ ンです。

° [Clock Connection] :プルダウン メニューから クロ ッ ク ソースを選択します。

3. [OK] をク リ ッ ク します。

ブロ ッ ク デザインは、 図 4-12 のよ うになり ます。

4. [Run Connection Automation] をク リ ッ ク し、 MIG コアを MicroBlaze プロセッサに接続します。

X-Ref Target - Figure 4-11

図 4‐11 : [Run Block Automation] 設定

X-Ref Target - Figure 4-12

図 4‐12 : MicroBlaze プロセッサを含むブロック  デザイン

X-Ref Target - Figure 4-13

図 4‐13 : [Run Connection Automation] 機能

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 71UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

[Run Connection Automation] ダイアログ ボッ クスが開きます。

5. プルダウン メニューから [Cashed] オプシ ョ ンを選択し、 [OK] をク リ ッ ク します。

これによ り、 別の AXI Interconnect がインスタンシエート され、 MIG コアと MicroBlaze プロセッサ間に必要な接続がされます。

6. 外部リ セッ ト ソースの接続など、 MIG コアへの残りの接続をします。

7. Concat IP を使用して、 MicroBlaze プロセッサへの割り込みソースも接続します。

メモリ  マップの作成

このデザインのアドレス マップを生成するには、 [Address Editor] タブをク リ ッ ク します。 メモ リ マップは、 自動的に作成され、 デザインに追加されます。 アドレスは、 [Offset Address] および [Range] 列に値を入力する と、 手動で設定するこ と もできます。

X-Ref Target - Figure 4-14

図 4‐14 : AXI インターコネク トのインスタンシエート

X-Ref Target - Figure 4-15

図 4‐15 : MIG/MicroBlaze 接続

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 72UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

IP インテグレーターを使用した設計

注記 : [Address Editor] タブはバス マスターと して機能する IP ブロ ッ ク (次の図の場合、 MicroBlaze プロセッサ) が図に含まれている場合にのみ表示されます。

デザイン  ルール チェ ックの実行

Vivado IP インテグレーターは、 デザインを作成する際に、 リ アルタイムで基本的なデザイン ルール チェッ ク (DRC)を実行します。 ただし、デザイン作成中に問題が発生するこ とがあ り ます。 たとえば、 ク ロ ッ ク ピンの周波数が正しく設定されないこ とがあ り ます。全体的なデザイン チェッ クを実行するには、[Validate Design] ボタン をク リ ック します。

デザインに警告およびエラーがない場合は、 検証に問題がなかったこ とを示すダイアログ ボッ クスが表示されます。

デザインのインプリ メンテーシ ョ ン

これでデザインをインプ リ メ ン ト し、 ビッ ト ス ト リームを生成して、 SDK でソフ ト ウェア アプリ ケーシ ョ ンを作成するこ とができます。

X-Ref Target - Figure 4-16

図 4‐16 : [Address Editor] タブ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 73UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

第 5章

IP インテグレーターのリセッ トおよびクロック  トポロジ

概要本章では、システム レベルでのクロ ッ クおよびリセッ トの接続について説明します。Vivado® IP インテグレーターでは、新しいボード オート メーシ ョ ン フロー (こ こから先はボード フローと記述) を使用できます。 これを使用する と、ボード インターフェイスで IP を自動的にコンフ ィギュレーシ ョ ンできます。 すべての接続を手動で実行するこ と もできます。

IP インテグレーターを使用してターゲッ ト ハード ウェアで問題なく動作するデザインを作成するには、 まずリセットおよびクロ ッ ク供給の注意点について理解する必要があ り ます。本章の例および全体的なフローではボード フローが使用されますが、 同じ注意点はボード フローを使用しないで作成する場合にも適用されます。

IP インテグレーターでは、 メモ リ インターフェイス ジェネレーター (MIG) コアはクロ ッ ク ソースで、 ボード オシレーターからのプライマ リ ク ロ ッ クは MIG コアに直接接続されている必要があ り ます。 MIG コアは最大 5 つのクロ ッ クを追加で生成でき、 これらのクロ ッ クは必要に応じてデザインのリセッ トに使用できます。MIG コアを含むデザインの場合、プライマ リ オンボード ク ロ ッ クが MIG に接続されるよ うにし、残りのデザインには追加のクロ ッ クソース と してそのユーザー ク ロ ッ ク (ui_clock) を使用します。

ボード フローを使用する IP インテグレーター デザインでは、 特定の IP (たとえば MIG および Clocking Wizard など)でボード レベルのクロ ッ ク コンフ ィギュレーシ ョ ンがサポート されます。 残りのシステムには、 ク ロ ッ クはサポート される IP から派生させるこ とができます。同様に、 リセッ ト信号を駆動するために、特定のリセッ ト IP (たとえばproc_sys_reset) によ りボード レベルのリセッ ト コンフ ィギュレーシ ョ ンがサポート されます。外部リセッ ト を必要とするその他の IP を使用するこ とはできますが、 現時点ではボード フローでサポート されていません。

次のセクシ ョ ンでは、 さまざまなデザイン タイプのリセッ ト ト ポロジについて説明します。

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 74UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含まない MicroBlaze デザイン

MIG コアを含まない MicroBlaze デザインMIG コアを含まない MicroBlaze™ プロセッサを使用したデザインの場合、 Clocking Wizard を使用して必要なクロ ックを生成する必要があ り ます。 ボード フローでは、 接続を次のよ うにコンフ ィギュレーシ ョ ンできます。

1. デザインに MicroBlaze プロセッサをインスタンシエート したら、 MicroBlaze のブロッ ク オート メーシ ョ ンを実行します。 これによ り、 MicroBlaze サブシステムが 図 5-1 のよ うに作成されます。

2. [Run Block Automation] ダイアログ ボッ クスでは、 [New Clocking Wizard] を選択して、 Clocking Wizard IP をインスタンシエート し、 [OK] をク リ ッ ク します。

X-Ref Target - Figure 5-1

図 5‐1 : MicroBlaze のブロック  オート メーシ ョ ンの実行 

X-Ref Target - Figure 5-2

図 5‐2 : [Run Block Automation] ダイアログ ボックス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 75UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含まない MicroBlaze デザイン

ブロ ッ ク オート メーシ ョ ンを実行する と、Proc Sys Reset IP も インスタンシエート され、デザインのさまざまなブロ ックに接続されます。 IP インテグレーターは、 図 5-3 のよ うにな り ます。

3. [Run Connection Automation] をク リ ッ ク し、 [/clk_wiz_1/CLK_IN1_D] を選択する と、 ボード定義にしたがってオンボード ク ロ ッ クが Clocking Wizard IP の入力に接続されます。

注記 : Clocking Wizard をカスタマイズする と、 デザインに必要なさまざまなクロ ッ クを生成できます。

4. [Run Connection Automation] ダイアログ ボッ クスで [sys_diff_clock] を選択してターゲッ ト ボードに対応するボード インターフェイスを選択し、 [Custom] をク リ ッ ク して異なる入力クロ ッ ク ソースを Clocking Wizard IP に接続したら、 [OK] をク リ ッ ク します。

X-Ref Target - Figure 5-3

図 5‐3 : ブロック  オート メーシ ョ ンの実行後

X-Ref Target - Figure 5-4

図 5‐4 : Clocking Wizard のコネクシ ョ ン  オート メーシ ョ ンの実行 

X-Ref Target - Figure 5-5

図 5‐5 : sys_diff_clock の Clocking Wizard への接続

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 76UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含まない MicroBlaze デザイン

これによ り、 IP インテグレーターのキャンバス上に sys_diff_clock 入力ポートが作成され、 Clocking Wizardの CLK_IN1_D 入力に接続されます。

5. [Run Connection Automation] → [/proc_sys_reset_1/ext_reset_in] をク リ ッ ク し、 オンボード リセッ ト を Proc_Sys_Reset の入力に接続します。

6. [Run Connection Automation] ダイアログ ボッ クスでターゲッ ト ボードの専用リセッ ト インターフェイスまたはカスタムのリセッ ト入力ソースを選択します。

選択して [OK] をク リ ッ ク したら、 IP インテグレーターのキャンバスは図 5-8 のよ うに表示されます。

X-Ref Target - Figure 5-6

図 5‐6 : ソース クロックと しての sys_diff_clock 入力の Clocking Wizard への接続

X-Ref Target - Figure 5-7

図 5‐7 : オンボード  リセッ トの接続

X-Ref Target - Figure 5-8

図 5‐8 : Proc Sys Reset IP に接続されたオンボード  リセッ ト

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 77UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含む MicroBlaze デザイン

7. [Run Connection Automation] をも う 1 度ク リ ッ ク し、 [/clk_wiz_1/reset] を選択して、 Clocking Wizard のリセッ ト入力を入力リセッ ト ソースに接続します。

注意 : ボード フローを使用しない場合、 Clocking Wizard の locked 出力は Proc_Sys_Reset の dcm_locked 入力に接続されるよ うにしてください。

MIG コアを含む MicroBlaze デザイン

推奨 : 概要に記述したよ うに、 MIG IP はクロ ッ ク ソースであ り、オンボード ク ロ ッ クは直接 MIG コアに接続することが推奨されます。

MIG コアには、 ユーザー ク ロ ッ ク (ui_clock) が含まれ、 最高で 5 つのクロ ッ クまで残りのデザインに使用できます。この接続は次のよ うにコンフ ィギュレーシ ョ ンできます。

1. MIG IP を含むデザインでボード フロー オート メーシ ョ ンを使用する場合は、MIG IP を最初に追加してから、ブロ ッ ク オート メーシ ョ ンを実行するこ とをお勧めします。 これによ り、 オンボード ク ロ ッ クが MIG コアに接続されます。

この後、 MIG をカスタマイズして、 必要であれば追加でクロ ッ クを生成できます。

X-Ref Target - Figure 5-9

図 5‐9 : オンボード  リセッ トの Clocking Wizard への接続

X-Ref Target - Figure 5-10

図 5‐10 : MIG コアのブロック  オート メーシ ョ ンの実行

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 78UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含む MicroBlaze デザイン

2. [Run Connection Automation] ダイアログ ボッ クスには、 ddr3_sdram インターフェイスが使用可能なこ とが示されます。 [OK] をク リ ッ ク します。

図 5-12 のよ うにインターフェイス ポートが MIG に接続されます。

3. MicroBlaze プロセッサをデザインに追加し、 [Run Block Automation] を実行します。

4. [Run Block Automation] ダイアログ ボッ クスの [Clock Connection] で MIG の ui_clk (/mig_7series_1/ui_clk) をMicroBlaze プロセッサのクロ ッ ク ソース と して選択し、 [OK] をク リ ッ ク します。

X-Ref Target - Figure 5-11

図 5‐11 : MIG コアのブロック  オート メーシ ョ ンの実行

X-Ref Target - Figure 5-12

図 5‐12 : DDR3_SDRAM インターフェイスを作成するブロック  オート メーシ ョ ン

X-Ref Target - Figure 5-13

図 5‐13 : MicroBlaze のインスタンシエーシ ョ ンおよびブロック  オート メーシ ョ ン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 79UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含む MicroBlaze デザイン

MicroBlaze サブシステムが作成され、 ui_clk が入力ソース ク ロ ッ ク と してサブシステムに接続されます (図 5-15 のハイライ ト されたネッ ト )。

5. さ らに次を接続します。

a. オンボード リセッ ト を MIG IP の sys_rst 入力に接続します。

b. [Connection Automation] をク リ ッ ク し、 [/mig_7series/S_AXI] を選択して MIG を MicroBlaze に接続します。

X-Ref Target - Figure 5-14

図 5‐14 : MicroBlaze プロセッサの [Run Block Automation] のオプシ ョ ン

X-Ref Target - Figure 5-15

図 5‐15 : MIG コアからの出力クロックの接続によるデザインへのクロック供給

X-Ref Target - Figure 5-16

図 5‐16 : mig_7series/S_AXI のコネクシ ョ ン  オート メーシ ョ ンの実行

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 80UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG コアを含む MicroBlaze デザイン

c. [/microblaze_0] を選択します。

図 5-18 は、 デザイナー アシスタンスを使用した MicroBlaze と MIG の接続が終了したと ころを示しています。

X-Ref Target - Figure 5-17

図 5‐17 : [Run Connection Automation] ダイアログ ボックス

X-Ref Target - Figure 5-18

図 5‐18 : リセッ ト  ピンと  mmcm_locked ピンの接続

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 81UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含まない Zynq デザイン

PL ロジックを含まない Zynq デザインPL ロジッ クを含まない Zynq デザインの場合、 すべてのクロ ッ クが ZYNQ7 Processing System IP に含まれます。 次の手順を使用して、 PL を含まない Zynq デザインを追加します。

1. ZYNQ7 Processing System IP を追加したら、 [Run Block Automation] をク リ ッ ク し、 [/processing_system7_0] を選択します。

2. FIXED_IO および DDR インターフェイスが外部ポートに接続されるこ とを示すメ ッセージが表示されます。

3. [OK] をク リ ッ ク します。

4. ZYNQ7 Processing System ブロ ッ クをダブルク リ ッ ク して、 IP を再カスタマイズします。

X-Ref Target - Figure 5-19

図 5‐19 : Zynq の [Run Block Automation] の実行

X-Ref Target - Figure 5-20

図 5‐20 : Zynq7 プロセッサのブロック  オート メーシ ョ ンの実行

X-Ref Target - Figure 5-21

図 5‐21 :  Zynq IP の再カスタマイズ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 82UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含まない Zynq デザイン

5. [Re-Customize_IP] ダイアログ ボッ クスの [Clock Configuration] ページで特定のクロ ッ クを設定します。X-Ref Target - Figure 5-22

図 5‐22 : Zynq7 プロセッシング システムの [Clock Configuration] ページ

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 83UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含む Zynq デザイン

PL ロジックを含む Zynq デザイン

推奨 : PL ファブリ ッ クにカスタム ロジッ クを含む Zynq-7000 プロセッサ デザインで、 MIG IP が含まれない場合、デザインの PL 部分のク ロ ッ ク と リ セッ トは PS から接続する こ とをお勧めします。 ク ロ ッ ク ソースには、 PL ファブリ ッ ク ク ロ ッ ク (FCLK_CLK0、 FCLK_CLK1、 FCLK_CLK2、 FCLK_CLK3) のいずれでも使用できます。 これらのクロ ッ クのそれぞれに関連する リセッ ト (FCLK_RESET0_N、 FCLK_RESET1_N、 FCLK_RESET2_N、 FCLK_RESET3_N)を PL のリセッ トに使用できます。

次の手順を使用して、 PL を含む Zynq-7000 デザインを追加します。

1. ZYNQ7 Processing System IP を追加したら、 [Run Block Automation] をク リ ッ ク し、 [/processing_system7_0] を選択します。

FIXED_IO および DDR インターフェイスが外部ポートに接続されるこ とを示すメ ッセージが表示されます。

2. [OK] をク リ ッ ク します。

X-Ref Target - Figure 5-23

図 5‐23 : Zynq‐7 プロセッサのブロック  オート メーシ ョ ンの実行

X-Ref Target - Figure 5-24

図 5‐24 : Zynq‐7 プロセッサの [Run Block Automation] ダイアログ ボックス

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 84UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含む Zynq デザイン

3. ZYNQ7 Processing System ブロ ッ クをダブルク リ ッ ク して、 IP を再カスタマイズします。

4. [Re-customize IP] ダイアログ ボッ クスの Page Navigator の [Clock Configuration] をク リ ッ ク し、 + マークをク リ ック して [PL Fabric Clocks] を展開します。

5. Page Navigator の [PS-PL Configuration] をク リ ッ ク し、 [General] を展開します。

X-Ref Target - Figure 5-25

図 5‐25 : Zynq‐7 プロセッシング システムの再カスタマイズ

X-Ref Target - Figure 5-26

図 5‐26 : ファブリ ック  クロックの周波数の指定

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 85UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含む Zynq デザイン

6. [Enable Clock Resets] を展開し、 PL ファブリ ッ クに合った リセッ ト を選択します。

7. PL ファブリ ッ クで AXI GPIO などの IP をインスタンシエート します。 [Run Connection Automation] をク リ ッ クし、 [/axi_gpio_1/s_axi] を選択します。

[Run Connection Automation] ダイアログ ボッ クスには、GPIO の s_axi ポートが ZYNQ7 Processing System マスターに接続されるこ とを示すメ ッセージが表示されます。

X-Ref Target - Figure 5-27

図 5‐27 : PL ファブリ ックへの出力クロックの指定

X-Ref Target - Figure 5-28

図 5‐28 : GPIO コアのコネクシ ョ ン  オート メーシ ョ ンの実行

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 86UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックを含む Zynq デザイン

8. [OK] をク リ ッ ク します。

IP インテグレーター デザインのクロ ッ クおよびリセッ トは、 図 5-30 のハイライ ト されたネッ トのよ うになり ます。

X-Ref Target - Figure 5-29

図 5‐29 : GPIO を接続するための [Run Connection Automation] ダイアログ ボックス

X-Ref Target - Figure 5-30

図 5‐30 : Zynq PS7 IP からの出力クロックを使用したデザインへのクロック供給

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 87UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックに MIG コアを含む Zynq デザイン

PL ロジックに MIG コアを含む Zynq デザイン

推奨 : PL に MIG コアを含む Zynq デザインの場合、MIG コアへの入力クロ ッ クが PS ファブ リ ッ ク ク ロ ッ クの代わりに外部クロ ッ ク ソースを使用するよ うにしてください。オンボード オシレーターからの外部クロ ッ クの方が PS からのクロ ッ ク と比べてジッタが少ないからです。PS ファブリ ッ ク ク ロ ッ クは、必要であれば PL デザインのその他の部分に使用できます。

1. MIG IP を追加し、 デザイン要件に従ってコンフ ィギュレーシ ョ ンします。

2. ブロ ッ ク デザインの SYS_CLK を右ク リ ッ ク し、 [Create Interface Port] をク リ ッ ク して、 入力ソースを MIG コアの SYS_CLK 入力に接続します。

3. [Create Interface Port] ダイアログ ボッ クスで図 5-31 のよ うにオプシ ョ ンを指定します。

4. [OK] をク リ ッ ク します。

5. デザインに MicroBlaze プロセッサが使用され場合は、 それを追加して、 MicroBlaze のブロ ッ ク オート メーシ ョンを実行します。

この場合、 クロ ッ ク接続には MIG の ui_clk を選択します。

[Run Block Automation] ダイアログ ボッ クスが開きます。

X-Ref Target - Figure 5-31

図 5‐31 : MIG コアへのオンボード  クロックの接続 

X-Ref Target - Figure 5-32

図 5‐32 : MicroBlaze プロセッサのブロック  オート メーシ ョ ンの実行

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 88UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

PL ロジックに MIG コアを含む Zynq デザイン

6. 入力クロ ッ クには [/mig_7series_1/ui_clk] を指定します。

7. [OK] をク リ ッ ク します。

ブロ ッ ク デザインは、 図 5-34 のよ うになり ます。

X-Ref Target - Figure 5-33

図 5‐33 : MicroBlaze オプシ ョ ンの指定

X-Ref Target - Figure 5-34

図 5‐34 : ブロック  オート メーシ ョ ン後のブロック  デザイン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 89UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

MIG と  Clocking Wizard を含むデザイン

この結果、 次の図 5-35 のよ うにな り ます。

8. オンボード リセッ ト を MIG IP の sys_rst 入力に接続します。

MIG と  Clocking Wizard を含むデザインMIG コアで生成されない特定のクロ ッ ク周波数を必要とするデザインの場合、Clocking Wizard IP をインスタンシエート し、 Clocking Wizard のクロ ッ ク入力と して MIG IP の ui_clock 出力を使用します。

次も接続する必要があ り ます。

1. MIG IP に加えて、 オンボード リセッ ト を Clocking Wizard のリセッ ト入力に接続します。

2. MIG の mmcm_locked ピンと Clocking Ｗizard の locked ピンを AND 演算にコンフ ィギュレーシ ョ ンしたUtil_Vector_Logic IP に接続します。Util_Vector_Logic の出力を Proc_sys_Reset の dcm_locked 入力に接続します。

X-Ref Target - Figure 5-35

図 5‐35 :デザインへのカスタムの外部リセッ ト  ソースの接続 

X-Ref Target - Figure 5-36

図 5‐36 :完成したブロック  デザイン

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 90UG898 (v2013.4) 2013 年 12 月 18 日

Send Feedback

エンベデッ ド  プロセッサ ハードウェア デザイン japan.xilinx.com 91UG898 (v2013.4) 2013 年 12 月 18 日

付録 A

その他のリソース

ザイリンクス リソースアンサー、 資料、 ダウ ン ロー ド、 フ ォーラ ムなどのサポー ト リ ソースは、 ザイ リ ン ク ス サポー ト サイ ト(japan.xilinx.com/support) を参照してください。

ザイ リ ンクスで使用される技術用語については、 http://japan.xilinx.com/company/terms.htm を参照してください。

ソリューシ ョ ン  センターデバイス、 ツール、 IP のサポートについては、 ザイ リ ンクス ソ リ ューシ ョ ン センターを参照して ください。 ト ピックには、 デザイン アシスタン ト 、 アドバイザリ、 ト ラブルシュート ヒ ン ト などが含まれます。

参考資料次の資料は、 本書を補足するためのものです。

1. 『Zynq-7000 All Programmable SoC ソフ ト ウェア開発ガイ ド』 (UG821)

2. 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

3. 『Zynq-7000 AP SoC テクニカル リ ファレンス マニュアル』 (UG585)

4. 『Vivado Design Suite チュート リ アル : IP インテグレーターを使用した IP サブシステムの設計』 (UG995)

5. 『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイ ド』 (UG933)

6. 『MicroBlaze プロセッサ ユーザー ガイ ド』 (UG081)

7. 『Vivado Design Suite : ISE から Vivado Design Suite への移行手法ガイ ド』 (UG911)

8. 『Vivado Design Suite ユーザー ガイ ド :制約の使用』 (UG903)

9. 『7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586)

Send Feedback