Visão Geral da Arquitetura doUltraSPARC-T1

(Niagara)

Henrique Cota de Freitas

Seminário sobre processadores

Disciplina: Arquitetura e Organização de Processadores (PPGC/UFRGS)

Prof. Flávio Rech Wagner

22 / 06 / 2006

Sumário• Introdução

– Contexto– Objetivos

• Técnicas de paralelismo

• Evolução e história do UltraSparc-T1

• Visão geral da arquitetura do UltraSparc-T1

• Chip Multithreading no UltraSparc-T1

• Arquitetura do UltraSparc-T1

• Pipeline no SparcV9

• Política de seleção de threads

• Conclusões

• Referências

Contexto e Objetivos

• Contexto:– Processador multi-core.– Múltiplas threads.– Ambientes de alto poder de processamento.– Servidores de informação e dados.– Alta vazão de dados.

• Objetivos:– Apresentar conceitos e evolução do processador

UltraSparc-T1.– Apresentar a arquitetura geral do UltraSparc-T1.

Técnicas de paralelismo●Pipeline

●Superescalaridade

●Chip-Multiprocessor (CMP)

●Explicit Multithreading

� Fine-grain Multithreaded (FGMT) ou Interleaved multithreading (IMT)� Coarse-grain Multithreaded (CGMT) ou Blocked multithreading (BMT)� Simultaneous Multithreaded (SMT) ou Hyperthreading para a Intel

●VLIW (Very Long Instruction Word)

Figura 1 – Explicit Multithreading [1]

Evolução e história

Figura 2 – Superescalar x Multi-core [5]

Figura 3 – Hydra CMP [3]

Visão Geral

Figura 4 – Processador Niagara [8]

Chip Multithreading

Figura 5 – Núcleo com suporte a quatro threads [8]

Figura 6 – CMT com oito núcleos [8]

Arquitetura do UltraSparc -T1

Figura 7 – Arquitetura do UltraSparc-T1 [4]

Pipeline no SparcV9

Figura 8 – Pipeline de seis estágios do SparcV9 [4]

Política de seleção de threads

Figura 9 - [4]

Figura 10 - [4]

Conclusões

Figura 11 – O futuro? [8]

Superescalaridade? Multithreading? Multi-Core?Compiladores?

Referências1) Boivie, V., Network Specific Multithreading Tradeoffs. Tese de

Doutorado, Linköpings Universitet, Sweden, 2005

2) Chaudhry, S., et al., High-performance throughput computing, IEEE MICRO, Volume 25, Issue 3, pp.32-45, May-June 2005

3) Hammond, L, et al., The Stanford Hydra CMP, IEEE MICRO, Volume 20, Issue 2, pp.71-84, March-April 2000

4) Kongetira, P., Niagara: a 32-way multithreaded Sparc processor, IEEE MICRO, Volume 25, Issue 2, pp.21-29, March-April 2005

5) Olukotun, K., et al., The Case for a Single-Chip Multiprocessor, 7th

International Conference on Architectural Support for Programming Languages and Operating Systems (ASPLOS), pp.2-11, 1996

6) Sun Microsystems, Developing Scalable Applications for Throughput Computing, White Paper, 2005

7) Ungerer, T., et al., A Survey of Processors with Explicit Multithreading, ACM Computing Surveys, Volume 35, Issue 1, pp.29-63, March 2003

8) Yen, D. W., Scalable Sparc Systems Next-Generation Computing, Scalable Systems Group, Sun Microsystems, 2005