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Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

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Page 1: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Tolerância a Falhas em Sistemas Prototipados em

FPGAs

Tiago Balen

CMP251 – Sistemas Confiáveis

Maio de 2006

Page 2: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Sumário

• Introdução: Single Event Upset / Transient

• Arquitetura típica dos FPGAs

• Tipos de Falhas, SEU / SETs

• Técnicas de TF utilizadas

• Conclusões

Page 3: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

As Dimessões do Problema

• Circuitos de nova geração com escalas nanométricas (referência ao canal do transistor).

0,0529 nm40 nmTamanho do gate Átomo de hidrogênio

756 x

Page 4: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

As Dimessões do Problema• Energia para mudar um transistor de estado

passa a ser equivalente a de algumas formas de interferência

Partículas de alta energia (prótons e

nêutrons, por exemplo)

Íons livres

+++

- ---

+

Single Event Transient

Single Event Upset

Page 5: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

FPGAS

• Field Programmable Gate Arrays

• Arrays lógicos programáveis em campo

• Milhares de portas lógicas e elementos de memória

• Alternativa à customização de projetos digitais

• Prototipação rápida e flexibilização

Page 6: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

FPGAs

• Flexibilização de projeto

• Prototipação Rápida

• Reconfigurabilidade– Controle Adapatativo– Hardware Evolutivo

• Características que podem contemplar aplicações espaciais e aviônicas

Page 7: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

FPGAs• Arquitetura básica de um FPGA

• Milhares de CLBs

• ~80 a 90% da área de um FPGA é destinada ao roteamento

Page 8: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

FPGAs• CLBs – Configurable Logic Blocks• Bloco lógico configurável• É o elemento básico (principal) de um FPGA

Look-Up

Table Flip-Flop

Estado

Vdd

Entradas

Clock

Enable

Page 9: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Descrição de hardware

• HDLs – Hardware Description Languages

• Linguagens de descrição de Hardware

• Padronização de projetos

• Ferramentas de CAD/EDA

• VHDL, Verilog

Bitstream de configuraçãoarmazenado na memória

de configuração dos dispositivos: SRAM

Page 10: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Faults in FPGAs

ffF1F2F3F4

Configuration Memory CellM

M

M M M M M MLUT

BlockRAM

SEU(Bit flip)

clk

clk

E1E2E3

E1E2

E1E3

E2E3

Permanent faults: same ASIC models apply

But for transients ...

Virtex (Xilinx)

FPGA building blocks:

Page 11: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Effect of Transients in SRAM-based FPGAs

ffF1F2F3F4

Configuration Memory CellM

M

M M M M M MLUT

BlockRAM

SEU(Bit flip)

clk

clk

E1E2E3

E1E2

E1E3

E2E3

Possible Bit flip Transient effect Corrected at the next load

Virtex (Xilinx)

CLB Comb. Logic:~0.5 % of the FPGA sensitive area

Page 12: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Effect of Transients in SRAM-based FPGAs

ffF1F2F3F4

Configuration Memory CellM

M

M M M M M MLUT

BlockRAM

SEU(Bit flip)

clk

clk

E1E2E3

E1E2

E1E3

E2E3

Bit flip Transient effect Corrected at the next load

Virtex (Xilinx)

CLB Flip-flops:~0.5 % of the FPGA sensitive area

Page 13: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Effect of Transients in SRAM-based FPGAs

ffF1F2F3F4

Configuration Memory CellM

M

M M M M M MLUT

BlockRAM

SEU(Bit flip)

clk

clk

E1E2E3

E1E2

E1E3

E2E3

Bit flip Permanent effect Corrected by reconfiguration

Virtex (Xilinx)

CLB LUTs:~8% of the FPGA sensitive area

Page 14: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Effect of Transients in SRAM-based FPGAs

ffF1F2F3F4

Configuration Memory CellM

M

M M M M M MLUT

BlockRAM

SEU(Bit flip)

clk

clk

E1E2E3

E1E2

E1E3

E2E3

Virtex (Xilinx)

Short or open circuit Corrected by reconfiguration

Routing and CLB customization:~91.0 % of the FPGA sensitive area

Page 15: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Técnicas de TF

• Hardenig by technology– Diferentes materias e tecnologias, p. ex.: SOI

• Hardenig by design– TMR + voting nos blocos de memória– ECC

• Hardenig by system– Redundância de Hardware: lógicas combinacional e

sequencial– Redundância Temporal

Page 16: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Técnicas de TF: System Level

• Redundância de hardware: – Logica sequencial apenas: protege de SEUs– Logica combinacional apenas: protege de SETs

• Redundância temporal– Protege de SETs

Page 17: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

Conclusões

• FPGA: importante plataforma de projeto

• SEUs e SETs com maior probabilidade de ocorrência devido as dimensões reduzidas dos transistores

• Recursos programáveis podem ser utilzados na implementação de redundância em sisetmas implementados em FPGA

Page 18: Tolerância a Falhas em Sistemas Prototipados em FPGAs Tiago Balen CMP251 – Sistemas Confiáveis Maio de 2006

ReferênciasF. L. Yang, R. A. Saleh. “Simulation and Analysis of Transient Faults in Digital Circuits”. IEEE Journal of Solid-State Circuits, Vol. 27, No. 3, March 1992.

A. Anghel, D. Alexandrescu, M Nicolaidis. “Evaluation of a Soft Error Tolerance technique based on Time and or Hardware Redundancy”. Proc. of IEEE Integrated Circuitsand Systems Design (SBCCI), pp. 237-242, Sept. 2000.

C. Carmichael. “Triple Module Redundancy Design Techniques for Virtex Series FPGA”. Xilinx Application Notes 197, v1.0, Mar. 2001.

F. Lima, L. Carro, R. Reis. “Designing Fault Tolerant Systems into SRAM-based FPGAs”. Proc. of Design Automation Conferece (DAC’03), pp. 250-255, 2003.