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CENTRO TECNOLÓGICO

ESCOLA DE ENGENHARIA DEPARTAMENTO DE ENGENHARIA DE TELECOMUNICAÇÕES-TET

APOSTILA

DE

TÉCNICAS DIGITAIS I

(CURSO DE ENGENHARIA DE TELECOMUNICAÇÕES)

&CIRCUITOS DIGITAIS

(CURSO DE CIÊNCIAS DA COMPUTAÇÃO)

3a PARTE

Profª Carmen Maria Costa de Carvalho Outubro, 2003

1

Agradecimentos A todos os monitores que tanto me auxiliaram no exercício desta maravilhosa e, infelizmente, mal reconhecida profissão de magistério. Em especial gostaria de exaltar o trabalho dos ex-monitores, Cláudio ,Vinícius e Marcelo, que deram início à tarefa de digitação e elaboração dos circuitos e aos atuais Juana e Guilherme que tiveram a paciência de digitar todo o esboço para a conclusão deste material.

Centro Tecnológico - Escola de Engenharia Departamento de Engenharia de Telecomunicações Técnicas Digitais I / Circuitos Digitais

2

Índice

Parte 3 – Circuitos Seqüenciais 3.1-Latches (Flip-Flops) 3.1.1 Latch com portas NAND e NOR 3.1.2 Latch controlados (latch dinâmico) 3.1.3 Latch tipo D 3.2-Flip-Flops 3.2.1-Flip-Flop MS (Mestre-Escravo) 3.2.2-Flip-Flop MS Complementar 3.2.3-Flip-Flop JK 3.2.4-Flip-Flop JK com entradas de Pre-Set e Pre-Reset (Set e Reset diretos) 3.2.5-Flip-Flop Tipo T (Toggle) 3.2.6-Flip-Flop Tipo D (Data) 3.3-Contadores 3.3.1-Contadores Assíncronos 3.3.2-Contadores Síncronos 3.3.3-Método de Projeto de Contadores Síncronos 3.3.4-Contador em Anel (Ring Counter) 3.3.5-Contador em Anel Torcido (Contador Johnson) 3.4-Registradores de Deslocamento 3.5-Conversão Série/Paralelo e Paralelo/Série


3

PARTE 3

Circuitos Seqüenciais Até agora somente foram utilizados circuitos combinacionais, isto

é, circuitos cujas saídas dependem somente dos níveis das entradas

atuais e não tem relação com a história passada do circuito. Nestes

circuitos todas as entradas de portas são supridas por fontes

externas, não havendo realimentação. Os circuitos combinacionais

são aqueles em que a saída depende única e exclusivamente das

várias combinações das variáveis de entrada.

Os circuitos seqüenciais têm a saída dependente das variáveis de

entrada e de seus estados anteriores que permanecem armazenados.

Assim, as saídas presentes dependem da seqüência de valores

lógicos na entrada que conduzem até o presente e não somente dos

valores de entrada presentes.


4

⇒=⇒=

−setQresetQ

estávelBi10

3.1- Latches - (Flip-Flops) Os circuitos abaixo, que consistem de um par de inversores acoplados é a estrutura a

de um circuito lógico básico e muito importante chamado latch estático. O latch é um

caso especial do flip-flop.

Q Qneg

Multivibradores:

Bi-estáveis – flip-flop (tem dois estados estáveis e pode permanecer indefinidamente

em qualquer um dos estados).

Mono-estáveis – tem apenas um estado permanente estável e um estado quase-

estável. Na configuração monoestável é necessário um sinal de disparo para induzir

uma transição do estado estável para o quase-estável . O circuito pode permanecer em

um estado quase-estável por um intervalo de tempo bem maior que o tempo de

transição entre os estados. Posteriormente, entretanto, ele voltará para o estado

estável, não sendo necessário sinal externo para induzir esta transição reversa.

Astável – tem dois estados, sendo os 2 quase-estável. Sem a ajuda de um sinal de

disparo externo, a configuração astável fará sucessivas transições de um estado


5

quase-estável para o outro. Assim o circuito astável é um oscilador e é usado como

um gerador de ondas quebradas ou uma forma de onda de relógio.

Denominamos os dois terminais acessíveis de Q e Q , antecipando o fato, que

verificaremos a seguir, de serem os níveis lógicos desses terminais complementares.

Sem intervenção externa, o latch permanece indefinidamente em uma de duas situações

possíveis chamadas estados (bi-estável).

Supondo que )(1 HQ = , neste caso a saída do 2o inversor seria de fato )(0 LQ = (1o estado).

Supondo que )(0 LQ = , neste caso a saída do 2o inversor seria de fato )(1 HQ = (2o estado).

O elemento novo e essencial que o latch introduz as estruturas lógicas até agora

consideradas é que o latch pode ser usado para estabelecer e manter um nível lógico sem

qualquer intervenção externa. Em todas as estruturas lógicas anteriores, a saída de uma

porta depende das entradas que eram estabelecidas por uma fonte externa. Devido a esta

independência do latch das entradas externas, ele pode ser usado para armazenar, isto é,

registrar um bit lógico. Um conjunto de n latches pode ser usado para registrar uma

palavra de n bits. Ex: palavra de 4 bits – 1011 que desejamos quardar para uso futuro.

Construiríamos um conjunto de 4 latches e decidiríamos que terminais de cada latch seriam

Q e Q e os identificaríamos.

A seguir estabeleceríamos os estados dos latches, conforme figura abaixo, de modo a

haver uma correspondência binária entre os estados dos latches e os bits da palavra a ser

lembrada.

A palavra foi escrita no registrador e lá permanecerá enquanto desejarmos. Note também

que na figura abaixo, nos terminais Q do registrador existe uma segunda palavra na qual

cada bit é o complemento ao bit da palavra armazenada. A disponibilidade desta 2a palavra

é muitas vezes conveniente.


6

Os dois estados do latch são chamados de set e reset. O estado set é aquele em que

decidimos chamar Q é 1=Q . O estado reset é aquele em que 0=Q . O estado reset é

freqüentemente chamado de “clear”. É fácil colocar um latch em um estado ou outro. Ex:

latch em set – basta ligar temporariamente o terminal Q a um ponto externo que esteja no

nível de tensão alto. Esta conexão temporária leva Q a 1 , Q a 0 e quando a conexão for

removida o latch permanecerá no estado acima.

O latch estático é um dos vários circuitos lógicos que têm a capacidade de

armazenar um bit.

Outros circuitos relacionados que veremos incluem o latch dinâmico e o flip-flop.

1 0

_Terminais Q

Terminais Q

0 0 0

1 1

1

Registrador de 4 bits

3.1.1 – Latch com portas NAND e NOR Para maior conveniência na manipulação do latch é vantajoso substituir os

inversores por portas NOR ou NAND. Os terminais adicionais de entrada servem

como terminais de controle. O símbolo lógico para um latch RS é o seguinte.

R

S

Latch

Q

Q


7

Um latch RS constituído de portas NOR é mostrado na figura abaixo:

Latch com portas NAND

Latch com portas NAND e Inversora

R S Q 0 0 Mantém estado anterior 0 1 1⇒ (set) 1 0 0⇒ (reset) 1 1 Não utilizado

R S Q 0 0 Não utilizado 0 1 1⇒ (set) 1 0 0⇒ (reset) 1 1 Mantém estado anterior

S R Q 0 0 Mantém estado anterior 0 1 0⇒ (reset) 1 0 1⇒ (set) 1 1 Não utilizado


8

3.1.2 – Latches controlados (Latch Dinâmico)

As entradas R e S de um latch são freqüentemente chamadas de entrada de dados,

pois é a informação apresentada a essas entradas que determina o que é armazenado

no latch. Em muitos casos, é conveniente introduzir um mecanismo que permita ligar

o latch à fonte de sinal ou isola-lo. Esse mecanismo seria o controle (strobe) ou

ENABLE (habilita).

Em um sistema digital que utiliza registro retardado de dados em seus dispositivos

de armazenagem, cada ciclo de sinal aplicado a ENABLE avança o processamento

digital um passo. A velocidade com que se lê o processamento é determinada pela

velocidade com que ocorrem estes ciclos e por isso o sinal Habilita é chamado de

sinal de relógio ou sincronismo.

C = 0⇒ Mantém o estado anterior C = 1⇒ S R Q 0 0 Mantém estado anterior 0 1 0⇒ (reset) 1 0 1⇒ (set ) 1 1 Não utilizado


9

Diagrama de tempo: C

S

R

Q

Obs: desprezando o tap (tempo de atraso de propagação)


10

3.1.3 – Latch tipo D

Uma aplicação importante de um latch controlado é mostrada abaixo:

C = 0⇒ Mantém estado anterior

C = 1⇒ D Q 0 0⇒ (reset) 1 1⇒ (set)

Uma linha de dados contendo dados que mudam com o tempo. Esta linha pode ser

uma de um barramento de linhas múltiplas. Num determinado tempo desejamos

capturar e manter o dado D(= 0 ou 1) de linha. Para conseguir isto habilitamos o

latch.

Como DS = e DR = teremos sempre DQ = . Assim enquanto ENABLE for

ativa, a saída Q seguirá a entrada de dados D . O latch aí é descrito como

“transparente”. Quando desejarmos armazenar o dado, desabilitaremos o latch. O

estado armazenado será determinado pelo valor de D imediatamente antes de

desabilitarmos o latch dinâmico.

Em um barramento de linhas múltiplas, conduzindo uma palavra, a captura da

palavra inteira requer tantos latches controlados quantos forem os bits da palavra e

todos estes latches seriam acionados pelo mesmo sinal Habilita. Um latch com uma

única entrada D é chamado latch tipo D.


11

Diagrama de tempo Formas de onda que ilustram o funcionamento de um latch transparente tipo D, mostrado

abaixo.

C

D

Q ?

Obs: desprezando o tap

Exercício 01- Dado os sinais de entrada e clock abaixo. Desenhe a forma de onda de saída de um latch SR considerando:

Clk

S

R

Q

Qneg


Clk

S

R


12

3.2- Flip-Flops Um flip-flop é um circuito seqüencial formado por dois latches acoplados e que armazena um bit de informação. A partir deles que são construídas algumas memórias. A saída de um flip-flop só muda de estado durante a transição do sinal de relógio.Vejamos porque com o primeiro exemplo de flip-flop: o MS que vai caracterizar de uma forma geral todos os flip-flops. 3.2.1- Flip-Flop MS (mestre-escravo)

Um tipo de dispositivo armazenador síncrono que não é transparente é o flip-flop MS. São dois latches individuais do tipo controlado (com clock), onde o primeiro é chamado master e o segundo slave. O sinal de controle, o sinal de sincronismo do relógio, aplicado às portas de entrada do master é complementar ao aplicado às portas do slave. Quando o sinal de sincronismo está no nível que habilita as portas de entrada, os dados de entrada nos terminais S e R são registrados no latch mestre. Neste instante as portas de transferência estão desabilitadas, de modo que não há transferência do mestre para o escravo. Quando as portas de acoplamento são habilitadas, os dados são transferidos do mestre para o escravo, mas, como neste momento as portas de entrada estão desabilitadas, novos dados não são registrados no mestre.


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S R Q C=0⇒ xx Mantém estado anterior C=1 0 0 Mantém estado anterior 0 1 0 ⇒ (reset) Negative Edge (reseta na descida do clock) 1 0 1 ⇒ (set ) Negative Edge (seta na descida do clock) 1 1 Não utilizado

Diagrama de tempo do flip-flop SR

Clock ↓ ↓ ↓ ↓ ↓

S

R

Q

Q1



14

Clock=1 - O slave não atua mantendo o estado anterior - O master atua aceitando as informações de entrada seguindo a tabela

verdade do latch RS CLOCKED

Clock=0 - O master não atua mantendo o estado anterior - O slave atua aceitando as informações fornecidas pelo master e suas saídas

seguem a tabela verdade do latch RS CLOCKED

Negative edge – só na queda do clock ( quando vai de 1 para 0 ) é que a informação recebida anteriormente aparece na saída.


15

3.2.2-Flip-Flop MS complementar:

Em termos de bloco seria formado com 2 latches SR como demonstrado abaixo:

Diagrama de tempo do Flip-Flop MS complementar:

CLOCK ↓ ↓ ↓ ↓ ↓

DIVISOR DE FREQUÊNCIA

Q

Observe que a freqüência do clock foi dividida por dois. 3.2.3– Flip-Flop JK

Até agora a condição S = R = 1 tem sido evitada, pois tal condição acarretaria em problema. Para solucionar este problema, utilizaremos o Flip-Flop JK esquematizado conforme abaixo:


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C=0 ⇒ mantém estado anterior

C=1 ⇒ J K Qt+1 0 0 mantém estado anterior 0 1 0 ⇒ reset na transição de clock de 1 para 0 (neg. edge) 1 0 1 ⇒ set na transição de clock de 1 para 0 (neg. edge) __ 1 1 Qt ⇒ complementa o estado anterior a cada transição

negativa de clock

Assim a cada ciclo de relógio, o estado do Flip-Flop se alterará. Para J = K = 1 o Flip-Flop funciona como uma chave ( toggle )

3.2.4– Flip-Flop JK com entradas de Pre-Set e Pre-Clear (Set e Reset diretos)

baixos quando AtivosQRd

QSd

=⇒=

=⇒=

10

10

Sd e Rd são as entradas de controle assíncronas (diretas), ativas quando baixas e que prevalecem sobre as demais. Observe que, enquanto uma destas entradas estiver no nível lógico baixo, o flip-flop não responde às suas entradas JK ou à transições de clock. OBS: Estas entradas de Pre-set e Pre-clear podem estar presentes em qualquer tipo de flip-flop.


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3.2.5– Flip-Flop tipo T É um Flip-Flop com uma única entrada de controle que chaveia, quando o controle estiver ativo, e não responde quando o controle estiver inativo(mantém). T

SJCPK

RQ_Q

Por possuir está característica de chavear, é usado na construção de contadores assíncronos, que serão estudados adiante. O flip-flop tipo T não é encontrado na série de CI’s comerciais, pois são montados a partir de FF’s JK.

A sigla T vem de Toggle (comutado), termo original em inglês.

3.2.6– Flip-Flop tipo D

Vimos anteriormente que um latch tipo SR podia ser modificado para funcionar como um latch tipo D. Do mesmo modo, um Flip-Flop tipo SR pode ser modificado para tornar-se um Flip-Flop tipo D.

D

SJCPK

RQ_Q

O sinal digital fica atrasado no tempo pela duração de um ciclo de clock.Ou seja, o dado de entrada não é alterado. Por essa capacidade de passar para a saída e armazenar o dado aplicado na entrada D, este flip-flop será empregado na construção de registradores de deslocamento ( que serão vistos a frente) e outros sistemas de memória. A sigla D vem de Data (dado), termo original em inglês.


18

CLOCK ↓ ↓ ↓ ↓ ↓ ↓

D

Q

Obs: o Sinal digital fica atrasado no tempo, atraso este igual a um ciclo de clock. Não foi considerado o tap. Exercício 01 - Para o diagrama de tempos abaixo, desenhe as respectivas formas de onda da saída considerando que o circuito: (a) é um FF D sensível à borda de descida (negative edge) (b) é um FF mestre-escravo (c) é um FF D positive edge. (d) é um latch sensível ao nível um.

Exercício 02- Construa um flip-flop D utilizando um flip-flop T com lógica combinacional. Faça também o contrário. Exercício 03- Mostre como se pode construir um flip-flop J-K utilizando um flip-flop T acrescentando lógica combinacional. Exercício 04- Construa um flip-flop equivalente ao flip-flop D utilizando um flip-flop JK, sem recorrer a lógica adicional(Ambos Positive Edge).


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Exercício 05- A frequência central de um processador é 100 MHz. Alguns circuitos da placa mãe, entretanto, funcionam a 25 MHz. Projete um circuito que, a partir dos 100 MHz, gere uma frequência de 25 MHz para atender ao requisito desejado. Exercício 06- Explique o funcionamento do Flip-Flop abaixo com suas palavras. Indique o que ocorre quando o relógio está nos níveis 0 e 1, em qual transição o dado é armazenado e porque ele não muda o valor armazenado depois da transição.

Clock

D

X

Y

Q

Qneg


20

3.3– Contadores São circuitos digitais que variam os seus estados, sob o comando de um clock, de acordo com a seqüência pré-determinada. São utilizados principalmente para contagens, geradores de palavras, divisores de freqüência, medidas de freqüência e tempo, geradores de forma de onda, conversão de analógico para digital, sequenciamento de operações de máquinas etc. 3.3.1– Contadores Assíncronos Consistem de vários Flip-Flops conectados em série que avançam de um estado para o outro em resposta a um evento, que pode ser o clock. Módulo de um contador é o número de diferentes estados de saída que este contador pode apresentar, antes de retornar ao seu estado inicial. Num contador constituído com n Flip-Flops pode, no máximo, ter um módulo de 2n, mas se quisermos, podemos fazer com que o contador não passe por todos os estados possíveis. Neste caso o módulo seria menor que 2n. Exemplo: Contador Binário Assíncrono Módulo 16 Crescente


21

Diagrama de Tempo do contador da figura acima:

C ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓

Q0 0 1 ↓ 0 1 ↓ 0 1 ↓ 0 1 ↓ 0 1 ↓ 0 1 ↓ 0 1 ↓ 0 1 ↓

Q1 0 0 1 1 ↓ 0 0 1 1 ↓ 0 0 1 1 ↓ 0 0 1 1 ↓

Q2 0 0 0 0 1 1 1 1 ↓ 0 0 0 0 1 1 1 1 ↓

Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 ↓

Nº 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Ex: Contador Binário Assíncrono Módulo 16 Decrescente.

Basta trocar a saída Q pela Q negada na entrada de clock seguinte.

OBS: Esta é uma opção possível.


22

Diagrama de Tempo do contador da figura acima:

C ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓

Q0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

Q1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0

Q2 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0

Q3 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0

Nº 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

Observe que a freqüência de Q3 é 1/16 da freqüência do clock.

Obs: Montagem de Contador Assíncrono pode dar problema por causa do atraso de propagação entre os Flip-Flops. A menos que os Flip-Flops sejam escolhidos “a dedo”, a contagem pode não se realizar por inteiro. O atraso de propagação será maior que o pulso de clock, prejudicando a contagem de todos os estados.

Com 4 flip-flops, conta-se de 0 até 15 → 1111. Depois de 15 o contador volta ao 0, com todas as saídas Q igual a 0, quando ocorreria a passagem do carry para um eventual próximo flip-flop. Alteração de Módulo: Se quiser que conte somente até um determinado número, basta entrar com o número próximo nas entradas de uma NAND, sendo esta NAND ligada à entrada de reset direto. No exemplo abaixo quando Q1 e Q3 forem 1 teremos 0 na saída da NAND que forçará um 0 na saída da AND ligada às entradas de Reset direto.


23

Ex: Contador Binário Assíncrono Módulo 10 Crescente:

3.3.2– Contadores Síncrono

A primeira característica de qualquer circuito Síncrono é a entrada de clock em paralelo.

Ex: Contador Binário síncrono Módulo 16 crescente:


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É a mesma forma de onda do contador assíncrono, só que sem retardo porque além do clock estar em paralelo, os Flip-Flops só executam a instrução quando o clock e a saída dos Flip-Flops anteriores descerem a zero. 3.3.3 – Método de Projeto de Contadores Síncronos Este método será desenvolvido para Flip-flops do tipo JK, porém pode ser aplicado a qualquer tipo de flip-flop. Tabela de Mudança de Estado do FF JK (caracteriza o que é necessário ter nas entradas do FF JK, para que ele apresente em sua saída Q qualquer alternativa de mudança de estado)

⇒ set ou chaveado

⇒ reset ou chaveado

⇒ reset ou mantém

⇒ set ou mantém

Projete uma década contadora síncrona 2421.

Mapa Geral com a sequência de contagem:

Q3Q2

Q1Q0 Q3 Q2 Q3 Q2 Q3 Q2 Q3 Q2

Q1 Q0 Q1 Q0 Q1 Q0 Q1 Q0

Q ⇒ QT1 J K

0 ⇒ 1

1 ⇒ 0

0 ⇒ 0

1 ⇒ 1

1 X

X 1

0 X

X 0

0

1

2

3

4

5

6

7

8

9

2 4 2 1

Q3 Q2 Q1 Q0

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 1 1 0

1 1 1 1

0 4 X X

1 5 X X

3 7 9 X

2 6 8 X


25

Mapa de Q3:

Q3Q2

Q1Q0

0⇒0 0⇒0 X X

0⇒0 0⇒0 X X

0⇒0 0⇒1 1⇒0 X

0⇒0 0⇒0 1⇒1 X

Mapa de J3 K3 a partir de tabela de tabela de mudança de estado: Q3Q2 Q1Q0

0 X 0 X X X

0 X 0 X X X

0 X 1 X X 1 X

0 X 0 X X 0 X

Mapas desmembrados de J3 e K3

J3

Q3Q2 Q1Q0

0 0 X X

0 0 X X

0 1 X X

0 0 X X

K3 Q3Q2 Q1Q0

X X X X

X X X X

X X 1 X

X X 0 X

J3 = Q2Q1Q0 K3 = Q0


26

Q2 Q3Q2 Q1Q0

0⇒0 1⇒1 X X

0⇒0 1⇒1 X X

0⇒1 1⇒1 1⇒0 X

0⇒0 1⇒1 1⇒1 X

J2K2 Q3Q2 Q1Q0

0 X X 0 X X

0 X X 0 X X

1 X X 0 X 1 X

0 X X 0 X 0 X

J2 Q3Q2 Q1Q0

0 X X X

0 X X X

1 X X X

0 X X X

K2 Q3Q2 Q1Q0

X 0 X

X

X 0 X X

X 0 1 X

X 0 0 X

J2 = Q1Q0 K2 = Q3 Q0

Q1 Q3Q2 Q1Q0

0⇒0 0⇒0 X X

0⇒1 0⇒1 X X

1⇒0 1⇒1 1⇒0 X

1⇒1 1⇒1 1⇒1 X

J1K1 Q3Q2 Q1Q0

O X O X X X

1 X 1 X X X

X 1 X O X 1 X

X O X O X O X


27

Q3Q2 J1 Q1Q0

0 0 X X

1 1 X X

X X X X

X X X X

Q3Q2 K1 Q1Q0

X X X

X

X X

X X

1 0 1 X

0 0 0 X

J1 = Q0 K1 = Q2 Q0 + Q3 Q0

Q0

Q3Q2 Q1Q0

0⇒1 0⇒1 X X

1⇒0 1⇒0 X X

1⇒0 1⇒0 1⇒0 X

0⇒1 0⇒1 0⇒1 X

J0K0

Q3Q2 Q1Q0

1 X 1 X X X

X 1 X 1 X X

X 1 X 1 X 1 X

1 X 1 X 1 X X


28

J0

Q3Q2 Q1Q0

1 1 X X

X X X X

X X X X

1 1 1 X

K0

Q3Q2 Q1Q0

X X X X

1 1 X X

1 1 1 X

X X X X

J0 = K0 = 1

Q3Q2Q1Q0

Vcc

SJCPK

RQ_Q

SJCPK

RQ_Q

SJCPK

RQ_Q

SJCPK

RQ_Q


29

Contadores Programáveis Desejando-se mudar rápida e facilmente o módulo de um contador, podemos fazê-lo através de um circuito que detecte a contagem máxima permitida e então envie um sinal para parar a contagem ou para a entrada clear do contador.

Entradas de controle de contagem

Pode-se construir contadores crescentes e decrescentes usando os mesmos flip-flops do circuito. Neste caso deve-se usar uma chave de modo que se possa selecionar o circuito crescente ou decrescente.

Contador

Clear

Comparador lógico


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3.3.4 – Contador em Anel (Ring Counter)

São úteis para o propósito de sequenciar. Imaginemos que em um sistema digital exista um número de operações que deva ser executado uma após a outra no tempo, isto é, em seqüência. Imaginemos ainda que as operações individuais possam ser executadas habilitando um número de conjuntos de portas. Neste caso, os sinais do contador em anel seriam ideais para esta função de habilitação sequencial .

Q3 Q2 Q1 Q0

0 0 0 1

0 0 1 0 usa os flip-flops de modo pouco econômico:

0 1 0 0

1 0 0 0

0 0 0 1 n flip-flops – módulo n

0 0 1 0


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3.3.5 – Contador em anel torcido (Contador Johnson) Modificação do contador em anel que usa os flip-flops de maneira um pouco mais econômica.

⇒ Estado inicial n flip-flops – módulo 2n

É necessário prover uma lógica para ler a contagem do contador – um decodificador. São necessárias tantas saídas individuais quanto forem os estados do contador.

Clock Q3 Q2 Q1 Q0

1º 0 0 0 0

2º 0 0 0 1

3º 0 0 1 1

4º 0 1 1 1

5º 1 1 1 1

6º 1 1 1 0

7º 1 1 0 0

8º 1 0 0 0

9º 0 0 0 0


32

3.4 – Registradores de Deslocamento (Shift Register) Conforme vimos, um flip-flop pode armazenar ou relembrar ou registrar um único bit. Portanto, um flip-flop poder ser referenciado como um registrador de um bit. Se necessitarmos que N bits sejam registrados, haverá necessidade de N flip-flops. Quando um arranjo de flip-flops tem um determinado número de bits armazenados, será necessário, em algumas ocasiões, deslocarmos bits de um flip-flop a outro da maneira que será descrita agora. Um arranjo de flip-flops que permite este deslocamento é chamado de registrador de deslocamento. Abaixo um registrador de deslocamento de 4 bits construído com flip-flops do tipo JK.

As conexões entre os flip-flops são tais que (exceto para o FF0) o nível lógico em um terminal de entrada de dados é determinado pelo estado do flip-flop precedente. O dado D0 em FF0 é determinado por uma fonte externa. A cada transição do relógio a informação é deslocada de um flip-flop à direita. O bit registrado no último FF é perdido enquanto o primeiro FF vai para o estado determinado pelo seu dado de entrada D0. A seqüência de entrada deve ser síncrona com o relógio, isto é, quando ocorrem mudanças no nível lógico da entrada elas acontecem em um ponto fixo do ciclo da forma de onda do relógio. No arranjo anterior foi admitido inicialmente que todos os flip-flops estão zerados.


33

A forma de onda de Q0 corresponde à seqüência de entrada retardada de um tempo ∆, sendo que ∆ depende de onde, no ciclo do relógio, a mudança do nível lógico de entrada ocorre. Entretanto Q1 está retardado em relação a Q0, Q2 em relação a Q1 e Q3 a Q2 de exatamente a duração de um ciclo de relógio. Deve ser enfatizado que o registrador de deslocamento acima operará conforme descrito somente se a transição de disparo do relógio for tal que torne o flip-flop incapaz de responder a uma variação no dado de entrada. Diagrama de tempo: tempo 0 1 0 1 1 0 0 0 0 (estados iniciais) 1 0 0 0 1 1 0 0 0 1 1 0 1 0 1 1 0 1 0 1

ck 1 1 0 1 0 D ∆ Q0 0 1 1 0 1 0 Q1 0 0 1 1 0 1 0 Q2 0 0 0 1 1 0 1 0

Q3 0 0 0 0 1 1 0 1 0


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3.5 – Conversão série / paralelo e paralelo / série Dados digitais podem ser apresentados na forma série ou paralela. Na apresentação série, os bits individuais de uma palavra são conduzidos por um único fio e são apresentados em seqüência temporal, um bit após o outro. Na apresentação paralela todos os bits da palavra são apresentados simultaneamente, usando tantos fios quantos forem necessários. O formato série economiza circuitos. Por outro lado, o formato paralelo economiza tempo. Exemplo: determinado nível lógico leva 1µs para ser reconhecido. O formato série usaria 8µs para transmitir uma palavra de 8 bits, ao passo que o formato paralelo levaria apenas 1µs. Diversas vezes é preciso passar de uma forma de apresentação para outra. O registrador de deslocamento pode ser usado para este fim. Palavra de 4 bits de série para paralelo (Registrador de deslocamento de 4 bits): Apresenta a palavra série de 4 bits à entrada de dados do registrador com os bits individuais apresentados em sincronismo com o relógio. Após quatro ciclos de relógio, desligando-se o relógio, a palavra será mantida no registrador e os quatro bits estão simultaneamente disponíveis, isto é, em paralelo nas quatro saídas dos flip-flops.


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Paralelo para série: Interromper o relógio e registrar os bits individuais, disponíveis simultaneamente, diretamente nos flip-flops individuais, através das entradas diretas dos mesmos. Após o registro da palavra no registrador habilitamos o relógio. Na saída do último flip-flop, de maneira síncrona com o relógio, aparecerão em seqüência temporal os bits individuais da palavra.

Todos os exemplos acima são registradores com deslocamento à direita, ou seja, os dados entram a esquerda e saem pela direita (Shift Right).Há casos em que é necessário que os dados possam ser deslocados também para a esquerda (Shift Left), como no circuito abaixo. Ou melhor, que possa ser distribuído para ambos os lados (Deslocamento Bidirecional). Este pode ser feito utilizando-se MUX 2x1 com sua saída conectada a entrada do Flip-Flop. A chave de seleção indicaria o sentido do deslocamento.


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Registrador de Deslocamento à Esquerda:

Ainda podemos ressaltar que se os dados inseridos nos Registradores de

Deslocamento forem considerados como números binários, esses podem ser divididos ou multiplicados por dois, fazendo-se uso destes registradores.

Deslocamento à Direita, divide por dois; Deslocamento à esquerda, multiplica por dois.

Exercício 01- Projete um contador de dois bits que, empregando flip-flops JK, circule pelos estados: 11 -> 10 -> 01 -> 11 -> ... Exercício 02- Projete um contador síncrono de 3 bits que efetue a contagem crescente (X=0 → 0 a 7) ou decrescente (X=1 → 7 a 0), através de uma variável de controle X.. Exercício 03- Construa um contador síncrono com 4 flip-flops tipo D com direção de contagem crescente. Exercício 04- Projete um contador Gray (código espelhado) de 3 bits utilizando flip-flops Tipo T. Exercício 05- Em um registrador de deslocamento de 4 bits, suponha que, inicialmente, Q0 = Q1 = Q2 = Q3 = 1. Desenhe a forma de onda de cada flip-flop se a sequência de entrada 10101 for aplicada a D0 sincronamente com o pulso de relógio.


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Bibliografia: -Taub, Herbert; Circuitos Digitais e MICROPROCESSADORES –

Ed. McGraw-Hill -Capuano, Francisco Gabriel; Elementos de Eletrônica Digital - Ed

Érica - Anotações de Aula da Profa. Carmen Maria Costa de Carvalho

tÉcnicas digitais i circuitos digitais - … · 3.3.4-contador em anel (ring counter) ... diagrama...

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