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UNIVERSIDADE FEDERAL DO RIO DE JANEIRO
ESCOLA DE ENGENHARIA
DEPARTAMENTO DE ELETROTECNICA
Relatorio de Estagio Supervisionado:
Interfaces Otica e Serial eCondicionamento de Sinais de um
Restaurador Dinamico de Tensao - DVR.
FELIPO CORREA MACHADO
Rio de Janeiro, RJ - Brasil
Janeiro de 2003
Relatorio de Estagio Supervisionado:
Interfaces Otica e Serial e
Condicionamento de Sinais de um
Restaurador Dinamico de Tensao
FELIPO CORREA MACHADO
RELATORIO SUBMETIDO AO CORPO DOCENTE DO DEPARTAMENTO DE E-
LETROTECNICA DA ESCOLA POLITECNICA DA UNIVERSIDADE FEDERAL DO
RIO DE JANEIRO, COMO PARTE DOS REQUISITOS NECESSARIOS PARA A OB-
TENCAO DO GRAU DE ENGENHEIRO ELETRICISTA.
Aprovado por:
Maurıcio Aredes, Dr.-Ing.(Orientador)
Rio de Janeiro, RJ - Brasil
Janeiro de 2003
RESUMO
Felipo Correa Machado Relatorio de Estagio Supervisionado
UFRJ - EE Janeiro 2003
Interfaces Otica e Serial e Condicionamento de Sinais de um
Restaurador Dinamico de Tensao.
Um Restaurador Dinamico de Tensao, ou Dynamic Voltage Restorer (DVR), e um
equipamento que se propoe a compensar afundamentos e desbalancos de tensao que ocor-
rem com maior frequencia e severidade em sistemas fracos tais como pontas de linha.
O calculo das tensoes a serem sintetizadas para compensar o desbalanco na atu-
alidade e realizado com grande precisao pela eletronica digital atraves do Processador
Digital de Sinais, ou DSP. Este pode conter inumeras funcoes ate de interatividade para
se adequar a novas funcoes conforme a necessidade bastando que o programa que executa
seja alterado atraves de um PC. Com isto nao e necessario alterar o circuito de controle,
como num controle analogico. Alem disso, o inversor que sintetizara o sinal de compen-
sacao pode conter interface otica para o sinal de disparo das chaves. Pode-se ter isolacao
completa entre o circuito de controle e o de potencia e o sinal otico nao sofre interferencia
eletromagnetica, possibilitando que o controle fique a distancia.
Sera nosso objetivo construir a interface otica de acordo com os nıveis em que tra-
balham o receptor do inversor e o nıvel de tensao da saıda da interface digital do DSP.
Uma interface Serial sera adicionada a comunicacao entre o DSP e o PC. Outra tarefa
sera construir o circuito de condicionamento dos sinais que o DSP precisara conhecer do
circuito de potencia para realizar seus calculos com precisao e no menor tempo possıvel.
i
Sumario
RESUMO i
LISTA DE ABREVIACOES iii
LISTA DE ILUSTRACOES iv
1 Introducao 1
1.1 Identificacao do Problema . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 Motivacao e Objetivo do Trabalho . . . . . . . . . . . . . . . . . . . . . . . 3
1.3 Estrutura do Texto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2 Interface Otica 5
2.1 Circuito Transmissor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Circuito Receptor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
3 Interface Serial 12
4 Condicionamento de Sinais 15
5 Conclusao 19
Referencias Bibliograficas 21
ii
LISTA DE ABREVIACOES
AD Conversao de sinal Analogico para Digital
CA Corrente Alternada
CC Corrente Contınua
CI Circuito Integrado
CMOS Complementary Metal Oxide Semiconductor
DEE Departamento de Engenharia Eletrica/Eletrotecnica
DSP Digital Signal Processor
DVR Dynamic Voltage Restorer
EE Escola de Engenharia
IGBT Insulated Gate Bipolar Transistor
I/O In/Out ou Entrada/Saıda
LED Light Emissor Diode
PC Personal Computer
PWM Pulse Width Modulation
TTL Transistor Transistor Logic
UFRJ Universidade Federal do Rio de Janeiro
VSI Voltage Source Inverter
iii
Lista de Figuras
1.1 Diagrama do DVR inserido no sistema eletrico. . . . . . . . . . . . . . . . 2
2.1 Esquematico do Link utilizado. . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Pinagem da porta I/O do DSP. . . . . . . . . . . . . . . . . . . . . . . . . 7
2.3 DSP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.4 Circuito interno do CI 75451. . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.5 Circuito interno do Receptor. . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.6 Regulador de tensao LE33CZ. . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.7 Esquematico da Interface Otica do DVR. . . . . . . . . . . . . . . . . . . . 11
3.1 Pinagem de um plugue serial macho. . . . . . . . . . . . . . . . . . . . . . 13
3.2 Pinagem do driver MAX3232CPE. . . . . . . . . . . . . . . . . . . . . . . 14
3.3 Esquematico da Interface Serial do DVR. . . . . . . . . . . . . . . . . . . . 14
4.1 Condicionadores de Sinais modelo 5B41. . . . . . . . . . . . . . . . . . . . 16
4.2 Backplane de 16 canais. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
4.3 Divisor resistivo de potencial na entrada dos condicionadores de sinais. . . 17
4.4 Placa de condicionamento de sinais. . . . . . . . . . . . . . . . . . . . . . . 18
4.5 Esquematico do Condicionamento de Sinais do DVR. . . . . . . . . . . . . 18
iv
Capıtulo 1
Introducao
Em muitos sistemas de distribuicao o atendimento e de qualidade insuficiente para
muitos processos que se dao pelo uso da energia eletrica, sofrendo pela ma dis-
tribuicao das cargas ou por ter boa parte da carga concentrada em horarios de pontas de
consumo. Podem ser comuns quedas de tensao por motivo da partida de grandes motores
ou conjunto de motores, e esses podem ou nao ser trifasicos e equilibrados.
O desbalanco gerado ou a queda momentanea de tensao pode ser suficiente para
impedir a realizacao de algum processo industrial que exija estabilidade do sistema e
tenha tolerancia somente para pequenos nıveis de oscilacao do valor eficaz da tensao de
cada fase. O prejuızo pode se dar pela interrupcao do processo, pela perda de materia
prima, atraso ou falha em acordos comerciais e multas contra a distribuidora local por nao
estar garantindo a qualidade em padroes mınimos estabelecidos pelos orgaos responsaveis.
Nestes casos pode ser viavel a insercao no ponto crıtico de um Restaurador Dinamico
de Tensao, o DVR. Este e inserido em serie com o sistema eletrico em questao. Quando
a tensao disponıvel nao atinge os nıveis estabelecidos o DVR atua somando um nıvel de
tensao que venha a compensar a queda ou o desbalanco presente no sistema. A interface
do lado de Corrente Alternada (CA) do inversor do DVR com o sistema se da atraves de
um transformador trifasico com o primario conectado a saıda do inversor e o secundario
conectado em serie com a linha do sistema, um enrolamento por fase.
Os sinais de tensao medidos do sistema sao levados ao Digital Signal Processor
(DSP). Este calcula em tempo real o sinal que deve ser somado para compensar o afunda-
mento ou desbalanco tendo ja sido programado com os nıveis estabelecidos para o padrao
1
CAPITULO 1. INTRODUCAO 2
local. Em seguida envia ao inversor o sinal de disparo das chaves de modo a sintetizar
o sinal de compensacao calculado. O sinal e modulado em alta frequencia utilizando a
tecnica de chaveamento Pulse Width Modulation (PWM). Esta tecnica oferece a possi-
bilidade de minimizar os harmonicos gerados e uma maior precisao no sinal sintetizado.
O transformador que conecta o DVR ao sistema eletrico funciona ainda como um filtro
passa baixa para o sinal gerado, minimizando o conteudo harmonico deste.
O barramento de Corrente Contınua (CC) do DVR e alimentado por um retificador a
diodos (ponte trifasica completa) conectado atraves de uma indutancia ao sistema eletrico.
E entao uma alimentacao robusta, simples e de baixo custo, que atende perfeitamente as
necessidades do DVR. Um diagrama completo do DVR e mostrado na Figura 1.1.
Barra IN Barra OUTCV
L
BarraInfinita
CargaSensível
Carga deAfundamento
DVR
LT
Figura 1.1: Diagrama do DVR inserido no sistema eletrico.
1.1 Identificacao do Problema
Na construcao de um prototipo do DVR em laboratorio uma das dificuldades encontradas
foi medir as tensoes do sistema e condiciona-las aos padroes das entradas analogicas do
DSP. Isto precisa ser feito com precisao para que o DSP determine com a mesma precisao
o sinal de compensacao, sem atrasos ou erros de amplitude. Estaremos trabalhando com
nıveis de tensao baixos: 220VRMS entre fases. Mesmo assim estes nıveis sao muito altos
para a eletronica digital e, portanto, para os conversores AD. A famılia de DSP’s com a
CAPITULO 1. INTRODUCAO 3
qual estamos trabalhando atualmente opera com 3, 3V no processador. Os nıveis TTL ja
foram deixados de lado no meio dos processadores pois se busca cada vez mais desempenho
e altas taxas de processamento, sendo necessario diminuir a producao de calor e, portanto,
a potencia dissipada pelo componentes. Alem desta adequacao entre os sinais deve ainda
existir uma protecao para o DSP para que nao sofra com picos de tensao ou descargas
atmosfericas que venham a interferir no sistema eletrico.
O outro problema encontrado foi em disparar as chaves do inversor com os sinais
gerados pelo DSP. Sabe-se que qualquer porta I/O de um circuito digital nao oferece
potencia para alimentar outro circuito. A porta serve apenas para indicar nıveis pre
estabelecidos para os bits 1 e 0. Ja os gates das chaves semicondutoras precisam de
potencia para mudarem de estado, e a potencia depende da tensao e corrente nominal da
chave e da mudanca de estado que se pretende realizar. Outro problema e que os nıveis
da porta I/O do DSP estarao variando entre 0V (nıvel logico baixo) e 3, 3V (nıvel logico
alto) enquanto as chaves estarao em diversos nıveis de tensao.
Deve-se entao colocar um driver para amplificar o sinal para o nıvel de potencia
necessaria ao gate e desacoplar os sistemas, como se faz com um transformador de entrada
de um retificador para alimentar pequenos eletrodomesticos, que tem nıveis de saıda em
0V (o terminal negativo) e 9V (o terminal positivo), por exemplo.
1.2 Motivacao e Objetivo do Trabalho
Sera nosso objetivo construir os circuitos de condicionamento de sinais e os drives para
fibra otica para os sinais de disparo dos gates das chaves semicondutoras do inversor.
Estaremos trabalhando de modo que os circuitos apresentem a menor distorcao possıvel
dos sinais originais e nenhum atraso seja adicionado a estes para que o algoritmo imple-
mentado no DSP funcione corretamente.
Estaremos consolidando conhecimentos em circuitos de disparo de chaves semicon-
dutoras de potencia, em circuitos digitais, em eletromagnetismo e possıveis interferencias
que possam aparecer nos sinais estudados e em circuitos analogicos de baixa potencia com
amplificadores, moduladores e demoduladores, etc, conforme veremos a seguir.
CAPITULO 1. INTRODUCAO 4
1.3 Estrutura do Texto
Este primeiro capıtulo introduz o assunto com um resumo da operacao do DVR e o que
este equipamento se propoe a fazer. Tambem identifica os problemas a serem analisados
e solucionados e apresenta o porque deste projeto, o que traz como motivacao e quais os
objetivos a serem cumpridos aqui.
O Capıtulo 2 apresenta as condicoes para elaboracao e construcao dos circuitos da
placa de interface otica.
O Capıtulo 3 apresenta com maior detalhamento as necessidades de uma interface
serial e sua construcao de acordo com os diversos padroes com que estamos trabalhando.
O Capıtulo 4 apresenta o problema ja abordado com mais detalhes e a elaboracao
do circuito de condicionamento de cada sinal necessario ao algoritmo de controle do DVR.
O Capıtulo 5 apresenta as conclusoes a respeito do funcionamento dos circuitos
estudados e os benefıcios de suas utilizacoes.
Capıtulo 2
Interface Otica
Ainterface otica e responsavel por enviar ao inversor o sinal de disparo e bloqueio
de cada IGBT (Insulated Gate Bipolar Transistor) do inversor e receber deste
possıveis sinais indicativos de erro, um para cada perna do inversor. Tendo um inversor
trifasico tres pernas, cada uma responsavel por sintetizar a tensao de uma fase, e duas
chaves por perna, teremos tres sinais por perna: um para acionar cada IGBT e um de
erro, num total de nove sinais oticos considerando as tres pernas.
O inversor adquirido para fazer parte deste prototipo do DVR, e posteriormente ser
reaproveitado em outros projetos de pesquisa e desenvolvimento, ja veio de fabrica com a
interface otica montada, tanto os circuitos de recepcao dos sinais de disparo dos IGBT’s
quanto os circuitos de envio dos sinais de erro. Sao tres placas identicas, uma para cada
perna do inversor e com os tres conectores como dito acima. Resta-nos entao construir
a parte da interface otica que sera conectada ao DSP, no mesmos padroes do inversor, e
conecta-las por fibra otica.
Absorvendo experiencias passadas com este tipo de interface, analisamos a possibil-
idade de se trabalhar com os mesmos dispositivos empregados em uma placa de interface
otica ja construıda e utilizada no Laboratorio de Eletronica de Potencia do Departamento
de Engenharia Eletrica (Elepot-DEE). Esta interface e utilizada entre um Microcontro-
lador da Hitachi, o HC11, e um inversor da Weg. O inversor teve suas entradas adaptadas
pelo proprio fabricante para receber sinais de fibra otica. O microcontrolador trabalha
com nıveis TTL (5.0V ), diferente do DSP que utilizamos (3.3V ). Sendo assim consulta-
mos o manual do fabricante dos drives utilizados e observamos que seria possıvel utiliza-lo
5
CAPITULO 2. INTERFACE OTICA 6
tambem com o DSP sem nenhum drive extra para enviar sinais aos gates. Alem disso,
estes dispositivos sao do mesmo padrao e fabricante dos dispositivos presentes na interface
otica do inversor adquirido para o DVR.
A interface a que estamos nos referindo faz parte do kit Versatile Link Evaluation Kit
HFBR0501, da Agilent Technologies - Hewlett Packard [1]. Cada kit contem os seguintes
ıtens:
• 01 Transmissor HFBR1524;
• 01 Receptor HFBR2524;
• 5 metros de cabo fibra otica com os conectores HFBR4511 e HFBR4513;
• Conectores espacadores;
• Um kit de polimento;
• Manual do usuario.
Entre as Caracterısticas do Kit observamos:
• Frequencia de operacao de ate 5MHz;
• Distancias de ate 40m, com o link operando no maximo a 40kHz;
• Baixa potencia de alimentacao;
• Alta imunidade a ruıdo;
• Facil conexao;
• Transmissores incorporam um LED com luz vermelha em 660nm para facil visuali-
zacao;
• Compatibilidade com o Padrao TTL;
CAPITULO 2. INTERFACE OTICA 7
Figura 2.1: Esquematico do Link utilizado.
Entre as vantagens de se utilizar um interface deste tipo estao as citadas na intro-
ducao deste relatorio, dentre as que nos interessam. Entre os circuitos empregados na
construcao do Link, de acordo com a faixa de frequencia utilizada, esta o da Figura 2.1.
Na Figura 2.2 temos todos os pinos da porta I/O do DSP referentes aos sinais que
utilizaremos neste projeto: sinais de disparo e bloqueio das chaves (PWM1 a PWM6)
e sinais de erro (Erro1 a Erro3), alem dos terminais que utilizaremos para alimentacao
(VCC = 5V e GND) [2, 3]. O DSP e mostrado na Figura 2.3 com destaque para as portas
e interfaces disponıveis, algumas das quais utilizaremos neste projeto.
1 2
39 40
VCC=5V VCC=5V
GND GND
Serial INSerial OUT
GND GND
Erro 1Erro 3Erro 2
PWM1
PWM6PWM3 PWM4
PWM2
PWM5
Figura 2.2: Pinagem da porta I/O do DSP.
2.1 Circuito Transmissor
Antes que o sinal de disparo das chaves chegue ao transmissor e necessario que este passe
atraves de um driver. Utilizaremos o driver sugerido pelo fabricante do link. Trata-se
CAPITULO 2. INTERFACE OTICA 8
Connector Function
P1/P7 analog interface
P2/P8
TAG interface
P3 Power connector
P6 I/O Expansion Connector
P9 Parallel Port/JTAGController interface
P10
P1
P7
P10
P9
P3 P8 P2
P6
I/O interface
Figura 2.3: DSP.
do 75451 [4], um Circuito Integrado (CI) com dois drives do tipo AND que supre ate
300mA de corrente na saıda (padrao TTL). O circuito interno do 75451 e sua pinagem
sao mostrados na Figura 2.4. Sua alimentacao sera feita tambem a partir da fonte do
DSP (VCC = 5V ).
75451
IN
IN
OUT
IN
IN
OUTGND
VCC
Figura 2.4: Circuito interno do CI 75451.
Mesmo que o CI 75451 trabalhe no padrao TTL, os nıveis logicos altos do DSP estao
acima do valor mınimo aceito pelo CI, ou seja, acima da zona morta. Entao nenhuma
interface adicional sera necessaria para conectar os dispositivos de padroes diferentes aqui.
Para obter sinal na saıda e necessario que um dos terminais de entrada seja conectado
ao terminal VCC (nıvel logico alto) e que o outro receba os sinais diretamente do DSP, e
CAPITULO 2. INTERFACE OTICA 9
a saıda sera um sinal logico identico ao do DSP (dentro do CI 75451 o sinal que sai do
NAND e invertido, caracterizando-o como um AND). Com isto temos exatamente a parte
esquerda do link da Figura 2.1.
2.2 Circuito Receptor
O circuito receptor serve para enviar em um nıvel de tensao adequado ao DSP os sinais de
erro provenientes do inversor. Como pode ser visto na Figura 2.5, o receptor e fabricado na
configuracao coletor aberto. Isto permite que, ao inves de conectar o terminal do coletor
ao terminal de alimentacao para produzir nıveis logicos altos no padrao TTL (5V ), como
sugerido no link da Figura 2.1 para o padrao TTL, podemos conectar este a uma fonte
de referencia em 3.3V e obter os sinais de erro nos nıveis desejados.
Figura 2.5: Circuito interno do Receptor.
Para ter a alimentacao em 3.3V sem adicionar mais uma fonte ao projeto utilizamos
um regulador de tensao, um conversor CC-CC abaixador (conversor do tipo buck). Esta
opcao foi feita comparando-se os possıveis resultados da utilizacao do regulador de tensao
com um divisor resistivo de potencial ou um limitador de tensao a diodo zener e resistor.
Estas duas outras opcoes nao se mostraram eficientes e estaveis. O regulador de tensao
sera alimentado pela fonte do DSP (terminal +5V da interface I/O, pinos 1 e 2, conforme
Figura 2.2) sem comprometimento da alimentacao deste, ja que a potencia requerida pela
interface serial esta dentro dos limites da fonte (5V · 4A = 20W ) e condutores, incluindo
as trilhas da placa do DSP. Para esta funcao de regular a tensao em 3.3V escolhemos o
CI LE33CZ pelo baixo consumo, facilidade e simplicidade de montagem e operacao. A
pinagem e as principais caracterısticas do CI LE33CZ podem ser observadas na Figura 2.6.
CAPITULO 2. INTERFACE OTICA 10
Temos entao um barramento de 3.3V que sera utilizado na interface otica e na interface
serial tambem, conforme adiante no Capıtulo 3.
1 2 3IN 5V
OUT 3.3V
GND
Vista inferior
Tensão de entrada: máx. 18V
Corrente de saída: máx. 150mA
Regulação de tensão: máx. 25mV
Ruído na saída: 50µV
Figura 2.6: Regulador de tensao LE33CZ.
Do pino 1 do receptor sai o sinal de erro enviado pelo inversor. Entao conectamos
cada pino 1 dos receptores aos seus respectivos pinos da porta I/O do DSP conforme a
Figura 2.2. Tambem a este e conectado um resistor de 1kΩ que o conectara a alimentacao
em 3.3V . Quando o nıvel logico for alto o transistor nao conduz, a tensao sobre os termi-
nais do resistor sera nula pois a corrente neste e tambem praticamente nula. Aparecera
o nıvel de 3.3V no terminal Vo e consequentemente no DSP (tambem nıvel logico alto).
Quando o nıvel logico for baixo o transistor estara saturado e Vo sera aproximadamente
zero. Circulara corrente pelo resistor pois nos seus terminais a tensao e de 3.3V . A tensao
que aparecera no DSP sera a mesma do terminal Vo, logo nıvel logico baixo tambem. O
pino 2 e conectado ao terra e o pino 3 e conectado a alimentacao do DSP (VCC = 5V ).
Foi feita uma mudanca simples em relacao ao esquematico sugerido para a construcao
do link no lado dos receptores (Figura 2.1).
O esquematico da interface otica pode ser visto na Figura 2.7. Tanto os receptores
quanto os transmissores foram testados isolados e juntamente com o DSP e com o Inversor,
para verificacao dos nıveis de tensao em cada ponto, da logica empregada e da faixa de
frequencia que estamos interessados (de acordo com a frequencia do PWM).
CAPITULO 2. INTERFACE OTICA 11
LE33CZ
I/O DSP
1
40
75451Transm. 6
Transm. 5
Transm. 4
Transm. 1
Transm. 2
Transm. 3
75451
75451
Recep. 3
Recep. 2
Recep. 1
Figura 2.7: Esquematico da Interface Otica do DVR.
Capıtulo 3
Interface Serial
Ainterface serial veio pela necessidade de realizar algum tipo de interacao em tempo
real para alterar o modo de execucao do algoritmo implementado no DSP, ativar
ou desabilitar funcoes neste ou obter dados da operacao do DVR. A porta paralela pela
qual se da a comunicacao entre o PC e o DSP nao dispunha dos requisitos necessarios a
comunicacao desejada. A solucao obtida foi aproveitar as portas de comunicacao serial
disponıveis na interface digital I/O do DSP e uma das portas seriais disponıveis no PC
(COM1 a COM4).
Novamente temos o problema de conectar dispositivos de padroes diferentes. O
DSP trabalha com nıveis logicos alto e baixo em 3.3V e 0V respectivamente, com nıveis
de tolerancia para um mınimo de 2.0V para o nıvel logico alto e um maximo de 0.8V para
o nıvel logico baixo, sendo os valores compreendidos entre estes dois nıveis desconsiderados
- zona morta. Ja a interface serial trabalha em +12V e −12V para os mesmos nıveis,
tambem com tolerancias e zona morta. Precisamos entao adequar os sinais enviados ao
DSP para os nıveis logicos deste e atuar com um driver nos sinais provenientes do DSP
para amplificar a tensao e coloca-la nos nıveis do padrao serial.
Existem no mercado alguns chips que convertem sinais do padrao serial para o padrao
TTL ou CMOS e vice-versa. Estes chips podem conter varias combinacoes de entradas
e saıdas, ate o numero de 8, numero de sinais utilizados na interface serial de um PC.
Para este projeto precisaremos apenas de dois sinais, o que na verdade caracteriza uma
comunicacao serial: apenas uma via para cada sentido de envio de sinais. A pinagem de
um plugue serial macho e mostrada na Figura 3.1.
12
CAPITULO 3. INTERFACE SERIAL 13
DCE ready - 6
Request to send - 7
Ring indicator - 9
Clear to send - 8DTE ready - 4
Transmitted data - 3
Received data - 2
Received line signal detect - 1
Signal ground - 5
Figura 3.1: Pinagem de um plugue serial macho.
Pesquisando entre os fabricantes destes chips descobrimos uma linha que aceita
alimentacao VCC com tensoes entre −0.3V e 6.0V e produz nıvel logico alto na saıda
TTL/CMOS com tensao igual a de alimentacao. Sendo assim, alimentando-o com 3.3V
obteremos nıveis logicos compatıveis com a entrada digital do DSP. A mesma compatibili-
dade e apresentada para o sinal que sai do DSP para a comunicacao serial. Por acao de um
conversor CC-CC interno e utilizando capacitores externos, o chip gera os nıveis de tensao
necessarios para trabalhar no padrao serial sem que para isto necessite de alimentacao em
±12V .
Entre os chips analisados optamos por utilizar o MAX3232CPE [5] por conter este
nao muito mais do que o numero necessario de portas (duas entradas e duas saıdas), baixo
custo quando comparado aos outros chips, frequencia maxima de operacao (120kbps),
temperatura de operacao de acordo com o restante dos dispositivos (0oC a 70oC) e com
as condicoes de operacao e condicionamento final do DVR e baixo consumo (corrente de
alguns mA na entrada CC). A Figura 3.2 apresenta o diagrama do CI MAX3232CPE.
A alimentacao em 3.3V sera feita pelo mesmo regulador de tensao utilizado na
interface otica (Capıtulo 2).
Na Figura 3.3 apresentamos o esquematico do circuito que compreende a interface
serial proposta e construıda para o DVR. Os capacitores sao todos de 1µF . Note que duas
portas seriais do CI MAX3232CPE nao foram utilizadas, assim como a maioria dos pinos
presentes no soquete serial. Outro fator a ser levado em conta e que conectamos a massa
da interface serial, ja representada como terra na figura, ao terra do DSP. Atraves da
conexao serial, esta massa tambem sera conectada a massa do PC. E necessario entao que
CAPITULO 3. INTERFACE SERIAL 14
MAX3232CPE
RS232
RS232
TTL /
CMOS
16
15
14
13
12
11
10
9
1
2
3
4
5
6
7
8
VCC
GND
p/ c
apac
itore
s
Figura 3.2: Pinagem do driver MAX3232CPE.
os pinos de aterramento das fontes do DSP e do PC sejam conectados ao mesmo referencial
de terra para nao formar um loop de corrente, o que pode ser extremamente prejudicial
se realimentado por alguma interferencia eletromagnetica. Outra solucao e suspender o
terra de uma das fontes, preferencialmente a do DSP, por ser de menor potencia.
MAX3232CPE
LE33CZI/O DSP
1
40
SERIAL1
Figura 3.3: Esquematico da Interface Serial do DVR.
Esta interface teve sua parte eletrica testada mas ainda nao operou com o DVR em
funcionamento pois a construcao deste prototipo ainda nao terminou.
Capıtulo 4
Condicionamento de Sinais
Serao feitas medicoes das tensoes no ponto da linha de distribuicao onde o DVR es-
tiver conectado ou onde se desejar compensar os problemas a que este se propoe
minimizar. Tambem em nosso prototipo, construıdo em escala reduzida, serao feitas
medicoes das tensoes para enviar ao DSP os sinais necessarios para a execucao correta do
algoritmo implementado neste. Porem nao e possıvel em nenhum destes casos enviar os
sinais de tensao diretamente ao DSP simplesmente conectando-o a linha a qual o DVR
estara conectado, dado o limite de tensao das entradas analogicas do DSP e o grau de
protecao que deve haver contra picos de tensao que venham a surgir em qualquer fase da
linha. Entao devera haver alguma interface que reduza a amplitude dos sinais e confira ao
DSP protecao e isolamento quando necessario em relacao a linha, caracterizando assim o
condicionamento de sinais.
Entre as solucoes ja disponıveis no mercado pronta para uso foram escolhidos os
condicionadores de sinais da Analog Devices modelo 5B41 e a placa backplane 5B01 do
mesmo fabricante [6]. Esta placa, o backplane, serve de suporte para os condicionadores
e oferece todas as conexoes para alimentacao, entrada e saıda dos sinais e jumpers para
conexao da massa deste a terra ou ao terminal comum da fonte, na configuracao que se
desejar.
Os condicionadores tem moduladores e demoduladores para evitar algum atraso
(medimos um atraso de 40µs independente da frequencia), como ocorre em transfor-
madores devido a indutancia de dispersao, sem contudo perder em isolamento em relacao
a um transformador. Possuem atenuadores e um ajuste preciso do nıvel medio correspon-
15
CAPITULO 4. CONDICIONAMENTO DE SINAIS 16
dente a tensao nula na entrada. As entradas recebem sinais de tensao de ate ±10V de
pico e tem protecao para ate 1500VRMS . A faixa de frequencias (banda passante: −3dB
em 10kHz) e suficiente para os sinais que queremos medir. O diagrama em blocos dos
condicionadores de sinais e mostrado na Figura 4.1. Tambem e apresentado o backplane,
na Figura 4.2.
VIN
4
3
2
1
HI
LO
+EXC
-EXC NC
NC
PROT & ATTEN
20X
ANTI-ALIASING FILTER
LASER ADJ REF
V2
ACTIVE LPF
3-POLE
SIGNAL ISOLATION
PS
LASER ADJ REF
VOUT
PWR COM
READ EN(0)
+5V
I/O COM
RECT &
FILTER
POWER ISOLATION
Figura 4.1: Condicionadores de Sinais modelo 5B41.
Figura 4.2: Backplane de 16 canais.
Sendo os sinais provenientes da rede de alimentacao do laboratorio (220VRMS e
311.13Vpico) utilizamos um divisor resistivo de potencial para adequar os nıveis de tensao
em questao. Um esquema do envio dos sinais ate as entradas dos condicionadores de
sinais e mostrado na Figura 4.3. O calculo dos resistores e mostrado em seguida. E
importante observar que os resistores em paralelo com os condicionadores de sinais estao
ligados em 4. Logo a relacao entre a tensao de entrada VIN e a tensao VOUT e diferente
da relacao normal e direta pelas resistencias. Pela tensao de pico de entrada precisamos
CAPITULO 4. CONDICIONAMENTO DE SINAIS 17
reduzir a tensao 31.113 vezes para adequa-la a entrada do condicionador de sinais. Porem
os condutores e todos os contatos e soldas irao adicionar mais resistencia ao circuito do
divisor resistivo de potencial. Esperamos obter uma relacao proxima ao desejado, medi-
la quando o circuito estiver pronto e so entao fornecer o valor da relacao obtida para o
programador do DSP, para que os valores numericos das tensoes dentro do DSP estejam
o mais proximo possıvel da realidade.
5B41
fase a fase b fase c
R=128kΩ
RP=10kΩ
RIN=60kΩ
5B415B41
backplane
Figura 4.3: Divisor resistivo de potencial na entrada dos condicionadores de sinais.
VINpico =√2 · 220V = 311.13V
VOUT =RP
RS
=(10k−1 + 60k−1)−1
128k + 128k· VIN = 0.0033 · VIN
∼=1
30· VIN
A compra dos condicionadores de sinais foi feita numa mesma epoca em que foi
feita a aquisicao do DSP. Porem nao foi levado em conta que as entradas analogicas do
DSP trabalham com tensoes entre 0V e 3.3V com o nıvel equivalente a zero em 1.65V ,
enquanto os condicionadores tem saıda entre 0V e 5V com o nıvel equivalente a zero
em 2.5V . Portanto mais um condicionamento de sinais se faz necessario. Com os nıveis
de tensao e corrente neste ponto muito reduzidos descartamos a possibilidade de utilizar
novamente divisor resistivo de potencial por ficarem os sinais sujeitos a grandes distorcoes
provocadas por interferencias eletromagneticas.
De um outro projeto desenvolvido em nosso laboratorio fazem parte tambem placas
de condicionamento de sinais. Estas foram projetadas e montadas pelo estagiario e gradu-
CAPITULO 4. CONDICIONAMENTO DE SINAIS 18
ando Daniel Galiano Pimentel, com orientacao do Prof. Jose Guilherme Barbosa Rolim.
Oferecem alto grau de isolacao contra ruıdos, mais um nıvel de protecao e diversos ajustes
pela mudanca de resistores. Esta projetada inicialmente para receber e enviar sinais entre
0V e 5V com nıvel medio em 2.5V . Precisaremos trocar alguns resistores para modificar
alguns ganhos e ajustar o nıvel medio para 1.65V , de acordo com as entradas analogicas
do DSP. O setor da placa projetado para receber drives e transmissores de sinal otico
(4 canais) nao serao utilizados. O esquematico da placa com os resistores que devem
ser trocados e apresentado na Figura 4.4. Na Figura 4.5 temos o esquematico de todo o
circuito de condicionamento de sinais.
Entradada placa
conector
1
2
15V
15V
-15V
-15V
5V
5V
D1
D2
Saída parao DSP
conector470pF
10pF100nF
100nF 10nF
10kΩ
10kΩ
10kΩ
10kΩ17.8kΩ
20kΩ
1kΩ
10kΩ
150Ω 150Ω
Figura 4.4: Placa de condicionamento de sinais.
5B41
fase a fase b fase c
5B415B41
FLAT CABLE
DIGITAL I/O DSP
DSP
ANALOG INTERFACE
FLAT CABLE
CONDICIONAMENTO DE SINAIS 2
CONDICIONAMENTO DE SINAIS 1
Figura 4.5: Esquematico do Condicionamento de Sinais do DVR.
Capıtulo 5
Conclusao
Neste projeto a qualidade e precisao com que cada etapa e executada e de funda-
mental importancia pois se trata de um prototipo. Portanto todas as opinioes e
conhecimentos deste tema se consolidarao com o funcionamento adequado deste e e de
fundamental importancia que nenhum erro venha a aparecer depois de ter o projeto como
terminado, mesmo que nao seja uma falha de concepcao do equipamento.
A Interface Otica ja elimina muitos problemas que poderiam ocorrer entre o DSP
e o Inversor. Mesmo assim, apos sua construcao, foi testada exaustivamente em varias
condicoes, trabalhando com o Inversor e observando os sinais no gate de cada uma das
chaves e as formas de onda sintetizadas, comparando estes resultados com os esperados,
obtendo sempre sucesso.
A Interface Serial foi dispensado o mesmo cuidado que aos demais componentes deste
projeto, apesar de nao ter tanta importancia como outras interfaces. Como comentado
no final do Capıtulo 3, ainda nao foi testada completamente.
Os circuitos de Condicionamento de Sinais tambem foram outro ponto de muita
discussao neste projeto. No final percebe-se uma certa redundancia de circuitos: tres
estagios de ganho (divisor resistivo de potencial, condicionadores de sinais 5B41 e placa
condicionadora de sinais produzida no proprio laboratorio). O mesmo se pode dizer
quanto a protecao e isolamento entre o circuito de potencia e o DSP. E sem duvida
algo a nao se repetir. O sistema de Condicionamento de Sinais produzido no laboratorio
constitui-se de tres placas. Em uma estao quatro transdutores de tensao e alguns circuitos
adicionais. Em outra os transdutores de corrente, tambem quatro. A terceira placa e a
19
CAPITULO 5. CONCLUSAO 20
que utilizamos, que reune os sinais provenientes destas duas placas de transdutores e
realiza o condicionamento dos oito sinais, para um sistema de ate quatro fios (tres fases e
um neutro). Ha ainda quatro canais de drives para fibra otica, pensando em um inversor
com operacao complementar entre as chaves de uma mesma perna. Como foi um sistema
para um projeto desenvolvido paralelamente a este nao houve tempo de optar por um
ou outro antes da necessidade de realizar os primeiros testes com o DSP e o Inversor.
Contudo, toda experiencia e valida. As diferencas de construcao, dispositivos e custos
entre as interfaces analisadas nos proporcionaram ainda mais oportunidades de contato
com o ambiente que cerca uma bancada de pesquisa e desenvolvimento.
Referencias Bibliograficas
[1] Versatile Link - The Versatile Fiber Optic Connection - Technical Data, Agilent,
1999.
[2] TMS320LF/LC240xA DSP Controllers Reference Guide - System and Peripherals,
Texas Instruments, Dezembro de 2001.
[3] eZdsp LF2407 Reference Technical, Texas Instruments, Spectrum Digital Inc., Agosto
de 2001.
[4] DS75451/2/3 Series Dual Peripheral Drivers, National Semiconductor, Fevereiro de
2000.
[5] 3.0V to 5.5V, Low-Power, up to 1Mbps, True RS- 232 Transceivers Using Four 0.1uF
External Capacitors, Maxim Integrated Products, 1999.
[6] The 5B User’s Manual, Analog Devices Inc., 1987.
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