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1

MIC78 – Conversores de Sinais Analógicos e Digitais CMOS:

Conversores Digital-Analógicos

Prof. Dr. Hamilton Klimach [email protected]

Prof. Dr. Eric Fabris [email protected]

H. Klimach Conversores AD e DA 2

Sumário

Introdução

Formas de representação física

Modos de representação

Divisão de Tensão

Divisão de Corrente

Direcionamento de Corrente

Divisão por Carga

Divisão de Tempo

2


Conversores DA – Conceito


Conversores DA – Classificação

3

Conversores DA – Formas

Formas de representação analógica e

aplicações


Conversores DA – Célula Básica

Célula Básicas de conversão DA


4

Conversores DA – Célula Básica

Exemplo: Células Básicas de conversão DA,

implementando um conversor


Conversores DA – Representação

Representação da grandeza de forma Unária

ou Binária, através da associação de células


Unária: células

de mesmo peso

Binária: células

com peso

escalonado

5

Conversores DA – Representação


Mesmo Peso Mesmo Peso

Pesos Diferentes Pesos Diferentes


Conversores DA – Subranging

Associação de mais de um

DAC (M e K bits), com

atenuação entre as escalas

DAC LSB discretiza de

forma ‘fina’ o intervalo de

1 bit definido pelo DAC

MSB (‘coarse’)

A composição resulta num

conversor com maior

resolução (M+K bits)

Frequentemente se

sacrifica resolução para

permitir o ajuste da faixa

‘fine’ sobre a ‘coarse’

6

Conversores DA – Codificação

Formas de codificação digital



Sumário

Introdução



Divisão de Tensão



Divisão por Carga

Divisão de Tempo

7

Divisão de Tensão – Conceito

Divisão de tensão resistiva: monotônico!


Divisão de Tensão – Arquitetuta

Arquitetura típica


8

Conversores DA – Tensão

Matriz

X-Y


Divisão de Tensão – Res. Equiv.

Resistência equivalente


9

Divisão de Tensão – Tsettling

Settling time:

Capacitância das chaves e do amplificador,

associada à resistência da rede define uma

constante de tempo

Essa constante de tempo define o tempo de

estabilização da rede (settling time)

Este tempo pode ser reduzido, diminuindo a

resistência da rede: uso de resistores menores

Uso de resistores shunt com segmentos da rede

ameniza esse problema



Resistores

Shunt


10


Tempo de resposta de um amplificador

‘buffer’, em função de Slew-Rate (SR) e

Largura de Banda (BW)


Divisão de Tensão – Composição

Composição de 2

segmentos (sub-ranging):

- Duas redes de N bits

formando um conversor

de 2N bits


11

Divisão de Tensão – INL


(mismatch) aleatório erro :

etc) ra, temperatua,(tolerânci osistemátic erro :

ico valor típ:0

0

Ulocal

Uglobal

U

UlocalUglobalUU

R

R

R

RRRR

INL apresenta uma parcela devido a erro

sistemático e outra devido a erro aleatório

Erro sistemático:



Erro sistemático:

a) Rede simples

b) Rede simples

c) Rede ‘dobrada’

12

Divisão de Tensão – Calibração

Rede principal com taps de tensão ajustável



Erro aleatório: simulação de 10 redes com 256 segmentos


13

Divisão de Tensão – Resistores

Implementação de resistores casados


cont

eff

SQ RL

WR 2

L

A

W

A

WL

A

R

RLRWRR


Em uma rede resistiva de ‘M’ segmentos:

Cada segmento apresenta uma incerteza σR/R

O maior INL em cada segmento ‘m’ ocorre

quando todos os resistores acima deste ponto têm

o máximo desvio num sentido, enquanto todos os

abaixo o têm no outro.

O maior DNL ocorre quando todos os segmentos

têm o máximo desvio num sentido, exceto um,

que apresenta o máximo desvio no outro.


14


Análise de variância máxima no segmento

‘m’ em uma rede de ‘M’ segmentos



O desvio máximo ocorre no centro da rede

(m=M/2) e o mínimo ocorre nos extremos (m=0 e

m=M)

Assim, é possível estimar o INL máximo da

rede por:


15


Layout de resistores de difusão, para reduzir

a resistência dos contatos.



Linearização de resistor de difusão, através

da polarização do poço


16

Divisão de Tensão – Exemplo

DAC resistivo de 10

bit para vídeo a 100

MS/s

Coarse: 16 resistores

de 250Ω de grande

área (INL)

Fine: 64 resistores de

75Ω, presos aos taps

da rede ‘coarse’



Diagrama em blocos


17


Foto: 3 DACs para R-G-B



Especificações medidas


18


Sumário

Introdução



Divisão de Tensão



Divisão por Carga

Divisão de Tempo

Divisão de Corrente – Conceito

O divisor de corrente binário e a rede R-2R


19

Divisão de Corrente – Resistivo

Implementação da rede R-2R


Divisão de Corrente – Resistivo

INL R-2R devido a descasamento, quando

são usados resistores com mesma incerteza


20

Divisão de Corrente – MOSFET

Usa MOSFETs em triodo: adequada para

baixa tensão de alimentação; menor area




Rede M-2M:

Equivalência entre

associações de transistores

Associação M-2M

A divisão de corrente ocorre mesmo

sendo os MOSFETS não-lineares

21



Rede M-2M:

Diagrama do conversor D/A de 8 bits M-2M. O valor digital, a ser

convertido em analógico, é programado no registrador de deslocamento.

Q0 Q6

Do D Q

ck

Q1

D Q

ck

Q7

D Q

ck

Di

Ck

D Q

ck

M72

M71 M74

M73 Q7

-Q7

-Q7

Q7

M62

M61 M64

M63 Q6

-Q6

-Q6

Q6

M02

M01 M04

M03 Q0

-Q0

-Q0

Q0

MB2

MB1

I0 V0 IG VG

M00

VR IR IB VB

GB



Rede M-2M: TSMC 0.35

DAC0: 380 x 220 µm DAC1: 290 x 150 µm

Microfotografia dos conversores fabricados: DAC0 (esq.) e DAC1 (dir.).

• rede M-2M, cercada pelo anel de guarda e dummies

•8 registradores, chaves de acionamento e capacitores de

desacoplamento

22



INL para 1σ:

Desvio-padrão do erro medido das 20 amostras de DAC0 (esq.) e

DAC1 (dir.), normalizado para 1 LSB. As medidas foram

realizadas sob os níveis de inversão 20 e 2000.



Amostras de DAC0 (esq.) e DAC1 (dir.) que apresentaram os erros

mínimo e máximo medidos em 20 peças, sob dois níveis de inversão

extremos, 20 (cima) e 2000 (baixo).

if=20

if=2000

DAC0 DAC1

23


Sumário

Introdução



Divisão de Tensão



Divisão por Carga

Divisão de Tempo

Current Steering – Conceito

Direcionamento de fontes de corrente


Unário: sempre

monotônico

Binário: pode ser

não-monotônico

24

Current Steering – Composição

Duas redes binárias iguais compondo MSB e

LSB de um conversor



Composição: rede unária MSB e binária LSB

No exemplo, 8 fontes unárias formam um DAC de

3 bits, que composto com os 4 bits da rede binária,

resulta 7 bits


25


DAC 10 bits: MSB: 6 unários + LSB: 4 binários


Current Steering – Layout

Distribuição das células unárias, para redução de

descasamento global (centróide-comum)


26


Current Steering – Layout

Divisão de cada fonte de corrente unitária (a)

em 4 fontes (b) ou 16 fontes (c) intercaladas, de

forma a melhorar o casamento entre elas

64 fontes 256 fontes 1024 fontes


Current Steering – Célula

Célula unária DAC básica: pode ter saída

unipolar (abaixo) ou bipolar

27


Current Steering – Arquitetura

- 14 bit current

steering DAC:

8 MSB unary +

6 LSB binary


Current Steering – Foto

14 bit current steering DAC: 8 unary + 6 binary

28

Current Steering – Foto

16 bit current-

steering DAC,

180nm CMOS

process

(J. Briaire)


Current Steering – Controle

Sinais de controle fora de fase: transistores Mk1 e

Mk2 cortados: M4 e M2 entram em triodo!!!


29


Sinais de controle fora de fase: ambos

transistores (Mk1 e Mk2) cortados



Implementação do controle: os caminhos que

‘cortam’ são mais atrasados que os que

‘ligam’ as chaves: overlap é desejado!


30


Current Steering – Mismatch

O modelo de Pelgrom apresenta os efeitos das variabilidades LOCAIS e GLOBAIS do processo, sobre os transistores MOS, através de parâmetros relacionados à tensão de limiar (VT) e ao fator de ganho (β=μCox):

Obs: em inversão forte, uma aproximação para ID é

Saturação:

Triodo:

DSDS

TGSD

DSTGSD

VV

VVL

WI

VVVL

WI

2

12

2



AVT e Aβ relacionam os efeitos locais à área ativa dos transistores (WL)

SVT e Sβ relaciona os efeitos globais à distância média entre os transistores (D)

222

2 DSWL

AVT

VTVT

22

2

2 DSWL

A

Compensados com

um bom layout

31





A incerteza na corrente ID pode então ser estimada por:

SI:

SI e WI:

2

2

2

2

2

2 4

TGS

T

D

D

VV

V

I

I

2

22

2

2

2

T

D

m

D

D VI

g

I

I

2

22

22 1

Dm

TGSIg

VV

32



Relação entre gm/ID e o nível de inversão



Exemplo:

33



Exemplo:


Current Steering – Monte Carlo

Em uma simulação Monte Carlo, em cada transistor são

acrescidas as fontes abaixo, cujos valores são determinados

aleatoriamente, conforme os fatores de descasamento do

processo (AVT e Aβ), a geometria do transistor (WL) e sua

polarização (ID).

ii

DIVV

V

V

IdsMMchV

I

WL

A

WL

A

DTGS

T

T

34



O ponto de operação de todos os transistores é calculado (valor médio), e os resultados são armazenados.

O valor das fontes de descasamento de cada transistor é definido, pontos de operação recalculados e resultados armazenados.

O processo anterior é repetido muitas vezes, de forma a se ter uma boa certeza estatística.

Os resultados armazenados formam um histograma e se calcula a média e desvio-padrão de cada variável.



Simulação Monte Carlo da tensão de off-set de um

amplificador operacional Miller CMOS. O histograma

apresenta a distribuição desta tensão sobre 1000 amostras, em

intervalos de 0,5 mV. O desvio-padrão calculado é 2,1 mV. A

curva tracejada é a sua aproximação Gaussiana.

35


Current Steering – Linearidade

Limites da técnica:



Perdas médias na fabricação: DAC 12 bits

36



DAC 12 bits: área do transistor LSB para garantir matching local de 3σ, conforme topologia escolhida (processo hipotético)

Current Steering – Calibração

Princípio: uma fonte de referência é colocada em série com um elemento

do DAC

A variável que controla o valor deste elemento é memorizada para o

valor de referência e usada posteriormente, quando o elemento for

acionado


37


Calibração global de um DAC através de um CalDAC: a

resolução do CalDAC determina o número de pontos de

calibração



Calibração dinâmica (cíclica) de corrente:

O array de N fontes é implementado com N+1

A cada ciclo, uma das fontes é calibrada

A calibração é memorizada em CGS


38


Problemas na calibração dinâmica:

Injeção de carga ao final da calibração

Descarga do valor armazenado



Implementação prática


39

Current Steering – DEM

Dynamic Element Matching (DEM):

Current Averaging

O divisor de corrente apresenta descasamento: correntes I1 e I2 não

são iguais, apresentando um erro ΔI: I1 = I+ΔI; I2 = I-ΔI

O chaveamento intercalado das correntes faz com que as correntes

resultantes I3 e I4 tenham valor médio ‘I’.



Data-Weighted Averaging (DWA): o acionamento das

células obedece uma ordem cíclica, sempre iniciando pela

próxima para um novo dado; modula o erro sistemático em

uma frequência que pode ser filtrada depois


2/8 FS

3/8 FS 4/8 FS

40


Data-Weighted Averaging (DWA): o acionamento das

células obedece uma ordem cíclica, sempre iniciando pela

próxima para um novo dado; modula o erro sistemático em

uma frequência que pode ser filtrada depois



As técnicas de dynamic element matching podem ser

utilizadas em qualquer tipo de célula de conversão (resistiva,

MOSFETs ou capacitores)

Conceitualmente, o erro entre células, que causaria INL em

um conversor, é movido sobre a faixa 0-FS a cada nova

conversão

Este processo representa uma modulação do erro em

frequência, quando a movimentação é cíclica

Caso seja usada uma movimentação (pseudo) aleatória, o

erro é transformado em ruído, e sua potência é distribuída

no espectro

Nos dois casos, o erro pode ser eliminado por filtro


41


Aumento da faixa dinâmica por uso de DEM


Descasamento

entre as fontes de

corrente

Current Steering – Velocidade

Aumento de taxa de amostragem por DAC interleaving


42


Sumário

Introdução



Divisão de Tensão



Divisão por Carga

Divisão de Tempo

Divisão por Carga – Princípio


RefOut VCC

CV

21

1

1202

)2(

n

RefnOut

Ref

U

n

U

UOut

kVk

V

VCkkC

kCV

43

Divisão por Carga – Princípio

Formação do divisor pela associação de capacitores

escalonados binariamente


Divisão por Carga – Implementação

Implementação típica:

Capacitores são descarregados (ΦR)

Chaves ligam os capacitores a Vref conforme código binário

Vout resulta da divisão escalonada de Vref através dos capacitores


44

Divisão por Carga – Implementação

Um atenuador entre dois segmentos do DAC permite a

implementação de ‘N’ bits usando dois DACs de ‘N/2’ bits

(subranging)


Divisão por Carga – Capacitores

Implementação de Capacitores

Capacitor MiM Capacitor MMCC ou MoM

(Metal-insulator-Metal) (Metal-Metal-Comb Capacitor)


45

Divisão por Carga – Auto-zero

Cancelamento de Vos na fase de zeramento ФR

(descarga)


Divisão por Carga – Híbrido

Uso de MSB resistivo e LSB capacitivo de forma a

obter um DAC combinando 2 técnicas


46


Divisão por Carga – Algorítmico

Algorithmic Serial DAC: Iterative

pipeline approach

Exemplo: Data = 11001


Conversor algorítmico por redistribuição de carga

1) C2 é descarregado; C1 recebe LSB (S10 ou S11)

Carga de C1 é dividida com C2 (média)

2) LSB+1 aciona chaves S10 ou S11, carregando C1

Carga de C1 é dividida com C2...

3) LSB+2 aciona chaves S10 ou S11, carregando C1

Carga de C1 é dividida com C2...


47


Exemplo: valor ‘1011’ (11/16)

1. VC1=Vref (‘1’, S11) VC2=0V (Sreset)

(S2) VC1=Vref/2 VC2=Vref/2

2. VC1=Vref (‘1’, S11) VC2=Vref/2

(S2) VC1=3Vref/4 VC2=3Vref/4

3. VC1=0V (‘0’, S10) VC2=3Vref/4


4. VC1=Vref (‘1’, S11) VC2=3Vref/8



Trabalho 4 – DAC cap

Switching Schemes for Reducing Capacitor Mismatch Sensitivity of Quasi-

Passive Cyclic DAC ; Poki Chen ; Ting-Chun Liu; Circuits and Systems II:

Express Briefs, IEEE Transactions on ; Volume: 56 , Issue: 1 ; Publication Year:

2009 , Page(s): 26 – 30

Simulação no Virtuoso usando:

Chaves ideais

Opamp em Verilog-A


48


Sumário

Introdução



Divisão de Tensão



Divisão por Carga

Divisão de Tempo

Divisão por Tempo

A magnitude do valor digital é convertida no valor

médio resultante da relação de ciclo de trabalho de

um oscilador retangular


Baixo valor médio Alto valor médio

49

Divisão por Tempo – PWM/PDM

PWM: ciclos com duração constante, onde o valor

digital é codificado na proporção entre o valor do

semi-ciclo alto e o do ciclo total

PDM: semi-ciclos de igual duração são habilitados

em uma janela temporal, em quantidade

proporcional ao valor digital

O valor médio é obtido por filtragem


Divisão por Tempo – Comparação

Resultado espectral

de um DAC 8 bits:

a) PWM

b) PCM = PDM

c) FONS: first-order

noise shapping


50

Divisão por Tempo – Distorção

Distorção devido à diferença entre os atrasos de

subida e descida no PWM


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