MRCIO BENDER MACHADO

UM MONITOR DO ESTADO DE CARGA DA

BATERIA DE DISPOSITIVOS ELETRNICOS

IMPLANTVEIS

FLORIANPOLIS

2006

UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

UM MONITOR DO ESTADO DE CARGA DA

BATERIA DE DISPOSITIVOS ELETRNICOS

IMPLANTVEIS

Dissertao submetida

Universidade Federal de Santa Catarina

como parte dos requisitos para a

obteno do grau de Mestre em Engenharia Eltrica

MRCIO BENDER MACHADO

Florianpolis, Dezembro de 2006.

UM MONITOR DO ESTADO DE CARGA DA BATERIA DE

DISPOSITIVOS ELETRNICOS IMPLANTVEIS

Mrcio Bender Machado

Esta Dissertao foi julgada adequada para a obteno do Ttulo de Mestre em Engenharia

Eltrica, rea de Concentrao em Circuitos e Sistemas Integrados , e aprovada em sua

forma final pelo Programa de Ps-Graduao em Engenharia Eltrica da Universidade

Federal de Santa Catarina.

_____________________________________ Mrcio Cherem Schneider, D.Sc.

Orientador

_____________________________________ Nelson Sadowski, Dr.

Coordenador do Programa de Ps-Graduao em Engenharia Eltrica

Banca Examinadora

_____________________________________ Mrcio Cherem Schneider, D.Sc.

Presidente

_____________________________________ Carlos Galup-Montoro, Dr.

_____________________________________ Raimes Moraes, Ph.D.

_____________________________________ Lus Clber Carneiro Marques, Dr.

ii

Aos meus pais Celina e Paulo

aos meus irmos Marcelo e Lilia e a minha companheira Rose

iii

Agradecimentos

Na concluso deste trabalho agradeo ao meu orientador Mrcio Cherem Schneider

pela confiana, orientao e seriedade desde o incio do meu trabalho.

Ao Alfredo Arnaud pelas principais idias que motivaram e tornaram viveis esse

trabalho.

Aos companheiros e amigos Alessandro, Gustavo e Guilherme pelos momentos de

concentrao, ajuda mtua e intusiasmo durante o perodo que convivemos juntos.

Ao amigo Clber pelo constante incentivo, desde a vinda para Florianpolis at a

concluso deste trabalho.

Aos amigos Spiller e Maurcio, pelo companheirismo nos momentos de trabalho e

pela permanente disposio para troca de idias e ajudas nos momentos importantes.

Aos colegas e amigos do Laboratrio de Circuitos Integrados, Hamilton, Pablo,

Osmar, Radin, Charles, pela parceria e auxlio constante.

Aos membros da banca examinadora, pela disposio na avaliao do trabalho

gerado.

Agradeo profundamente aos meus pais, pela motivao constante, apoio irrestrito e

por me permitir e me manter nesse caminho. Ao meu Irmo Marcelo, pelo sempre apoio

durante toda a minha vida e pelo grande companheirismo nos momentos dedicados e

desbravadores desta estada em Florianpolis.

E por fim, gostaria de expressar a minha gratido a minha companheira Rose, pela

imensurvel compreenso, apoio e carinho no desfecho desta etapa.

iv

Resumo da Dissertao apresentada UFSC como parte dos requisitos necessrios

para a obteno do grau de Mestre em Engenharia Eltrica.

UM MONITOR DO ESTADO DE CARGA DA BATERIA DE

DISPOSITIVOS ELETRNICOS IMPLANTVEIS

Mrcio Bender Machado Dezembro/2006

Orientador: Mrcio Cherem Schneider, D.Sc. rea de Concentrao: Circuitos e Sistemas Integrados. Palavras-chave: Circuitos Analgicos, Monitores de Bateria, Dispositivos Implantveis. Nmero de Pginas: 68 O presente trabalho prope um sistema de baixssimo consumo, capaz de monitorar

a carga remanescente de baterias utilizadas em dispositivos eletrnicos implantveis

atravs da medida da tenso e da impedncia das mesmas. O sistema composto por um

circuito sample and hold seguido por um filtro ativo Gm-C. Tal filtro composto por

amplificadores OTA conciliando tcnicas de associao srie e paralelo de transistores.

Alm destes, o sistema possui deslocadores de nvel que condicionam a excurso do sinal

para uma faixa de converso do conversor A/D de 0 V a 1,25 V. Cada bloco foi

desenvolvido conciliando tcnicas analgicas s equaes do modelo ACM do MOSFET,

possibilitando assim, atravs de equaes simples, estabelecer um bom compromisso entre

rea e consumo adequados ao projeto. A funcionalidade do sistema bem como de cada

bloco foi testada sob forma de simulao e comprovada atravs de prottipos

implementados nas tecnologias TSMC 0.35 m e AMS 0.35 m.

v

Abstract of Dissertation presented to UFSC as a partial fulfillment of the requirements for

the degree of Master in Electrical Engineering.

A BATTERY CHARGE MONITOR FOR ELETRONIC

IMPLANTABLE MEDICAL DEVICES

Mrcio Bender Machado December/2006

Advisor: Mrcio Cherem Schneider, D.Sc. Area of Concentration: Integrated Circuits and Systems Keywords: Analog Circuits, Battery Monitor, Implantable Devices. Number of Pages: 68

This work proposes a system, of very low power consumption, able to monitor the

remaining charge of the batteries used in implantable electronic devices through voltage

and impedance analysis. The system contains a sample-and-hold circuit and a Gm-C active

filter. This filter is composed by OTA amplifiers using series and parallel association of

transistors. Besides, the system contains level-shift circuits that condition the signal for the

range of the A/D converter (0 V to 1.25 V). Each block was developed using analog

techniques and the ACM MOSFET model, which allows for a good trade-off between area

end power consumption. The system functionality was verified through simulation and

through prototypes implemented on the TSMC 0.35 m and AMS 0.35 m technologies.

vi

Sumrio

Sumrio...............................................................................................................................vii

Lista de Figuras .................................................................................................................. ix

Lista de Tabelas .................................................................................................................. xi

Lista de Abreviaes..........................................................................................................xii

Lista de Smbolos ..............................................................................................................xiii

1 Introduo..................................................................................................................... 1

1.1 Topologia do Medidor da Carga da Bateria .......................................................... 3

2 Clulas Bsicas.............................................................................................................. 6

2.1 A Bateria................................................................................................................ 6

2.1.1 Funcionamento bsico .................................................................................................. 6 2.1.2 A bateria de Ltio/Iodo Li/I2 ...................................................................................... 8

2.2 O Transistor MOS ................................................................................................. 9

2.2.1 O funcionamento do transistor MOS.......................................................................... 10 2.2.2 O modelo matemtico do transistor MOS canal longo............................................... 11

2.3 As Chaves Analgicas ......................................................................................... 15

2.3.1 Chaves do circuito sample and hold........................................................................... 17

2.4 O Controle de Corrente........................................................................................ 19

2.5 O Capacitor de Filtro ........................................................................................... 22

2.6 O Amplificador Diferencial................................................................................. 24

2.7 O Deslocador de Nvel ........................................................................................ 27

2.7.1 O deslocador de tenso do circuito monitor de tenso da bateria............................... 27 2.7.2 O deslocador de tenso do circuito monitor de impedncia da bateria ...................... 30

3 Projeto do Amplificador ............................................................................................ 34

3.1 Projeto do Filtro Ativo OTA-C ........................................................................... 35

3.1.1 Clculo do filtro OTA-C ............................................................................................ 36

vii

3.2 Projeto dos OTAs ............................................................................................... 37

3.2.1 Clculo de Gm1.......................................................................................................... 37 3.2.2 Clculo de Gm2.......................................................................................................... 39

3.3 Resultados............................................................................................................ 41

3.3.1 Simulao dos OTAs................................................................................................. 41 3.3.2 Simulao e medidas do amplificador diferencial...................................................... 42

3.4 Clculo de Rudo do Amplificador...................................................................... 45

3.4.1 Clculo de rudo do OTA 1 ........................................................................................ 45 3.4.2 Clculo de rudo do OTA 2 ........................................................................................ 46 3.4.3 Clculo de rudo do amplificador diferencial ............................................................. 46

3.5 Clculo da Tenso de Offset do Amplificador Diferencial.................................. 47

4 Circuito Monitor da Carga da Bateria..................................................................... 49

4.1 Funcionamento do Sistema.................................................................................. 49

4.2 Sinais de Controle das Chaves............................................................................. 51

4.2.1 Sinais Sw0 e Sw1 ....................................................................................................... 51 4.2.2 Sinal Sw2.................................................................................................................... 52 4.2.3 Diagrama de tempos ................................................................................................... 53

4.3 Simulao Geral do Sistema................................................................................ 54

5 Implementao, Resultados e Concluses................................................................ 57

5.1 Leiaute ................................................................................................................. 57

5.2 Resultados Experimentais.................................................................................... 60

5.3 Concluses e Trabalhos Futuros.......................................................................... 62

Referencias Bibliogrficas ................................................................................................ 65

viii

Lista de Figuras

Figura 1.1 Sistema de monitoramento que integra toda carga consumida da bateria. ....... 2

Figura 1.2 Curva de variao da tenso e resistncia interna em funo da descarga da

bateria, descarregando a uma corrente de 100 A [4]........................................................... 3

Figura 1.3 Diagrama de monitoramento da carga da bateria.............................................. 4

Figura 2.1 Operao de descarga de uma clula de bateria [31]. ....................................... 7

Figura 2.2 Estrutura Interna de uma bateria Li/I2 [5]. ........................................................ 8

Figura 2.3 Estrutura de um transistor NMOS com substrato P. ....................................... 10

Figura 2.4 Condutncia da chave (a) PMOS e (b) NMOS em funo da tenso de modo

comum. ................................................................................................................................ 16

Figura 2.5 Circuito de controle de corrente. ..................................................................... 20

Figura 2.6 Curvas da capacitncia de gate NMOS simulada e experimental, obtidas a

partir do processo TSMC 0.35 m. ..................................................................................... 23 Figura 2.7 Polarizao do capacitor de gate NMOS. ....................................................... 24

Figura 2.8 Circuito amplificador de instrumentao a resistor. ....................................... 25

Figura 2.9 Curva de transferncia extrada do circuito amplificador de instrumentao a

resistor. ................................................................................................................................ 26

Figura 2.10 (a) Topologia de um transcondutor simtrico bsico a MOSFET (b) Circuito

amplificador com OTAs. ..................................................................................................... 27

Figura 2.11 Circuito deslocador de nvel polarizado por corrente. .................................. 28

Figura 2.12 Resultados simulado e experimental do circuito deslocador de nvel do

monitor de tenso da bateria................................................................................................ 29

Figura 2.13 Circuito deslocador de nvel, seguidor de fonte............................................ 31

Figura 2.14 Resultados simulado e experimental do circuito deslocador de nvel do

monitor de impedncia da bateria........................................................................................ 32

ix

Figura 3.1 Topologia do Filtro Ativo OTA-C. ................................................................. 35

Figura 3.2 Circuito transcondutor OTA. .......................................................................... 37

Figura 3.3 Circuito transcondutor OTA com reduo de corrente utilizando associao

srie-paralelo de transistores. .............................................................................................. 38

Figura 3.4 Topologia de teste utilizada para simular cada circuito transcondutor. .......... 41

Figura 3.5 Simulao da caracterstica DC dos OTAs Gm1 e Gm2 usando o modelo

BSIM3. ................................................................................................................................ 42

Figura 3.6 Topologia de teste utilizada para simular o amplificador diferencial. ............ 43

Figura 3.7 Simulao da caracterstica DC do amplificador diferencial do monitor de

impedncia........................................................................................................................... 43

Figura 3.8 Extrao da caracterstica DC do amplificador diferencial sob a tecnologia

TSMC 0.35 m.................................................................................................................... 44

Figura 4.1 Circuito de controle do medidor da impedncia da bateria............................. 49

Figura 4.2 Diagrama dos sinais de controle do medidor de carga da bateria em funo do

tempo. .................................................................................................................................. 53

Figura 4.3 Simulao de um ciclo da medida da impedncia da bateria, considerando

uma resistncia interna de 850 e uma tenso nominal de 2,6 V. ..................................... 55 Figura 4.4 Sada simulada do circuito monitor de impedncia para diferentes valores de

resistncia interna da bateria................................................................................................ 56

Figura 5.1 Leiaute dos transistores casados M5 e M6 do transcondutor Gm1 do circuito

amplificador......................................................................................................................... 58

Figura 5.2 Layout do circuito amplificador diferencial (OTA)........................................ 58

Figura 5.3 Layout do circuito completo de monitoramento da carga da bateria. ............. 59

Figura 5.4 Curva extrada da impedncia em funo da resistncia interna da bateria.... 60

Figura 5.5 Medidas extradas continuadamente, em funo do tempo, para uma

resistncia interna de 1 k. ................................................................................................. 61

Figura 5.6 Curvas experimentais da impedncia em funo da resistncia interna da

bateria para trs amostras distintas. ..................................................................................... 62

x

Lista de Tabelas

Tabela 2.1 Principais parmetros do transistor MOS para a tecnologia 0.35 m . .......... 15

Tabela 2.2 Dimenses dos transistores do circuito de controle de corrente..................... 20

Tabela 2.3 Dimenses dos transistores do circuito deslocador de nvel do monitor de

tenso da bateria. ................................................................................................................. 28

Tabela 2.4 Limites do circuito deslocador para os valores de VT0 tpico, mximo e

mnimo................................................................................................................................. 30

Tabela 2.5 Dimenses dos transistores do circuito deslocador de nvel do monitor de

impedncia da bateria. ......................................................................................................... 31

Tabela 2.6 Limites do circuito deslocador para os valores de VT0 tpico, mximo e

mnimo................................................................................................................................. 33

Tabela 3.1 Dimenses dos transistores de Gm1 e Gm2. .................................................. 40

Tabela 3.2 Valores projetados e simulados dos amplificadores de transcondutncia. ..... 42

xi

Lista de Abreviaes

ACM Advanced Compact MOSFET Model

AMS Austria Micro Systems

TSMC Taiwan Semiconductor Manufacturing Company

BSIM3 Modelo da University of Califrnia, Berkley para o transistor MOS

A/D Analgico para digital

MOS Metal Oxide Semiconductor

S/H Circuito de amostragem e reteno (sample and hold)

OTA Amplificador operacional de transcondutrncia (operational

transconductance amplifier)

Gm O mesmo que OTA

NMOS Transistor MOS cujos portadores so eltrons

PMOS Transistor MOS cujos portadores so lacunas

Sw Sinal de controle do circuito monitor de impedncia da bateria

DC Corrente contnua (direct current)

xii

Lista de Smbolos

Fator que indica o valor mximo de desvio da linearidade no par diferencial % Mobilidade dos portadores no canal de inverso. m2/V.s t Potencial trmico. V

Vcsh,over Variao da tenso em Csh devido capacitncia de overlap. V AVT Parmetro do modelo de descasamento referente variao de VT. mV.m

AParmetro do modelo de descasamento referente variao do fator de

corrente . %. m

Cox Capacitncia do xido de silcio por unidade de rea. F/m2

Cg Capacitncia de porta do transistor. F

Cgb Capacitncia entre porta e substrato do transistor. F

Cgd Capacitncia entre porta e dreno do transistor. F

Cgs Capacitncia entre porta e fonte do transistor. F

Covd Capacitncia de overlap do transistor. F

Cox Capacitncia do xido de silcio. F

f0 Freqncia de corte do filtro de 1 ordem. Hz

fc Freqncia de corner do rudo. Hz

gdsn(p) Condutncias do transistor NMOS (PMOS). A/V

gm Transcondutncia de porta do transistor. A/V

gmd Transcondutncia de dreno do transistor. A/V

gms Transcondutncia de fonte do transistor. A/V

IBAT Corrente que circula pela bateria em estado normal. A

if(r) Corrente de saturao direta (reversa) normalizada. -

IF(R) Corrente de saturao direta (reversa). A

Inf Corrente RMS referente ao rudo flicker do transistor MOS. A

Int Corrente RMS referente ao rudo trmico do transistor MOS. A

IS Corrente de normalizao. A

xiii

ISQ Corrente de normalizao de folha. A

kBB Constante de Boltzmann. J/K

KF Parmetro SICE de rudo flicker. -

L Comprimento do canal do transistor. M

n Fator de inclinao. -

N Nmero de transistores em srie e em paralelo. -

NotParmetro que indica o nmero de armadilhas (traps) por unidade de rea

na interface entre o xido e o semicondutor. m-2

qIS(D) Carga da fonte (dreno) normalizada em relao a -nCoxt. - QIS Carga da fonte do transistor. C

RBAT Resistncia interna da bateria.

Ron Resistncia da chave.

Sinf Densidade espectral de potncia do rudo flicker. V2/Hz

Sint Densidade espectral de potncia do rudo trmico. V2/Hz

T Temperatura absoluta. K

Vcm Tenso de modo comum. V

VDD Tenso de alimentao do circuito. V

VDS,SAT Tenso de saturao entre dreno e fonte do transistor. V

VFB Tenso de flat-band do transistor. V

VLIM Limite de tenso na entrada do OTA, para operao linear. V

VnAmp Tenso RMS de rudo total na entrada do amplificador diferencial. V

VnOta Tenso RMS de rudo total do OTA. V

Vnsh Tenso RMS de rudo trmico na entrada do sample and hold. V

VnTotal_f Tenso RMS de rudo flicker total na entrada do OTA. V

VnTotal_t Tenso RMS de rudo trmico total na entrada do OTA. V

VP Tenso de pinch-off. V

VT0 Tenso de limiar no equilbrio do transistor MOS. V

W Largura do canal do transistor. m

Vcsh,inj Variao de tenso mxima em Csh devido injeo de carga. V

Vin Desvio padro da tenso de offset referida entrada do OTA. V

xiv

1

1 Introduo

Com o avano da eletrnica, diversas aplicaes que antes no eram possveis de serem

executadas tornaram-se viveis, colaborando para o aumento da qualidade de vida

especialmente das pessoas portadoras de deficincias fisiolgicas. Nesse contexto,

dispositivos biomdicos tm sido desenvolvidos e aprimorados graas aos recentes avanos

da cincia e, em especial da microeletrnica. Estimuladores cardacos, prteses auditivas e

neuro estimuladores configuram-se como exemplos de como os avanos tecnolgicos tm

transformado a realidade da perspectiva humana.

Analisando os dispositivos implantveis, diversas funes tm sido incorporadas s

essenciais oriundas de outras dcadas. Sistemas de deteco da atividade de rgos,

monitoramento e controle externo atravs de telemetria, processamento interno

microprocessado, so exemplos de funes agora possveis graas aos recentes avanos na

dimenso e no consumo de microcircuitos.

Essas melhorias dependem do pleno funcionamento de um nico elemento, a bateria.

Dessa forma, dispositivos implantveis requerem algum tipo de circuito de medida para

monitorar a carga extinguida da bateria e estimar a carga remanescente. Esta informao

caracteriza-se como crtica aos profissionais da sade, que devem recomendar a substituio

do dispositivo, ou adiar um delicado procedimento cirrgico [1]. Assim, o circuito que

monitora o estado de carga durante a vida til da bateria de fundamental importncia,

requerendo, como premissa bsica, a confiabilidade e a segurana, alm do menor consumo

de energia possvel.

A partir dessa motivao, o presente trabalho visa construir um circuito seguro que

monitore o estado de carga da bateria de dispositivos implantveis, atravs de amostras em

tempos definidos durante o perodo de utilizao do dispositivo, porm no permanecendo

ligado entre os intervalos. Vrios tipos de monitores so encontrados na literatura. Em [1],

sugerido um sistema de monitorao, no qual integrada a corrente que consumida da

2

bateria, atravs de um resistor em srie com a bateria e de um circuito digital, conforme

mostra a Figura 1.1. A anlise de dois tipos de grandezas para o monitoramento do estado de

carga da bateria tambm sugerida na literatura. Em [2] a impedncia e a carga da bateria

so analisadas, j em [3] o estado de carga estimado atravs da tenso e energia

consumida. Os sistemas descritos apresentam como principal desvantagem o fato de

permanecerem ligados durante todo o perodo de vida do dispositivo, representando um

consumo constante de energia durante toda a vida til da bateria. Dessa forma, por

apresentar um consumo mdio extremamente reduzido, o sistema aqui proposto se destaca

perante os demais, apresentando-se como uma excelente proposta no monitoramento de

carga da bateria de dispositivos implantveis.

Figura 1.1 Sistema de monitoramento que integra toda carga consumida da bateria.

A descrio resumida do sistema apresentada na Seo 1.1. A partir desta

apresentao, o circuito explicado de forma modular, constando no Captulo 2 os blocos

bsicos inerentes ao projeto, bem como cada elemento construdo. O Captulo 3 descreve o

projeto e o funcionamento do circuito amplificador utilizado pelo monitor, bem como os

seus respectivos testes e anlises. O funcionamento detalhado da topologia completa,

juntamente com os sinais de controle e os testes gerais do sistema so mostrados atravs do

Captulo 4. Por fim, atravs do Captulo 5, so ento mostradas as mscaras dos circuitos

implementados em silcio, bem como os resultados gerais extrados a partir dos prottipos

construdos.

3

1.1 Topologia do Medidor da Carga da Bateria

A bateria utilizada em dispositivos implantveis, como em marcapassos, um

elemento essencial para o adequado funcionamento do dispositivo. Dessa forma, ela

construda sob rgidos padres de qualidade e segurana assegurados por diversos rgos

normalizadores em todo o mundo. Em funo disso, ela apresenta caractersticas eltricas

como tenso e resistncia interna (referenciada tambm como impedncia) bem definidas

com variaes bem caracterizadas, dependentes do estado da carga da mesma. A curva que

mostra as duas grandezas (tenso e resistncia) em funo da quantidade de carga

consumida mostrada atravs da Figura 1.2 [4].

Figura 1.2 Curva de variao da tenso e resistncia interna em funo da descarga da bateria,

descarregando a uma corrente de 100 A [4].

Neste trabalho, o sistema de monitoramento de carga da bateria proposto baseado na

caracterstica de tenso e resistncia da mesma. Trata-se de um sistema sugerido por [29],

que monitora constantemente, atravs de amostras em instantes determinados (sendo

proposto uma amostra por dia), a resistncia interna e a tenso da clula e dessa forma

(atravs da anlise das duas grandezas), tem indicao da carga armazenada desde o

momento inicial at o instante de sua substituio.

4

O sistema composto por duas etapas, a analgica, responsvel pela medida efetiva, ou

seja, pela aquisio dos sinais relativos medida da resistncia interna e da tenso da bateria

e a etapa digital, cuja funo o controle da etapa analgica e o armazenamento e

interpretao dos resultados. Neste trabalho, o objeto de estudo ser somente ligado aos

circuitos que compem a etapa analgica do sistema.

O circuito utilizado para tal mostrado na Figura 1.3. Durante a maior parte do tempo,

ele permanece inativo atravs do desligamento do sistema de polarizao de corrente dos

blocos (chave On/Off), permanecendo ativo somente durante o perodo de medida. Como o

sistema possui apenas um conversor A/D (analgico/digital), utiliza-se um multiplexador

para permitir a converso ora da medida da resistncia interna, ora da tenso da bateria.

Em paralelo com a alimentao do sistema h um capacitor de segurana (Cs) de 33

F. Este capacitor, de carter obrigatrio, necessrio para evitar que sinais esprios

possam interferir no sistema de alimentao do dispositivo, vindo a comprometer o

funcionamento dos circuitos eletrnicos do mesmo.

Figura 1.3 Diagrama de monitoramento da carga da bateria.

O sistema de medida da impedncia utiliza as chaves S1, S2 e S3. Inicialmente, o valor

de tenso da bateria armazenado em Csh1. Posteriormente, a tenso da bateria, aps o

acionamento de uma fonte de corrente de 5 A (Iforce), armazenada atravs de Csh2. Dessa

forma, o valor da resistncia interna obtido atravs da medida da queda de tenso em

funo da variao de corrente imposta bateria. Para registrar essa variao de tenso,

5

utilizado um amplificador diferencial, que amplifica o sinal para que ele atinja uma

determinada faixa de variao de modo a poder ser interpretado pelo microcontrolador aps

a etapa de converso A/D. utilizado ainda um circuito deslocador de nvel, que

compatibiliza a tenso de sada do amplificador com a faixa de converso do A/D (0 V a

1,25 V). No microcontrolador, aps a converso, os resultados so armazenados e

analisados.

A medida da tenso da bateria utiliza um circuito deslocador de nvel que condiciona a

tenso da bateria para ser monitorada pelo sistema trabalhando na faixa do conversor A/D

(1,2 V a 0,4 V), mantendo a mesma faixa de variao durante a vida til da bateria (2,8 V a

2 V).

6

2 Clulas Bsicas

Este captulo descreve os principais circuitos e dispositivos que compem o monitor do

estado de carga da bateria.

2.1 A Bateria

Em se tratando de dispositivos implantveis, a bateria um elemento de vital

importncia [1], [3]. Como nica fonte de energia do dispositivo, ela tem a funo de

alimentar todos os circuitos que compem o sistema. Sendo assim, imprescindvel a sua

confiabilidade e segurana. Alm disso, aspectos como densidade de energia, tempo de vida

e dimenso tambm tornam-se pertinentes quanto determinao e escolha da bateria. O

funcionamento bsico, bem como as caractersticas do principal tipo de bateria utilizada em

dispositivos cardacos implantveis, Li/I2, so mostrados a seguir.

2.1.1 Funcionamento bsico

A bateria um dispositivo que transforma energia qumica contida em seus materiais

ativos diretamente em energia eltrica em funo de uma reao eletro-qumica de oxidao

e reduo. composta por trs elementos bsicos: o Anodo, onde ocorre a reao de

oxidao, provendo assim eltrons ao circuito externo; o Catodo, onde atravs de uma

reao de reduo, aceita eltrons do circuito externo e o eletrlito, que prov o meio fsico

para a transferncia de carga inica, dentro da clula, entre o anodo e o catodo. A operao

7

de uma clula bsica durante um fluxo de descarga de uma bateria atravs de uma carga

externa exemplificada pela da Figura 2.1 [4].

Figura 2.1 Operao de descarga de uma clula de bateria [31].

As caractersticas da bateria so dadas a partir das especificidades dos materiais

utilizados em cada elemento interno. Assim, em termos gerais, pode-se destacar que os

metais so os elementos qumicos mais utilizados como anodo em funo de suas

caracterstica de condutividade. J como eletrlito, diversos tipos de meios so utilizados

(aquosos ou slidos), levando-se em considerao a necessidade de conduzirem bem os ons,

sem conduzirem bem os eltrons, para evitar descargas internas [4].

Diversos tipos de baterias foram e so utilizados em dispositivos cardacos

implantveis. Em se tratando de marcapassos, vrios tipos j foram utilizados, como de

Nquel-Cdmio, de Zinco-Mercrio, biolgicas e nucleares, baseadas em Plutnio [5], [6].

Porm, a partir dos anos 70, em funo de caractersticas como dimenses, condutividade e

vida til, as baterias de ltio tm sido utilizadas, sendo que nos ltimos 20 anos, as clulas de

Ltio/Iodo (Li/I2) tornaram-se padro neste tipo de aplicao [5]. Outros tipos de baterias de

Ltio tambm so utilizados em dispositivos implantveis. Em desfibriladores cardacos,

onde os nveis de corrente so elevados, e em conseqncia, valores de resistncia interna

menores so requeridos, as baterias Ltio/xido de Prata e Vandio (Li/SVO) tm sido

utilizadas. Em dispositivos neurolgicos, que requerem um maior consumo de corrente,

baterias recarregveis de ltio tambm tm sido desenvolvidas [6].

8

2.1.2 A bateria de Ltio/Iodo Li/I2

A bateria de Ltio/Iodo uma bateria de eletrlito slido. Em funo disso, apresenta

caractersticas vantajosas como alta estabilidade trmica, baixas taxas de auto-descarga, e

alta capacidade de armazenamento de energia. A principal desvantagem a sua alta

impedncia interna, mas aplicaes que requeiram baixo consumo de corrente so

extremamente favorecidas pelas qualidades deste tipo de eletrlito [4].

A nomenclatura de Ltio/Iodo deve-se ao anodo ser composto de Ltio e o catodo de

Iodo, porm enriquecido atravs de elementos inorgnicos, poly-2-vinyl pyridine (P2VP)

que, sob algumas condies de temperatura, reagem e formam uma pasta condutora de carga

inica [4].

Durante o processo de fabricao, o catodo (sob forma pastosa) inserido na bateria,

reagindo com o Ltio do anodo. A reao entre os materiais do anodo e catodo forma uma

camada que serve como isolador entre os dois elementos. Ao longo da vida da bateria, o

Ltio e Iodo reagem produzindo ao seu redor o LiI. O LiI passa ento a atuar como eletrlito

da clula prevenindo eficazmente curtos circuitos internos, tornando a bateria altamente

satisfatria quanto confiabilidade [4], [5], o que imprescindvel aplicao. A estrutura

interna da bateria de Ltio/Iodo pode ser vista atravs da Figura 2.2.

Figura 2.2 Estrutura Interna de uma bateria Li/I2 [5].

A curva de tenso de circuito aberto em funo da quantidade de carga da bateria no

linear. A resistncia interna cresce exponencialmente com o estado de descarga. Esta

9

dependncia exponencial dada desde o incio de vida, incluindo a regio de descarga, onde

ocorre o consumo dos elementos responsveis pelas reaes, Ltio e Iodo, formando o LiI.

medida que a bateria vai se descarregando, a parcela de Iodo presente na clula vai sendo

extinguida. Quando o Iodo totalmente consumido, a resistncia do catodo cresce

rapidamente e, ento, passa a dominar o valor da resistncia da bateria.

O valor inicial da tenso da bateria da ordem de 2,8 V, decrescendo at o limiar fsico

de 2 V, onde os elementos produtores das reaes de oxidao e reduo so praticamente

consumidos por completo. Em funo do carter de segurana que os dispositivos

implantveis exigem, sugerido o valor de tenso de 2,5 V como o limite de utilizao da

bateria, representando este valor o limiar de substituio do dispositivo. A resistncia

interna, que inicialmente da ordem de 100 , ao trmino da carga da bateria, apresenta o

valor de aproximadamente 10 k. Considerando-se que a bateria de Ltio/Iodo apresenta

uma carga total mdia de 1000 mAh, um consumo mdio de 10 A implicaria em uma vida

de aproximadamente 10 anos.

2.2 O Transistor MOS

O Transistor MOS (Metal-Oxide-Semiconductor) a clula bsica da maioria dos

circuitos integrados modernos, tanto analgicos, quanto digitais. Em se tratando do projeto

de circuitos analgicos, onde a necessidade de se obter circuitos mais rpidos, de baixa

tenso e reduzido consumo cada vez mais importante [7], um modelo preciso, compacto

para clculos mo, vlido em todos os regimes de operao fundamental.

Assim, o desenvolvimento dos circuitos descritos nesse trabalho foi baseado no modelo

ACM (Advanced Compact MOSFET) [7], [8], [9], [28] que descreve as caractersticas

estticas e dinmicas do transistor MOS atravs de expresses nicas e contnuas desde a

inverso fraca at a inverso forte.

10

2.2.1 O funcionamento do transistor MOS

Para anlise do funcionamento do transistor MOS, considera-se o dispositivo de quatro

terminais, canal N, conforme ilustra a Figura 2.3. O funcionamento do transistor depende

dos potenciais de porta (G-gate), fonte (S-source) e dreno (D-drain) referenciados ao

substrato (B-bulk), que atuam sobre a distribuio de cargas no canal do transistor. Quando o

potencial de porta negativo, aumenta a concentrao de portadores majoritrios no

substrato, as lacunas, no chamado regime de acumulao. J o regime de operao do

transistor denominado de inverso, ocorre quando a tenso VGB atinge valores positivos

suficientemente intensos para que a concentrao de portadores minoritrios, eltrons,

sobrepuje a das lacunas na interface xido-semicondutor. Os eltrons, atrados pelo campo

eltrico, constituem uma finssima camada dita de inverso [9].

Figura 2.3 Estrutura de um transistor NMOS com substrato P.

Caso se aplique uma diferena de potencial entre as extremidades do canal, (dreno e

fonte), haver a circulao de uma corrente eltrica atravs dessa fina camada. A intensidade

dessa corrente depende dos potenciais aplicados a todos os terminais do dispositivo.

Admitindo-se o modo de funcionamento direto, onde a tenso VDB superior a VSB,

aumentando-se VDB, ocorre um aumento na corrente de dreno e as vizinhanas do dreno vo

sendo depletadas de eltrons, at que a corrente fica praticamente insensvel a posteriores

11

aumentos de VDB. Quando essa condio atingida, diz-se que o dispositivo se encontra em

saturao direta. Enquanto a saturao no atingida, diz-se que o dispositivo est operando

na regio triodo [9].

2.2.2 O modelo matemtico do transistor MOS canal longo

O equacionamento matemtico do transistor MOS destacado aqui apenas um resumo

das equaes usadas no projeto dos circuitos desenvolvidos. A verso com a fundamentao

completa do modelo matemtico do transistor MOS bem descrita em [7], [8], [9], [28].

Segundo o modelo ACM, a corrente de dreno composta de duas parcelas, a corrente

de saturao direta IF (forward) e a componente de saturao reversa IR (reverse).

D F RI I I= (2.1)

sendo IF e IR definidas como:

( ) ( ).F R S fI I i r= (2.2)

onde if(r) a corrente de saturao direta (reversa) normalizada. A corrente de saturao

direta normalizada if, conhecida tambm como nvel de inverso, uma varivel

fundamental no modelo ACM. IS a corrente de normalizao, definida por:

2t

S OXWI nC

2 L = (2.3)

onde a mobilidade dos eltrons (ou das lacunas para o transistor PMOS), n o fator de inclinao, ligeiramente dependente de VG, Cox a capacitncia do xido de silcio por

unidade de rea, t o potencial trmico e W/L a razo de aspecto, onde W a largura e L o comprimento do canal do transistor. A corrente de normalizao de folha [7], 2t

SQ OXI nC 2 =

o fator caracterstico da tecnologia, independente da geometria do dispositivo e

ligeiramente dependente de VG atravs de e de n.

12

A expresso que relaciona os nveis de tenso referenciados ao substrato com o nvel

de inverso com o qual o dispositivo est operando dada atravs da Eq. (2.4).

( )( ) ( ) ( )lnP S D t f r f rV V 1 i 2 1 i 1 = + + + (2.4) onde VP a tenso de pinch-off , cujo valor aproximado :

G TP

V VVn

0 (2.5)

sendo VT0 a tenso de limiar no equilbrio do transistor MOS.

A expresso que relaciona a corrente de dreno com os potenciais de dreno e fonte,

estando o canal fortemente invertido (if (r) >>1) dada por:

2 2

P S P DD S

t t

V V V VI I

(2.6)

Uma aproximao prtica para clculos mo, que relaciona a tenso fonte-dreno na

qual o transistor se encontra em saturao ao nvel de inverso do dispositivo :

( ),DS SAT t fV 1 i 3 + + (2.7)

Uma vez definidos os parmetros estticos, necessrio determinar os valores dos

parmetros dinmicos do dispositivo. Parmetros especialmente importantes so as

transcondutncias do transistor. A relao entre as transcondutncias do transistor, gm=gmg

(de porta), gms (de fonte) e gmd (de dreno), dada por:

ms mdm

g ggn= (2.8)

13

Atravs das equaes do modelo ACM pode-se descrever as transcondutncias de

fonte e dreno, para o caso do transistor canal longo, em funo de uma expresso

compacta e vlida em todos os nveis de inverso.

( )( ) ( )Sms d f rt

2Ig 1 i 1= + (2.9)

Para o transistor operando na regio de saturao, pode-se aproximar a

transcondutncia de porta msmgg n= . Dessa forma, para a regio de saturao, pode-se

reescrever a Eq. (2.9) como:

( )Dm t f2I 1gn 1 i 1= + + (2.10)

Os modelos de rudo do transistor MOS tambm so descritos atravs do modelo

ACM. Para baixas freqncias, os principais tipos de rudo que influenciam no

comportamento do transistor MOS so o rudo trmico, de densidade espectral constante e o

rudo flicker ou 1/f que, devido s armadilhas no semicondutor aos portadores de corrente

em nveis contnuos, inversamente proporcional freqncia de operao do transistor

[7], [13], [16], [28].

A densidade espectral de potncia (PSD) do rudo trmico em transistores MOS canal

longo dada por [7]:

2

4 Bt

k T QSinL

I= (2.11)

onde QI a carga total de eltrons no canal, kB a constante de Bolzmann (kB=1,38 x 10-23

J/K) e T a temperatura absoluta. Para o caso especfico de transistores operando em

saturao, a Eq. (2.11) pode ser escrita como [28]:

118 23 1 1

ft B m

f

iSin k Tg

i

+ += + + (2.12)

14

resultando em uma densidade espectral de potncia igual a 2 B msk Tg em inverso fraca e

igual a 83 B m

k Tg s em inverso forte [7].

A densidade espectral de potncia do rudo flicker Sinf estando o transistor

polarizado em inverso fraca, dado por [16] atravs da Eq. (2.13).

2

2

1( )*

D otf

I NSin fWLN f

= (2.13)

onde * toxN nC q= e Not um parmetro tecnolgico, que indica o nmero de armadilhas

(traps) na interface entre o xido e o semicondutor. Uma relao aproximada usando o

parmetro SPICE de rudo flicker KF, pode ser definida, para os nveis de simulao 2 e 3,

como 2F oxotK CN q

= [16]. Porm, como o parmetro KF no apresenta um significado

fsico definido, variando conforme o modelo de extrao utilizado, tal relao no pode ser

utilizada para todos os casos.

Para a definio da banda de freqncias na qual o rudo 1/f relevante comparado ao

rudo trmico, calcula-se a freqncia de corner do rudo. A partir de [16] a freqncia de

corner fc dada por

*m o

cox

g NfWLC N

t= (2.14)

onde = para inverso fraca. Os circuitos desenvolvidos neste trabalho foram projetados a partir dos parmetros

tpicos do transistor MOS para a tecnologia de 0.35 m. Os principais parmetros utilizados

podem ser vistos atravs da Tabela 2.1, sendo Covd o capacitor de overlap do transistor e AVT

e A os parmetros de descasamento do transistor MOS. O valor do parmetro Not foi

definido como o mesmo extrado para a tecnologia de 2.4 m e 0.8 m, considerando que

para as duas tecnologias o valor extrado foi o mesmo.

15

Tabela 2.1 Principais parmetros do transistor MOS para a tecnologia 0.35 m .

NMOS PMOS Unid.

VT0 0,5 -0,7 V

0 370 130 cm2/Vs n 1,3 1,3 -

Cox 5 5 fF/m2Covd 0,1 0,1 fF/m ISQ 75 26 nA

KF 2,17 X 10-26 1,19 X 10-26 *

Not 2,6 X 1011 3,7 X 1011 m-2

AVT 8,2 14,9 mV. m A 0,2 0,4 %.m

* O parmetro KF no apresenta significado fsico definido, tendo sua unidade varivel conforme o modelo de extrao utilizado.

2.3 As Chaves Analgicas

As chaves analgicas utilizadas no controle do sistema foram projetadas de modo a

apresentar uma resistncia apropriada ao funcionamento do circuito. Assim, faz-se

necessria uma anlise dos elementos que influenciam no valor da condutncia da chave.

Derivando-se a equao que descreve a corrente no transistor operando em inverso forte,

Eq. (2.6), em funo da tenso de modo diferencial entre fonte e dreno, chega-se Eq.

(2.15), que descreve as condutncias das chaves NMOS e PMOS (gdsn e gdsp,

respectivamente) em estado on, onde VT0 a tenso de limiar no equilbrio do transistor e

Vcm a tenso de modo comum entre dreno e fonte do dispositivo.

( )dsn n ox DD T 0n cmWg C V V nVL = (2.15)

( )( )dsp p ox DD T 0 p cm DDWg C V + V + n V VL =

16

As chaves PMOS e NMOS apresentam condutncias dependentes da tenso de modo

comum em torno da qual operam, ou seja, para tenso de modo comum prximo a VDD, a

chave PMOS apresenta uma condutncia elevada e a chave NMOS, um valor prximo a

zero. J quando a tenso de modo comum aproximadamente zero, a situao se inverte e a

chave NMOS passa a apresentar uma condutncia elevada e a PMOS, uma condutncia

nfima, conforme pode ser visto atravs da Figura 2.4.

SMASH 5.3.3p1 - DC Transfer - VD.VALUE D:\Pacemaker\Sample_hold\chaveS2.nsx - Thu Nov 10 14:16:41 2005

GM1

x = 1.206, dx = 48.55m, y = 144.4u, dy = -64.09u, period = 20.6, slope = -0.00132100m 200m 300m 400m 500m 600m 700m 800m 900m 1 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9

-10u

0

10u

20u

30u

40u

50u

60u

70u

80u

90u

100u

110u

120u

130u

140u

150u

160u

170u

180u

190u

(a)

SMASH 5.3.3p1 - DC Transfer - VD.VALUE D:\Pacemaker\Sample_hold\chaveS2.nsx - Thu Nov 10 14:13:38 2005

GM1

x = 1.206, dx = 48.55m, y = 144.4u, dy = -64.09u, period = 20.6, slope = -0.00132100m 200m 300m 400m 500m 600m 700m 800m 900m 1 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 1.9

-10u010u20u30u40u50u60u70u80u90u100u110u120u130u140u150u160u170u180u190u200u210u220u230u240u

Gon (S)

Vcm (V)

Gon (S)

Vcm (V)

(b) Figura 2.4 Condutncia da chave (a) PMOS e (b) NMOS em funo da tenso de modo comum.

Porm, a resistncia das chaves no a nica preocupao no projeto das mesmas. Em

se tratando de circuitos de amostragem e reteno (S/H - sample and hold), fenmenos

relacionados injeo de carga, e variao da carga no capacitor de amostragem devido ao

17

acoplamento capacitivo do sinal de controle da chave (Covd - overlap) do transistor devem

ser levados em considerao, pois podem influenciar no desempenho do circuito [10], [11].

A injeo de carga, devido ao escoamento da carga do canal do transistor na transio

do estado de conduo para o de no conduo, pode ser estimada atravs do clculo da

carga no canal do transistor.

A partir da Eq. (2.5) e da Eq. (2.16) (demonstrada em [7], [8]), que relaciona nveis de

tenso carga no dreno ou fonte do transistor, desprezando os termos de menor

significncia, chega-se a Eq. (2.17), que nos d a carga no canal do transistor. Deve-se

observar que qIS(D) na Eq. (2.16) a carga na fonte (dreno) QIS(D) normalizada em relao a

-nCoxt.

( )( ) ( ) ( )1 lnP S D t IS D IS DV V q q = + (2.16)

( )I G TO S oxQ V V nV C W L (2.17)

2.3.1 Chaves do circuito sample and hold

As chaves S1 e S2 do circuito sample and hold, (S/H) indicadas na Figura 1.3 foram

projetadas com transistores PMOS, devido ao fato de que para a condio de operao, onde

o potencial a ser determinado prximo de VDD, a chave PMOS apresenta menor

resistncia, como foi explicado anteriormente.

Devido posio das chaves (em srie com o capacitor de amostragem) e em funo

da freqncia de acionamento ser baixa (32 kHz), foi priorizada no projeto das chaves a

condio de injeo de carga mnima, mantendo-se assim as dimenses mnimas do

transistor, sendo L=0,4 m e W=0,7 m. O valor do capacitor de amostragem (Csh =5 pF) foi definido para tornar os efeitos da variao de carga no capacitor devido chave e os

efeitos do rudo trmico no S/H menos significativos sem, no entanto, representar um

dispndio significativo de rea.

De acordo com a Eq. (2.17), e com os parmetros da tecnologia 0.35 m (descritos na

Seo 2.2), pode-se estimar a carga no canal do transistor da chave PMOS como:

18

( ) 15( 2,8 0,7)5.10 .0,7.0, 4 2,9I GB TO SB oxQ V V nV C WL f + C

A quantidade de carga que flui por cada terminal no instante de abertura da chave

depende da capacitncia equivalente em cada um dos lados e do parmetro de chaveamento.

Este parmetro depende da resistncia RON do transistor e da rampa do sinal de clock

aplicado porta do transistor [11], [12]. Para o pior caso, onde toda carga do canal

aplicada ao capacitor, a variao de tenso mxima devido injeo de carga (Vcsh,inj) ser

,2,9f 580 V5p

ISsh inj

sh

QVcC

=

A variao da tenso no capacitor de amostragem devido ao acoplamento capacitivo do

sinal de controle da chave pode ser obtida a partir do circuito srie formado pelo capacitor

de overlap do transistor da chave e pelo capacitor de amostragem, constituindo um divisor

de tenso capacitivo. Dessa forma a variao de tenso devido capacitncia de overlap

(Vcsh,over) dada por

,0,7.0,07f 10 V0,07f 5p

G ovdsh over

OVD sh

V CVcC C

= = =+ +

onde VG a variao da tenso porta-substrato quando o transistor cortado (considerando VG =-VT0), Covd o capacitor de overlap do transistor (cujo valor definido a partir da tecnologia e das dimenses da chave) e Csh o capacitor de amostragem.

Vale ressaltar que a estrutura do circuito sample and hold implementada simtrica, o

que significa dizer que os erros devido injeo de carga e clock feedthrough no conjunto

S1 - Csh1 so de valores prximos aos do conjunto S2 - Csh2; considerando a estrutura

diferencial da etapa amplificadora, essas variaes sero transferidas para a sada do

amplificador apenas devido s variaes dadas pelo descasamento entre os conjuntos.

A partir da Eq. (2.15) para o transistor canal P, considerando-se o pior caso, onde

VDD=2V (fim da vida til da bateria), a resistncia interna da chave da ordem de

19

( )( )fcm ,,. ,dsp 2 211Ron 6 2kg 0 7140 5 2- 0,7+ 1,3 2 2

0 4

= = =

o que devido baixa freqncia de acionamento das chaves (32 kHz), no compromete o

tempo de carga do capacitor de amostragem (Seo 4.2.1).

Para a determinao do rudo no sample and hold considera-se apenas o rudo trmico

pois, no instante de reteno do S/H (chaves S1 e S2 abertas), no h circulao de corrente,

o que torna o rudo flicker igual a zero.

Para o clculo do rudo trmico, pode-se analisar a chave e o capacitor de amostragem

(Csh) como um filtro RC. Assim, a tenso RMS de rudo no capacitor dada por [13]:

2 Bsh

sh

k TVnC

=

onde kB a constante de Boltzmann e T a temperatura absoluta. Considerando T=300 K, o

valor da tenso RMS de rudo do S/H da ordem 28,6 V.

B

2.4 O Controle de Corrente

De modo a polarizar em corrente os circuitos do monitor de carga da bateria, faz-se

necessria a utilizao de uma referncia de corrente estvel, que seja constante,

independente da tenso de alimentao. Dessa forma foi utilizada uma referncia

desenvolvida e implementada por Galeano [14],[15] para aplicaes de mesma natureza

(que requeiram baixo consumo e alta confiabilidade). Trata-se de uma fonte de corrente de 5

nA com consumo da ordem de 20nA. Tal fonte baseada numa associao cascode de 2

transistores onde ao n intermedirio da associao aplicada uma referncia de tenso

proporcional temperatura absoluta (PTAT) [14],[15].

De modo a manter o consumo reduzido do bloco, a referncia de corrente utilizada foi

de 5 nA. Como no monitor da carga da bateria dois valores de corrente so requeridos, 500

20

nA para a polarizao dos circuitos analgicos, (amplificadores, e deslocadores de nvel) e 5

A para medio da impedncia da bateria (fonte Iforce), faz-se necessria a utilizao de

espelhos elevadores de corrente. Tais espelhos, alm de elevarem o nvel de corrente, ainda

possuem a funo de chaveamento do circuito. O chaveamento do sistema de polarizao

(On/Off) definido de modo a manter o sistema desligado enquanto a medida no estiver

sendo executada, no consumindo assim energia da bateria. J o chaveamento da fonte

Iforce dado em funo do sistema de medida da resistncia, que requer uma seqncia de

ativao especfica descrita no Captulo 4.

O circuito de controle de corrente mostrado atravs da Figura 2.5, e a dimenso de

cada transistor pode ser vista atravs da Tabela 2.2.

Tabela 2.2 Dimenses dos transistores do circuito de controle de corrente.

TIPO L () W () Obs. M1 NMOS 10 10 Espelho NMOS

M2 PMOS 20 20 Espelho PMOS

M3 NMOS 1 100 Chave de controle

M4 NMOS 10 1 Chave de controle

Figura 2.5 Circuito de controle de corrente.

21

Uma vez que possveis variaes no valor da corrente Iforce alteram o resultado da

medida da impedncia da bateria, faz-se necessria uma anlise do rudo gerado pelo

circuito de controle de corrente. Devido ao sistema de espelhamento utilizado, o rudo

provocado pelo primeiro transistor, que polarizado em 5nA, o mais importante. O rudo

gerado pelos demais transistores representa uma parcela pequena em relao ao rudo do

primeiro transistor. Assim, somente o efeito do rudo no transistor de entrada da corrente

ser considerado nesta anlise.

A freqncia de corner do rudo que define a banda de freqncias na qual o rudo 1/f

relevante comparado ao rudo trmico, calculada a partir da Eq. (2.14) e dos parmetros

tpicos da tecnologia 0.35 m. Assim a freqncia de corner do rudo para o transistor M1

da ordem de 3400 Hz.

A densidade espectral de potncia do rudo pode ento ser calculada na faixa de

interesse do circuito. Como a banda do sinal de rudo limitada por um filtro de primeira

ordem (Seo 3.1), cuja freqncia de corte de 21Hz, ento o rudo trmico pode ser

desprezado diante do rudo 1/f uma vez que a freqncia de corner igual 3400Hz.

O rudo flicker calculado a partir da Eq. (2.13). Considerando-se que a corrente de

dreno de M1 ID=5 nA, e os parmetros tecnolgicos, tem-se que Sinf(f)=(5,5 x 10-22)/f.

Assim,

2221 212 2211

5,5 10 5,5 10 ln 1,67 10fxIn df x f x Af

= = = 21 2

o que d um valor RMS de 41 pA. Dessa forma, o rudo gerado representa um percentual

pequeno (da ordem de 1 %) da corrente de polarizao, 5 nA. O limite de integrao

superior de 21 Hz definido pela freqncia de corte do filtro. O limite inferior definido,

segundo [27], pelo tempo durante o qual o circuito dever permanecer operacional, ou seja,

o tempo relativo a um ciclo completo de medida. Dessa forma, o limite inferior definido

em 1 Hz, o que da mesma ordem de um ciclo da medida da impedncia da bateria (1,5 s).

22

2.5 O Capacitor de Filtro

O circuito monitor de impedncia da bateria, de modo a reduzir interferncias, contm

um filtro ativo OTA-C passa baixas. O plo do filtro definido por Gm2/C (conforme

discutido na Seo 3.1). Como o transcondutor Gm2 requer, em funo da faixa de

linearidade requerida na entrada, um nvel de inverso elevado (if200), o valor de sua

transcondutncia tambm ser elevado. Assim, como o plo do filtro Gm2/C,

considerando o valor de Gm2 elevado, o valor de C tambm dever ser elevado. Dessa

forma, a escolha de capacitores que apresentem uma relao de capacitncia por unidade de

rea otimizada, torna-se extremamente importante.

O capacitor em tecnologia convencional CMOS que apresenta a maior capacitncia por

unidade de rea o capacitor de gate, quando polarizado em inverso forte ou em

acumulao. Nessas condies de polarizao, a capacitncia obtida em torno de cinco

vezes maior do que a capacitncia obtida com os capacitores de polissilcio para o processo

0.35 m. A principal desvantagem do capacitor de gate em relao ao capacitor de polissilcio a sua no linearidade. De modo a reduzir a no linearidade do capacitor, o

circuito deve ser polarizado na regio de acumulao ou de inverso forte. As relaes que

descrevem o comportamento do capacitor nos regimes de acumulao e de inverso forte

so, respectivamente [17]:

212

tg ox

GB FB t

C CV V

+ (2.18)

212

tg ox

GB T t

C CV V

+ (2.19)

onde Cg a capacitncia de gate, VFB a tenso de banda plana (flat-band) e Cox= Cox.WL

a capacitncia do xido de silcio do transistor. Considerando o regime de inverso forte, a

partir da Eq. (2.19), e as aproximaes do modelo ACM, pode-se representar a capacitncia

de gate, em funo do nvel de inverso como

23

212g ox f

C Cn i

+ (2.20)

A curva de capacitncia simulada atravs do modelo BSIM3 e a curva experimental

obtida a partir de transistores de teste tipo NMOS implementados no processo TSMC 0.35

m pode ser vista atravs da Figura 2.6. Os valores foram obtidos com os terminais de dreno, fonte e substrato curto-circuitados (Figura 2.7), resultando em Ctotal=Cgb+Cgs+Cgd.

Atravs dos resultados, percebe-se que, quando operando nas regies preferenciais de

utilizao (acumulao e inverso forte), a capacitncia aproximadamente igual a CoxWL.

Comparando-se a curva extrada com a simulada, percebe-se que ambas seguem a mesma

tendncia, porm algumas variaes de nvel so justificadas em decorrncia de variaes no

processo de fabricao do circuito, como variao na espessura do xido de porta. Os

transistores testados apresentam as dimenses de W=105 m e L=105 m. Observa-se que a capacitncia descrita por BSIM3 utiliza a aproximao Cg = Cox tanto para a regio de

acumulao quanto para a de inverso forte.

Figura 2.6 Curvas da capacitncia de gate NMOS simulada e experimental, obtidas a partir do

processo TSMC 0.35 m.

24

Figura 2.7 Polarizao do capacitor de gate NMOS.

2.6 O Amplificador Diferencial

O sinal de tenso diferencial referente medida da impedncia da bateria tem uma

faixa de excurso mxima de aproximadamente 50 mV, definida pelo produto da resistncia

no final da vida til da bateria (10 k) e da corrente forada Iforce (5 A). Essa variao pequena quando comparada faixa de converso de 1250mV do conversor A/D. Dessa

forma, para que se tenha uma maior resoluo do sinal digital referente resistncia da

bateria, faz-se necessria a utilizao de um circuito analgico que amplifique o sinal.

Vrias topologias de amplificadores foram pesquisadas para esse fim. Amplificadores

de instrumentao de tempo contnuo se apresentam como uma boa opo em se tratando de

preciso. Seu ganho determinado atravs de uma razo de elementos passivos como

resistores. Um circuito amplificador de instrumentao amplamente utilizado mostrado

atravs da Figura 2.8 [18], [19]. Trata-se de um amplificador de dois estgios com uma

impedncia de entrada muita alta (em funo do circuito buffer colocado em cada entrada).

Devido simetria do circuito, os resistores poderiam ser integrados internamente sem

prejudicar a preciso do ganho. Porm, em funo da natureza de aplicao do sistema

(circuitos de baixssimo consumo), os resistores devem ser de valor muito elevado, o que

implica em uma soluo no atrativa quanto rea.

25

Figura 2.8 Circuito amplificador de instrumentao a resistor.

Tal topologia teve a sua funcionalidade testada atravs de um prottipo implementado

na tecnologia TSMC 0.35 m usando resistores de poo tipo N (N Well). Para o circuito, o ganho projetado foi de 21,3 com uma faixa de entrada do sinal de 110 mV. Alm disso, um

sinal de tenso de referncia (Vref) utilizado de modo a deslocar a sada do sistema de zero

para 0,3 V. A curva de transferncia experimental do amplificador de instrumentao a

resistor mostrada atravs da Figura 2.9. Percebe-se que o circuito apresenta caractersticas

extremamente satisfatrias quanto linearidade e ao ganho obtido. O ganho foi de 21,5,

valor muito prximo ao calculado. Porm, o consumo e a rea tornam-se crticos, sendo que

a topologia apresentou um consumo de aproximadamente 20 A e uma rea de 0,296 mm2, ambos os valores inviveis para a aplicao em questo.

26

Figura 2.9 Curva de transferncia extrada do circuito amplificador de instrumentao a resistor.

Uma outra topologia que apresenta uma relao de consumo muito mais vantajosa, em

relao aos amplificadores a resistor, a de amplificadores a capacitor chaveado [20], [21],

[26]. Porm, o rudo de chaveamento caracteriza uma desvantagem deste tipo de

amplificador que, no entanto, pode ser superada. Porm, para melhor aproveitar o

conhecimento j adquirido pela equipe do Laboratrio de Circuitos Integrados em

amplificadores em tempo contnuo, foi analisada uma terceira topologia, baseada nos

amplificadores de transcondutncia (OTA - Operational Transconductance Amplifier ou

simplesmente Gm). Tais amplificadores caracterizam-se por operarem em tempo contnuo,

no apresentando os problemas referentes ao rudo de chaveamento de uma estrutura a

capacitor chaveado. Alm disso, evitam a necessidade de utilizao de componentes

passivos como resistores e capacitores na determinao do ganho do circuito. A Figura 2.10

ilustra a topologia de um transcondutor simtrico bsico a MOSFET e o circuito

amplificador OTA. O projeto do amplificador OTA implementado apresentado no

Captulo 3.

27

Figura 2.10 (a) Topologia de um transcondutor simtrico bsico a MOSFET (b) Circuito amplificador

com OTAs.

2.7 O Deslocador de Nvel

Para que os sinais de sada dos blocos utilizados no monitor de carga da bateria possam

ser interpretados pela etapa digital do sistema, necessrio que eles no extrapolem a faixa

de converso do conversor analgico digital (de 0 V a 1,25 V). Como a sada de cada bloco

apresenta nvel mximo superior ao limite mximo do conversor, faz-se necessria a

utilizao de deslocadores de nvel de tenso na sada de cada monitor do sistema (monitor

de impedncia e de tenso). Uma vez que cada bloco apresenta uma faixa de variao

caracterstica diferente, tem-se a necessidade da utilizao de dois deslocadores de nvel

distintos. A descrio dos dois blocos projetados detalhada nas prximas sees.

2.7.1 O deslocador de tenso do circuito monitor de tenso da bateria

O monitoramento da tenso da bateria uma das principais funes do sistema. Porm

a tenso de alimentao, que varia de 2,8 V a 2 V, apresenta valor superior ao limiar de

converso Analgico/Digital. Dessa forma, para que a tenso da bateria possa ser

monitorada, o seu nvel DC deve ser deslocado at a faixa de operao do conversor (A/D),

cujo limite superior de 1,25 V. Assim, para que seja preservada toda faixa de variao da

28

tenso da bateria, o deslocamento projetado foi de 1,6 V, o que implica em uma faixa de

variao na sada do deslocador de 1,2 V a 0,4 V.

O circuito utilizado para tal mostrado na Figura 2.11. Trata-se de um circuito

deslocador de nvel polarizado por corrente. A tenso da bateria deslocada atravs de dois

transistores PMOS dispostos em srie (M1 e M2). Como eles so polarizados na

configurao diodo, ou seja, com os terminais de porta e de dreno interligados, apresentam a

mesma geometria, e cada qual com o poo individual conectado fonte, a tenso de sada

ser aproximadamente VBAT - 2VGS.

Figura 2.11 Circuito deslocador de nvel polarizado por corrente.

Combinando-se as Eqs. (2.4) e (2.5) do modelo ACM, descritas na Seo 2.2, e

utilizando os parmetros tpicos da tecnologia 0.35 m, pode-se calcular o nvel de inverso

(if) de cada transistor PMOS utilizado no deslocador de nvel, considerando uma corrente de

polarizao de 250 nA e um deslocamento unitrio de 0,8 V em cada transistor. A partir do

nvel de inverso, combinando-se as Eqs. (2.2) e (2.3), obteve-se a dimenso dos

transistores, conforme ilustra a Tabela 2.3.

Tabela 2.3 Dimenses dos transistores do circuito deslocador de nvel do monitor de tenso da bateria.

TIPO L () W () if Obs.

M1 e M2 NMOS 15 10 15 Diodo deslocador PMOS

M3 PMOS 10 5 6,7 Espelho NMOS

M4 PMOS 10 10 6,7 Espelho NMOS

29

Para verificao do funcionamento do circuito, realizou-se um monitoramento da sada

do deslocador em funo da variao esperada da bateria, de 2,8 V a 2 V. A Figura 2.12

ilustra os resultados obtidos a partir da simulao, utilizando parmetros tpicos da

tecnologia e tambm de resultados experimentais atravs do chip de teste implementado.

Percebe-se atravs da figura que o prottipo do circuito apresenta as caractersticas

esperadas na simulao.

Figura 2.12 Resultados simulado e experimental do circuito deslocador de nvel do monitor de

tenso da bateria.

Para testar os efeitos da variao dos parmetros da tecnologia, calculou-se os limites

do deslocador utilizando para isso os valores mximo e mnimo da tenso de limiar (VT0)

para a tecnologia 0.35 m. Os limites encontrados so mostrados atravs da Tabela 2.4.

Percebe-se que, apesar de o limite da tenso de sada do deslocador ficar dentro da faixa do

conversor A/D para o valor tpico de VT0 (tendo sua funcionalidade comprovada pelos

resultados experimentais), o valor mximo de VT0 (-0,6 V) fora a sada do deslocador a

valores que extrapolam o limite do conversor A/D.

30

Tabela 2.4 Limites do circuito deslocador para os valores de VT0 tpico, mximo e mnimo.

VT0 (V) Vout (VDD=2,8V)

Vout (VDD=2V)

VT0 tpico -0,7 1,2 0,4

VT0 mnimo -0,8 1,0 0,2

VT0 mximo -0,6 1,4 0,6

Assim, novos valores para o circuito da Figura 2.12 foram calculados de modo que

para o valor mximo de VT0, a sada do circuito no supere o limite do conversor A/D (1,25

V). Dessa forma, as dimenses de M1 e M2 so sugeridas como W=10 m e L=30 m, o

que representa, para VT0 mximo (-0,6 V), um valor mximo na sada do deslocador de 1,2

V.

Vale ressaltar que, para o sistema, o valor absoluto no representa a informao mais

importante e sim a variao relativa ao valor da medida inicial. A interpretao da medida

feita por um microcontrolador atravs de um software especfico, que compara a medida

num instante qualquer ao longo da vida do equipamento com a medida tomada no incio de

sua operao.

2.7.2 O deslocador de tenso do circuito monitor de impedncia da bateria

A sada do circuito amplificador utilizado no monitor de impedncia da bateria

apresenta o seu valor de modo comum de 1,25 V. Dessa forma, os valores de tenso

relativos sada do circuito superam o limite de tenso mximo na entrada do conversor

A/D, que tambm de 1,25 V. Assim, torna-se necessrio, a exemplo do monitor de tenso

da bateria, um circuito conversor de nvel DC.

Como primeira opo na escolha da topologia do deslocador, foi considerado o circuito

utilizado no monitor de tenso (Seo 2.7.1). Porm, como os nveis de corrente na sada do

amplificador utilizado no monitor de impedncia so extremamente baixos, da ordem de

poucos nA (Seo 3.2), insuficientes para fornecer corrente ao estgio da Figura 2.11, a

topologia definida foi a de um seguidor de fonte, conforme mostrado na Figura 2.13.

31

Figura 2.13 Circuito deslocador de nvel, seguidor de fonte.

A partir das Eqs. (2.4) e (2.5) do modelo ACM, a sada do circuito ser dada por:

IN T 0OUT t

V VV Kn

= + (2.21)

sendo K uma constante definida pela Eq. (2.22) e calculada para if=0,5, como da ordem de

2,27.

( )lnfK 1 i 2 1 i = + + + f 1 (2.22)

A geometria dos transistores foi determinada a partir da definio dos respectivos

nveis de inverso combinando-se as Eqs. (2.1) e (2.2) com os parmetros da tecnologia 0.35

m, considerando-se uma corrente de polarizao de 250 nA. A dimenso de cada transistor

mostrada na Tabela 2.5.

Tabela 2.5 Dimenses dos transistores do circuito deslocador de nvel do monitor de impedncia da

bateria.

TIPO L () W () if Obs.

M1 NMOS 5 30 0,5 Deslocador NMOS

M2 NMOS 10 5 6,7 Espelho NMOS

M3 NMOS 10 10 6,7 Espelho NMOS

32

Os resultados experimental e simulado do deslocador so mostrados atravs da Figura

2.14. Para isso a entrada do transistor M1 varia entre 1 V e 2 V. Pode-se perceber que os

resultados simulados apresentam-se prximos aos resultados extrados. A pequena diferena

no deslocamento DC entre os resultados justificada em funo da variao dos parmetros

do processo na etapa de fabricao do circuito integrado, especialmente, o valor de VT0. Os

resultados experimentais foram obtidos a partir do prottipo de testes, implementado na

tecnologia TSMC 0.35 m.

Figura 2.14 Resultados simulado e experimental do circuito deslocador de nvel do monitor de

impedncia da bateria.

Os limites de tenso do deslocador foram recalculados de acordo com os valores

mximos e mnimos possveis da tenso de limiar (VT0) para a tecnologia 0.35 m. Os

limites encontrados so mostrados atravs da Tabela 2.6. Percebe-se que os limites do

circuito, tanto para os parmetros mximos como para os parmetros mnimos, apresentam-

se dentro da faixa esperada, no extrapolando o limite superior do conversor A/D, e

mantendo polarizado o transistor M2 na regio de corrente de dreno saturada.

33

Tabela 2.6 Limites do circuito deslocador para os valores de VT0 tpico, mximo e mnimo.

VT0 (V) Vout (Vin=1,25V)

Vout (Vin=1,7V)

VT0 tpico 0,5 0,636 0,982

VT0 mximo 0,6 0,7128 1,059

VT0 mnimo 0,4 0,559 0,905

34

3 Projeto do Amplificador

Em aplicaes biomdicas, filtros ativos que operem a baixas freqncias de corte (da

ordem de poucos hertz) so necessrios devido lenta atividade eltrica do corpo humano

[23]. Motivados por essa aplicao, topologias j existentes de circuitos passam a ser

revistas de modo a gerar solues para a aplicao em questo.

No caso dos amplificadores de transcondutncia, diversas tcnicas de circuitos tm

sido utilizadas de modo a permitir que estes possam ser utilizados em aplicaes que

requeiram uma maior linearidade de entrada, da ordem de 1V, e valores mais baixos de

transcondutncia, da ordem de pA/V [16], [23].

Para a aplicao em baixa freqncia, filtros ativos OTA-C necessitam de valores

pequenos de transcondutncia para atingir grandes constantes de tempo e valores reduzidos

de Gm requerem baixos nveis de inverso. Por sua vez, a linearidade do filtro reduzida em

baixos nveis de inverso, sendo mnima para inverso fraca. Uma forma de obter baixas

transcondutncias sem operar o par diferencial em inverso fraca dividir a corrente de

sada do par diferencial, possibilitando faixas de linearidade maiores na entrada (utilizando

nveis de inverso maiores) e valores menores de transcondutncia do bloco. Porm, de

acordo com os valores de linearidade e transcondutncia que se deseja obter, essa diviso

simples representa um dispndio extremamente significativo de rea.

De forma a tornar o dispndio de rea menor, efetuou-se a diviso de corrente do par

diferencial atravs da associao srie-paralelo de transistores [16], [24].

35

3.1 Projeto do Filtro Ativo OTA-C

Para a topologia do amplificador utilizado no circuito medidor de impedncia da

bateria, optou-se por circuitos de tempo contnuo baseados nos amplificadores de

transcondutncia (OTAs). Porm, para armazenar a informao relativa impedncia da

bateria, h um sistema de chaveamento controlado por circuitos digitais. Assim, de modo a

evitar que os sinais digitais e o sistema de chaveamento interfiram no desempenho da etapa

analgica, o circuito amplificador tambm possui a funo de filtragem. Dessa forma, a

topologia definida foi de um filtro ativo OTA-C.

Tal circuito utilizado como um amplificador diferencial de ganho fixo com um filtro

de 1 ordem, como pode ser visto atravs da Figura 3.1. Dessa forma o amplificador

diferencial tem a funo de amplificar a variao de tenso relativa impedncia da bateria,

conforme a especificao do conversor A/D. Alm disso, sinais esprios provocados pelo

chaveamento do circuito de controle com freqncia acima de 21 Hz (plo do filtro de

primeira ordem) so atenuados pelo filtro. No circuito, as entradas Vbat+ e Vbat-

representam, respectivamente, os valores de tenso da bateria sem e com o acionamento da

fonte de 5 A.

Figura 3.1 Topologia do Filtro Ativo OTA-C.

A funo de transferncia, Eq. (3.1), ilustra a funo do circuito, uma funo passa

baixas de primeira ordem, com freqncia de corte igual a Gm2/C. O ganho DC do

amplificador dado pela razo entre os dois blocos transcondutores (Gm1 e Gm2). Uma vez

que os blocos transcondutores podem ser construdos de forma casada, a partir da mesma

36

topologia (usando o mesmo nvel de inverso), a razo entre eles pode ser relativamente

precisa, implicando na obteno do valor de ganho tambm preciso.

f

Gm1 1( ) CGm2 1 Gm2

H s s= + (3.1)

3.1.1 Clculo do filtro OTA-C

O valor da freqncia do plo do filtro passa baixas foi definido como de 21 Hz. Este

valor foi estabelecido de modo a evitar os sinais esprios de 32 kHz da etapa de controle

digital, bem como atenuar a interferncia do rudo de 60 Hz.

O ganho DC do amplificador foi definido de modo que o sinal de sada apresente uma

faixa que possa ser interpretada adequadamente pela etapa digital do sistema. Assim, o

ganho foi estabelecido em 8,4, proporcionando uma excurso do sinal na sada do

amplificador de at 420 mV, j que a amplitude mxima do sinal de entrada de 50 mV (5

A . 10 k). Como o circuito anterior ao conversor A/D reduz o sinal de aproximadamente

1,3 (Seo 2.7.2), a entrada do conversor receber um sinal com excurso mxima de 320

mV, o que representa, no mnimo, 64 posies digitais (6 bits), uma vez que a resoluo do

conversor de 5 mV.

Uma vez definidos a freqncia de corte e o ganho DC do filtro ativo, o prximo passo

a definio do valor do capacitor de filtro e, em conseqncia, o valor das

transcondutncias de Gm1 e Gm2. Para isso, definiu-se o valor do capacitor de filtragem Cf

como 50 pF. Um valor relativamente alto de Cf foi escolhido para obter um valor alto de

Gm2, a fim de polarizar o par diferencial com nvel suficientemente alto para atender os

requisitos de linearidade. Assim, tendo a funo de transferncia do filtro, Eq. (3.1), e o

valor do capacitor, tem-se que para uma freqncia de corte de 21 Hz, o transcondutor

Gm2=6,6 nA/V. Uma vez definido Gm2, o valor de Gm1 ento determinado, a partir do

ganho DC do circuito. Assim, Gm1 = 56 nA/V.

37

3.2 Projeto dos OTAs

3.2.1 Clculo de Gm1

A estrutura bsica utilizada um bloco transcondutor OTA com entrada diferencial e

sada simples (Figura 3.2). Os transistores do par diferencial de entrada foram definidos

como NMOS em funo de as entradas de Gm1 serem polarizadas com o valor de tenso

prximo tenso de alimentao da bateria.

Figura 3.2 Circuito transcondutor OTA.

O primeiro passo no projeto no circuito transcondutor a determinao do nvel de

inverso do par diferencial de entrada. Tal definio importante, pois atravs dela pode-se

estabelecer a relao entre rea e consumo de corrente do circuito. Alm disso, atravs do

nvel de inverso, possvel definir a faixa linear de entrada do circuito amplificador de

transcondutncia. Devido ao fato de que a linearidade de entrada do circuito OTA

relativamente reduzida, torna-se necessrio estabelecer os seus limites. A expresso que

relaciona o nvel de inverso linearidade do amplificador OTA [16] expressa por:

( )LIM t fV 3n 1 i + (3.2)

38

onde VLIM o limite de tenso na entrada na qual o circuito opera de forma linear e o fator que indica o valor mximo de desvio da linearidade (sendo considerado para a

aplicao 10 ou 5 %).

Considerando-se um sinal de entrada com amplitude de at 70mV, aplicando-se a Eq.

(3.2) e considerando um fator de linearidade mximo de 10%, calcula-se if1 3,8. A partir da Eq. (2.10), considerando uma polarizao de corrente em cada ramo de 250

nA para o nvel de inverso calculado, o valor de transcondutncia do par diferencial de

gm1=4,6 A/V. Como o valor de Gm1 calculado anteriormente diferente do valor da

transcondutncia do par diferencial gm1, a corrente de sada do par diferencial deve ser

reduzida, diminuindo assim a sua transcondutncia. Porm, o fator de diviso ser de

gm1/Gm1=81, o que representa uma variao relativamente alta e, com isso, um gasto em

rea significativo. De modo a diminuir o dispndio de rea que a diviso de corrente simples

exige, utilizada ento, a diviso de corrente atravs da associao srie-paralelo de

transistores. Dessa forma, os pares de transistores que espelham a corrente do par diferencial

M3,M5 e M4,M6, (Figura 3.3), espelharo parcelas da corrente determinadas pelo nmero

de transistores em paralelo com M3 e M4 e em srie com M5 e M6. A Figura 3.3 mostra a

topologia do amplificador OTA com a associao de transistores.

Figura 3.3 Circuito transcondutor OTA com reduo de corrente utilizando associao srie-paralelo

de transistores.

39

Se o nmero de transistores em srie for o mesmo de transistores em paralelo, este

nmero ser determinado por [16]

gm1NGm1

= (3.3)

onde N o nmero de transistores que devero ser utilizados em srie e em paralelo no

espelho redutor de corrente. Assim, a partir da Eq. (3.3), o nmero de transistores utilizados

no OTA 1 em srie e paralelo N=9.

Uma vez definidos os nveis de inverso dos transistores, considerando-os saturados, a

geometria definida atravs da reescrita da expresso que relaciona as correntes do

transistor, Eq. (2.2):

D

SQ f

W IL I i

= (3.4)

Os valores das dimenses, dos nveis de corrente de polarizao e do nvel de inverso

de cada transistor do transcondutor Gm1 so mostrados atravs da Tabela 3.1.

3.2.2 Clculo de Gm2

Devido ao fato de o sinal de sada do transcondutor Gm2 ser realimentado na entrada

do circuito, a regio de linearidade do OTA deve ser expandida at o valor de sada do

circuito amplificador. Isso representa uma faixa linear de aproximadamente 500 mV. Dessa

forma, a partir da Eq. (3.2), e considerando um fator de linearidade mximo de 10%, o nvel

de inverso do par diferencial do amplificador Gm2 deve ser de if2200. Assim, atravs da Eq. (2.10), sabendo-se que a corrente de polarizao em cada ramo

de 250 nA, calcula-se o valor da transcondutncia do circuito como gm2=979 nA/V.

Como o valor da transcondutncia do bloco Gm2 diferente do valor calculado do par

diferencial, faz-se necessria a utilizao de espelhos redutores de corrente a partir da

associao srie paralelo de transistores. Desta forma, utilizando-se a Eq. (3.3), chega-se ao

valor de 12 para o nmero de transistores em srie e paralelo.

40

A razo de aspecto de cada transistor do bloco Gm2 foi definida atravs da Eq. (3.4) e

mostrada, com as demais caractersticas de projeto, atravs da Tabela 3.1.

Tabela 3.1 Dimenses dos transistores de Gm1 e Gm2.

TIPO L () W () if ID(nA) Obs.

M1 e M2 - Ota 1 NMOS 11 10 3,86 250

M3 e M4 - Ota 1 PMOS 1 1 (/9) 1 250/9 9 em paralelo

M5 e M6 - Ota 1 PMOS 1 (*9) 1 1 250/9 9 em srie

M7 e M8 - Ota 1 NMOS 15 5 1 250/9

M1 e M2 - Ota 2 NMOS 60 1 198 250

M3 e M4 - Ota 2 PMOS 1 1 (/12) 1 250/12 12 em paralelo

M5 e M6 - Ota 2 PMOS 1 (*12) 1 1 250/12 12 em srie

M7 e M8 - Ota 2 NMOS 18 5 1 250/12

Cf 50pF Capacitor de filtro

Vref 1,25V Valor da referncia do A/D

Ib 500nA Corrente de polarizao

As entradas do bloco Gm1 so polarizadas com um nvel prximo tenso da bateria;

porm, a entrada no inversora do bloco Gm2 requer uma tenso de polarizao (Vref), a

tenso de modo comum do amplificador. Analisando a estrutura interna do transcondutor

(Figura 3.4) percebe-se que, para que o transistor da fonte de corrente do par diferencial

permanea em saturao necessrio que a tenso Vref de modo comum seja tal que:

Vref>VGS1+VDS,SAT MBIAS (3.5)

onde VDS,SAT MBIAS, a tenso entre dreno e fonte do transistor da referncia de corrente Ib.

Considerando que o par diferencial opera em inverso forte (if > 100), a tenso VGS1 deve ser

um pouco maior do que VT, de aproximadamente 0,8 V. Como o transistor de polarizao

MBIAS opera em inverso fraca, considerando a Eq. (2.7), a tenso dreno fonte de saturao

ser de aproximadamente 110 mV. Assim a tenso de polarizao, a partir da Eq. (3.5), deve

ser maior do que 0,91 V.

Como j existe uma tenso de referncia de 1,25 V, projetada para o bloco conversor

A/D, foi utilizada esta referncia de 1,25 V como valor de Vref, valor suficiente para manter

a fonte de corrente em saturao.

41

3.3 Resultados

3.3.1 Simulao dos OTAs

Para verificar a funcionalidade dos blocos transcondutores projetados, foi feita uma

simulao para determinao da transferncia DC dos circuitos. A topologia de teste usada

para simular cada transcondutor ilustrada atravs da Figura 3.4. Em funo da

caracterstica de transferncia do circuito Gm (variao da corrente na sada em funo da

alterao de tenso na entrada), para medir a sada de cada bloco utilizada uma fonte de

tenso de valor igual ao modo comum do amplificador (1,25 V), sendo monitorada a

variao de corrente em cada OTA.

Figura 3.4 Topologia de teste utilizada para simular cada circuito transcondutor.

Os resultados simulados dos amplificadores so mostrados atravs da Figura 3.5 e da

Tabela 3.2. Os valores obtidos das respectivas transcondutncias foram bastante prximos

aos valores projetados. J as faixas de linearidade, considerando um desvio mximo de at

10% do valor calculado, foram inferiores s projetadas. Porm, devido tolerncia

implementada, os valores no comprometem o desempenho da topologia.

42

Figura 3.5 Simulao da caracterstica DC dos OTAs Gm1 e Gm2 usando o modelo BSIM3.

Tabela 3.2 Valores projetados e simulados dos amplificadores de transcondutncia.

Gm

Projetado

Gm

Simulado

Linearidade

Projetada

Linearidade

Simulada

OTA 1 56,75 nA/V 56 nA/V 70 mV 50 mV

OTA 2 6,79 nA/V 7 nA/V 500 mV 400 mV

3.3.2 Simulao e medidas do amplificador diferencial

Para simular a caracterstica do amplificador OTA projetado feita uma anlise na

curva de transferncia DC do circuito. Atravs desta, pode-se perceber os limites de tenso

na entrada do amplificador, bem como verificar a linearidade na faixa de trabalho requerida.

A Figura 3.6 ilustra a topologia utilizada no teste do circuito.

43

Figura 3.6 Topologia de teste utilizada para simular o amplificador diferencial.

A Figura 3.7 apresenta o resultado da simulao do amplificador. No caso, a tenso na

entrada Vbat+ mantida em 2,8 V, o que representa o limite de tenso superior da bateria, e

a entrada Vbat- alterada percorrendo a faixa de interesse, de 2,75 V (equivalente

impedncia da bateria de 10 k) 2,7995 (equivalente impedncia da bateria de 100 ). A

faixa de 50 mV simulada a mxima tenso diferencial esperada. A curva de tenso que

representa a resistncia interna da bateria tambm foi simulada para valores inferiores da

tenso da bateria (que so verificados medida que a bateria se descarrega) e apresenta

resultados similares ao mostrado na Figura 3.7.

Figura 3.7 Simulao da caracterstica DC do amplificador diferencial do monitor de impedncia..

44

De modo a testar a funcionalidade do circuito amplificador em silcio, fez-se uma

primeira integrao do sistema na tecnologia TSMC 0.35 m. Tal circuito apresenta

pequenas diferenas quanto ao projeto relatado acima, porm representa uma tima

oportunidade de avaliao da funcionalidade da topologia. As diferenas quanto ao projeto

descrito anteriormente so relativas ao valor da transcondutncia de cada bloco Gm e do

ganho DC do amplificador. O valor de Gm1 no projeto de testes implementado de 44

nA/V, Gm2 = 6,2 nA/V, resultando em um ganho DC de aproximadamente 7. O resultado

extrado para trs amostras ilustrado atravs da Figura 3.8. Na figura, a tenso de sada

(Vout) est representada em funo da tenso diferencial na entrada do amplificador, de -80

mV a 80 mV, sendo que para a aplicao a excurso mxima na entrada calculada como de

0 a 50mV.

-0.08 -0.06 -0.04 -0.02 0 0.02 0.04 0.06 0.08

0.2

0.4

0.6

0.8

1

1.2

1.4

1.6

1.8

Vin diferencial(V)

Vou

t (V

)

Curva DC - Amplificador OTA

Chip 1Chip 2Chip 3

Figura 3.8 Extrao da caracterstica DC do amplificador diferencial sob a tecnologia TSMC 0.35 m.

Analisando os resultados experimentais para os circuitos implementados, percebe-se