MITSUBISHI ApostilaTécnicaTVC

MODELOTC-3398

ESPECIFICAÇÕES

ALIMENTAÇÃO .......................................................................................................................................110 / 220 VAC - 60 HzCONSUMO ......................................................................................................................................................................175WENTRADA RF ....................................................................................................................................................Conector f 75ΩSINTONIZADOR ..........................................................................................................................................VHF canais 2 a 13

UHF canais 14 a 69CABO canais 1 a 129

SISTEMA .......................................................................................................................Padrão EIA ( 525 linhas / 60 campos )RECEPÇÃO DE COR ................................................................................................................PAL - M / NTSC ( automático )FREQUÊNCIA INTERMEDIÁRIA ..................................................................................................................VÍDEO 45.75 MHz

ÁUDIO 41.25 MHzCOR 42.17 MHz

SAÍDA DE ÁUDIO ...............................................................................................................................3 W RMS ( 1kHz / 10% )CINESCÓPIO ..............................................................................................................................................................33” 110ºALTA TENSÃO .................................................................................................................................................30.0 kV ( 1 mA )DIMENSÕES ( aprox. ) ......................................................................................................…..............................Altura 671 mm

Largura 747 mmProfundidade 554 mm

PESO ( aprox. ) ................................................................................................................................................................59 kg

EVADIN INDÚSTRIA E COMÉRCIO LTDAassistência técnica central - rua jose kryss, 195 - fone: 8233465 - cep 01140-050 - são paulo - sp

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CIRCUITO DE ALIMENTAÇÃO

A figura abaixo ilustra o circuito de alimentação, nela podemos observar que o mesmodivide-se em três estágios distintos: fonte principal, fonte STBY e transformador de saídahorizontal.

O circuito da fonte principal, isolado da rede via transformador T-951, fornece tensões paraos estágios de maior consumo do aparelho, A fonte STBY, também isolada da rede(transformador T-9A1), alimenta o microprocessador IC700 e o transformador de saídahorizontal fornece as tensões de FOCO, SCREEN, HV e filamento, além das tensões de28V, 13V, 44V, 220V e 130V, as quais alimentam os outros estágios da unidade.

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FONTE PRINCIPAL

Quando a unidade é conectada à rede elétrica e a chave POWER é pressionada no painelfrontal ou controle remoto, cerca de 300V são aplicados ao terminal 3 do IC-951. Ao mesmotempo, uma corrente circula através dos resistores de partida R-950 e R-951. Esta correnteprovoca a condução do transistor de chaveamento interno ao IC-951. Em consequência, umfluxo de corrente surge no enrolamento 1/5 do transformador T-951. Como esta correntecresce de forma constante, a mesma é induzida nos enrolamentos 6/7, 8/10 e 13/14 dotransformador. A corrente induzida no enrolamento 6/7, atravessa os capacitores C-959 / C-960 e os resistores R-953 / R-954, para realimentar a base do transistor em conjunto como diodo D-953. A corrente do enrolamento 1/5 flui através do diodo D-955 e carrega ocapacitor C-955, até que a tensão aplicada ao terminal 1 do IC-951 atinja o seu valormáximo. Neste istante, o transitor detector de erro conduz, levando a tensão aplicada emseu emissor até a base do transistor drive de chaveamento, que também conduz, cortandoo transistor de chaveamento. Desta forma é gerado o primeiro ciclo de oscilação.

Tão logo o ciclo é gerado, o circuito detector de erro passa a monitorar a tensão de 130V,através do terminal 5 do IC-951. O detector corrige a frequência de oscilação da fonte,variando o tempo de condução do transistor de chaveamento, de acordo com a demandade consumo do aparelho, ou seja quanto maior o consumo, maior o tempo de condução evice versa.

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FLUXOGRAMA DE TENSÕES DA FONTE PRINCIPAL

( 130V ) T-551(FLY-BACK) PCB-MAIN

( 23V ) IC-301 ( AUDIO-OUT ) PCB-MAIN

5V-REG( 17V ) [ IC-954 ] IC-7001 ( PIP-SW ) PCB-PIP

IC-7002 ( PIP-PROCESS ) PCB-PIP

IC-7003 ( MEMORY ) PCB-PIP

9V-REG[ IC-953 ] IC-202 ( AV-SW ) PCB-AV

FONTE STBY

A fonte STBY gera alimentação para o microprocessador IC-700 e sua memória IC-701. Ocircuito consiste de um retificador em ponte de onda completa e dois reguladores detensão: IC-9A1 ( 12V-REG ) e IC-952 ( 5V-REG ). A figura abaixo ilustra o circuito da fonteSTBY

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TRANSFORMADOR DE SAÍDA HORIZONTAL

O circuito horizontal fornece via transformador FLY-BACK T-551, as tensões de FOCO,SCREEN, HV e filamento além das tensões de 28V, 13V, 44V, 220V e 130V. Os principaiscircuitos alimentados por estas tensões estão relacionados no fluxograma da página 6.

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FLUXOGRAMA DE TENSÕES DO TRANSFORMADOR DE SAÍDA HORIZONTAL

( 28V ) T-531 ( DRIVE-H ) PCB-MAIN

IC-401 ( V-OUT ) PCBMAIN

9V-REG( 13V ) [ IC-501 ] TU-101 ( TUNER ) PCB-AV

IC-201 ( VCJ ) PCB-AV

IC-3A0 ( MCS ) PCB-AV

IC-302 ( AUDIO-CONT ) PCB-AV

5V-REG[ IC-502 ] IC-201 ( VCJ ) PCB-AV

TU-101 ( TUNER ) PCB-MAIN

12V-REG[ IC-503 ] IC-302 ( AUDIO-CONT ) PCB-AV

DL-201 ( DELAY-LINE ) PCB-AV

CIRCUITO SVM PCB-VMCRT

33V-REG( 44V ) [ Q-540 ] TU-101 ( TUNER ) PCB-MAIN

( 220V ) SAÍDA RGB PCB-VMCRT

( 130V ) CIRCUITO SVM PCB-VMCRT

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MICROPROCESSADOR IC-700

O microprocessador é o elemento central do circuito de controle da unidade e desempenhao papel de interface entre o usuário e o televisor. O circuito trabalha em conjunto com umamemória do tipo E2PROM, utilizada para armazenar dados referentes à sintonia e controlesanalógicos, tais como, brilho, contraste, cor,etc.

Os comandos que chegam até o microprocessador, via painel frontal ou controle remotosão processados e enviados a diversos estágios, de acordo com a função requisitada.

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RESET

O RESET é um fator de grande importância para o correto desempenho domicroprocessador. Sua funçâo é estabelecer um ponto de partida ao microprocessador, deforma que, todas suas operações internas possam iniciar em uma sequência pré-determinada por seu programa interno. Em outras palavras, o RESET coloca todas assaídas do microprocessador em um estado nominal forçando-as a um nível L, antes deiniciar qualquer operação.

O RESET é aplicado ao microprocessador quando a unidade é conectada à rede elétrica,ou quando o fornecimento de energia é interrompido por um certo período de tempo. Sem aaplicação do RESET, o estado das saídas do microprocessador fica totalmente prejudicadoe os circuitos controlados por ele, completamente desordenados.

A figura abaixo ilustra o circuito de alimentação e RESET do microprocessador. Quando aunidade é conectada à rede elétrica, a fonte STBY é ativada gerando 16V no secundário dotransformador T-9A1. Esta tensão é aplicada ao regulador de 12V IC-9A1, e em seguida aoregulador de 5V IC-952. A tensão de 5V, é então enviada ao terminal 33 (VCC) domicroprocessador e ao circuito RESET do mesmo. O circuito RESET gera um atraso nasubida da tensão de 5V (constantes R-710 / C-703 e R-709 / C-702 ) em relação à tensãoaplicada ao terminal 33. Este atraso corresponde ao RESET e é aplicado ao terminal 36.

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CLOCK

O CLOCK é necessário para ordenar as operações internas do microprocessador. Estasoperações precisam ser enviadas até as saídas correspondentes, não instantaneamente,mas em uma sequência pré-estabelecida, desenvolvida para cada saída em particular.

O microprocessador utiliza o sinal de CLOCK, para assegurar a ocorrência destasoperações em um tempo específico, organizar os dados requisitados e garantir o fluxosequêncial de informações e operações em suas saídas.A frequência do sinal de CLOCK utilizado pelo IC-700 é de 8.00MHz.

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I2C-BUS

A maioria dos equipamentos atuais contém pelo menos uma unidade micro-controladora eum grupo de ICs, para armazenar, exibir e executar as funções dos circuitos analógicos edigitais. Existem, é claro, muitas maneiras de interfacear estes circuitos com a unidademicro-controladora, pórem, seria um grande beneficio para o projeto do equipamento etambém para o processo de produção se este interface fosse simples e padronizado.O I2C-bus desenvolvido pela PHILIPS, foi estruturado para atender estas exigencias. Osdados são transferidos em ambas as direções até a taxa de 100kbits/s. Esta transmissãorequer apenas duas linhas seriais; uma para os dados e outra para o clock. Desta forma,poucos terminais do micro-controlador são requeridos, e a construção da PCB tambémpode ser simplificada. Além disso o I2C-bus é na verdade um MULTI-MASTER capaz decontrolar varios circuitos a ele conectadosCom o intuito de evitar qualquer perda de informação contida nos dados seriais, o I2C-busincorpora um endereço unificado para cada circuito integrado em específico, e um protocolode barras executa um procedimento de decisão para definir as prioridades de controle.Quando um circuito integrado com clock rápido se comuninca com outro de clock lento, oprotocolo sincroniza efetivamente o sistema definindo a fonte de clock.O I2C-bus suporta um range relativamente grande de micro-controladores e periféricosfabricados em diversas tecnologias.

DEFINIÇÃO DA TERMINOLOGIA I2C-BUS

TRANSMISSOR : O IC que fornece os dados para a barra.

RECEPTOR : O IC que recebe os dados da barra.

MASTER : O IC que inicia e finaliza a transferência de dados e gera o sinal de clock.

SLAVE : O IC endereçado pelo MASTER.

DECISÃO : Procedimento utilizado para assegurar que nenhuma informação seja perdidaou alterada, quando mais de um MASTER tenta simultaneamente assumir o controle dabarra.

SINCRONIZAÇÃO : Processo para sincronizar os sinais de clock de dois ou mais ICs.

CARACTERÍSTICAS

! Duas linhas de barras seriais, as quais consistem de uma linha de clock ( SCL ) e umalinha de dados ( SDA ).

! Transferência de dados bidirecional, ou seja, a mesma linha transmite e recebe dados.

! Barra MULTI-MASTER real, ou seja, mais de um IC capaz de controlar a barra, pode serconectado a ela. Cada MASTER gera seu próprio clock.

! Cada IC compatível com o I2C-bus possui um endereço único ( 7-bits ) e pode operarcomo transmissor ou receptor ( MASTER ou SLAVE ).

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! ICs compatíveis com I2C-bus podem atuar como MASTERs ou SLAVEs durante atransferência de dados.

! O procedimento de decisão previne a perda ou a alteração dos dados quando osMASTERs estão competindo pelo uso da barra.

! O primeiro byte de uma transferência contém 7 bits de endereço SLAVE. O LSB destebyte é um bit de direção.

! Cada byte transferido é reconhecido pelo SLAVE.

! A implementação de um interface SLAVE é muito simplificada.

! O protocolo é padronizado.

! Qualquer MASTER pode operar a barra, até a razão de 100kbits/s. Consequentementeos dados transferidos são assincronos e o clock é gerado pelo MASTER que estácontrolando a barra. Se mais de um MASTER tentar simultameamente obter o controle dabarra, o sistema de clock será derivado do MASTER que já estava em atividade.

! O nível de entrada para o I2C-bus foi determinado visando proteger os circuitosintegrados contra transientes de linha, por exemplo: um resistor de até 300Ω pode serutilizado para proteger o circuito contra picos de alta voltagem nas linhas de clock e dados,devido a possíveis faiscamentos no cinescópio.

O número máximo de ICs que podem ser conectados à barra, é limitado apenas pelamáxima capacitância da barra que é de 400pF.

Um exemplo típico de configuração I2C-bus em televisores é dado na figura abaixo.

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CARACTERÍSTICAS GERAIS

Ambas as linhas SDA e SCL são bidirecionais e estão conectadas à alimentação viaresistor PULL-UP ( veja figura abaixo ). Quando a barra está livre, ambas as linhaspermanecem em nível H. O estágio de saída do IC conectado à barra deve possuir umcoletor aberto ou um dreno aberto, para executar a função AND.

TRANSFERÊNCIA DE BIT

Devido à grande variedade de tecnologias utilizadas nos circuitos integrados ( CMOS,NMOS, I2L ) que podem ser conectados ao I2C-bus, os níveis lógicos L e H não são fixos edependem da associação com o nível de Vdd. Um pulso de clock é gerado para cada bittransferido.

VALIDADE DOS DADOS

Os dados da linha SDA devem permanecer estáveis durante o período H dos pulsos declock. Os níveis lógicos da linha de dados devem mudar de H para L ou de L para H,somente quando o sinal de clock da linha SCL estiver em nível L, conforme mostra a figuraabaixo.

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CONDIÇÃO DE PARTIDA E PARADA

No processo de transmissão de dados do I2C-bus surge uma situação única, a qual édefinida como condição de partida e parada ( ver figura ). Uma transição de H para L dalinha SDA durante o tempo em que a linha SCL permanece em H é definida comocondição de partida. Uma transição de L para H da linha SDA durante o período H da linhaSCL, define uma condição de parada.As condições de partida e parada são sempre geradas pelo MASTER. A barra éconsiderada como ocupada após a condição de partida, e livre um certo período de tempoapós a condição de parada.A detecção das condições de partida e parada pelos ICs conectados à barra é possível, seestes possuirem o interface necessário. Contudo alguns micro-controladores que nãopossuem tal interface, executam uma amostragem da linha SDA de no mínimo duas vezespor período de clock, para poderem identificar a transmissão.

TRANSFERÊNCIA DE DADOS

Cada byte contido na linha SDA é composto de oito bits. O número de bytes que pode sertransferido é ilimitado. Cada byte é acompanhado de um bit de reconhecimento. Se o ICreceptor ( SLAVE ) não for capaz de receber um outro byte completo de dados até quealguma função seja executada, como por exemplo uma interrupção interna, o SLAVEdeverá levar a linha de clock a nível L , forçando o MASTER a entrar em um modo deespera. Os dados serão lidos novamente, quando o SLAVE liberar a linha de clock.

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RECONHECIMENTO

A transferência de dados com o reconhecimento é obrigatória. O reconhecimento érelacionado ao pulso de clock e é gerado pelo MASTER. O MASTER libera a linha SDA (nível H ) durante a ocorrência dos pulsos de clock. O IC receptor ( SLAVE ) leva a linhaSDA a nível L durante o período H do pulso de reconhecimento.Usualmente, o SLAVE endereçado é obrigado a gerar um reconhecimento logo após cadabyte ter sido recebido. Quando o SLAVE não reconhece um endereço ( por exemplo:impossibilidade de recepção, devido à execução de alguma função em tempo real ), oSLAVE deve deixar a linha de dados em nível H; desta forma, o MASTER gera então umacondição de parada com o intuito de abortar a transferência.Se o SLAVE reconhecer o endereço, mas depois de algum tempo na transferência nãoreceber mais nenhum byte de dados, o MASTER deverá novamente abortar atransferência. Esta condição é indicada pelo SLAVE, devido à não geração doreconhecimento logo após a recepção do primeiro byte de dados. O SLAVE deixa a linha dedados em nível H e o MASTER gera a condição de parada.

DECISÃO E GERAÇÃO DE CLOCK

Todos os MASTERs geram seu próprio clock na linha SCL para transferir uma mensagemno I2C-bus. Os dados são válidos apenas durante o período H dos pulsos de clock. Énecessário portanto definir um clock para produzir um procedimento de decisão de bit a bitna linha SCL. O sincronismo do clock é obtido por meio de uma conexão AND entre osclocks de todos os ICs e a linha SCL. Isto significa que uma transição de H para L na linhaSCL força o IC a iniciar uma contagem de seu período L de clock, estando o clock deste ICem L, a linha SCL permanecerá neste estado até que o IC passe o clock para Hnovamente. Contudo, a transição de L para H do clock deste IC, não causará mudança deestado na linha SCL se um outro clock de um outro IC ainda estiver no período L. A linhaSCL será portanto mantida em L pelo IC cujo clock possuir o maior período L. Os ICs com operíodo L de clock menor que os outros, entram em um estado de espera H durante estetempo.

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Quando todos os ICs envolvidos concluirem a contagem dos períodos L de seusrespectivos clocks, a linha SCL será levada para H, e portanto liberada. Neste instante, nãohaverá mais diferenças entre os clocks gerados pelos ICs e o estado da linha SCL, e todosos ICs iniciarão a contagem do período H de seus clocks. O primeiro IC a completar acontagem deste período H levará a linha SCL para L, e todos os ICs terão seus clockssincronizados.Deste modo então, é gerado o sincronismo do clock na linha SCL, sendo que, o período L édeterminado pelo IC com o clock de maior período L e o período H pelo IC com o clock demenor período H.

O procedimento de decisão acontece na linha SDA da seguinte forma: se um MASTER estátransmitindo um nível H, enquanto outro está tansmitindo um nível L, o estágio de saída dedados deste MASTER será desativado, porque o nível da barra não corresponde ao seupróprio nível.O procedimento de decisão continua por muitos bits. O primeiro estágio é a comparaçãodos bits de endereço; se os MASTERs estiverem cada um tentando endereçar o mesmo IC,o processo de decisão continuará com a comparação dos bits de dados. Devido ao fato dosendereços e as informações de dados serem utilizados como critério de desição no I2C-bus, nenhuma informação é perdida durante este processo.Um MASTER que perdeu o controle da barra, pode gerar pulsos de clock até o final do byteno qual o controle foi perdido.Se um MASTER perde o controle da barra durante o estágio de endereçamento, é possívelque o MASTER vencedor esteja tentando endereçá-lo. O MASTER perdedor deve portantoser chaveado imediatamente para o modo SLAVE.A figura abaixo mostra o procedimento de decisão envolvendo dois MASTERs; é claro maisque dois MASTERs podem ser envolvidos ( dependendo de quantos MASTERs estejamconectados à barra ). No momento em que existe uma diferença entre o nível dos dadosinternos do MASTER que está gerando o DATA 1 e o nível atual da linha SDA, a saída dedados é desativada, o que significa que um nível H é então conectado à barra. Isto nãoafetará a transferência de dados iniciada pelo MASTER vencedor. Desde que o controle doI2C-bus seja decidido apenas pelos endereços e dados fornecidos pelos MASTERs queestão competindo pelo uso da barra, não há MASTER central, e também nenhuma ordemde prioridade na barra.

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Além de ser utilizado no procedimento de decisão, o mecanismo de sincronização do clockpode ser utilizado para habilitar os receptores para uma transferência de dados mais rápidados MASTERs para os SLAVEs, a nível de byte ou bit.A nível de byte, um IC pode ser capaz de receber bytes de dados em uma razãorelativamente rápida, mas necessita de mais tempo para armazenar o byte recebido oupreparar a transferência de outro byte. O SLAVE carrega a linha SCL com um nível Ldepois da recepção e reconhecimento, forçando o MASTER a entrar em um estado deespera até que o SLAVE esteja pronto para a transmissão do próximo byte.A nível de bit, um IC tal qual um microcomputador sem o interface I2C-bus incorporado,deixaria o clock da barra lento, devido à extensão de cada período L do clock. Assim sendo,a velocidade de cada MASTER seria adaptada à razão de operação interna deste IC.

FORMATO

O formato dos dados está ilustrado na figura abaixo. Após a condição de partida, éfornecido um endereço de SLAVE. Este endereço estende-se ao longo de sete bits; ooitavo bit é um bit de direção ( W/R ): um nível L indica uma transmissão ( WRITE ) e umnível H indica uma requisição de dados ( READ ). A transferência de dados sempre terminana condição de parada, gerada pelo MASTER. Contudo, se um MASTER ainda desejarcomunicar-se com a barra, ele pode gerar uma outra condição de partida e endereçar umoutro SLAVE sem antes gerar uma de parada. Varias combinações de escrita/leitura sãopossíveis dentro de uma transferência.

Os formatos possíveis de transferência de dados são:

A ) Transmissão do MASTER para o SLAVE, sem alteração de direção.

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B ) Transmissão do SLAVE para o MASTER logo após a leitura do primeiro byte.

No momento do primeiro reconhecimento, o MASTER passa a assumir o papel de receptore o SLAVE o de transmissor. Este reconhecimento é ainda gerado pelo SLAVE.

C ) Formatos combinados

Durante a troca de direção, a condição de partida e o endereço para o SLAVE são ambosrepetidos, mas com o bit R/W invertido.

NOTAS:

1 ) Formatos combinados são utilizados, por exemplo, para controlar uma memória serial.Durante o primeiro byte de dados, a localização interna da memória deve ser escrita. Apósa repetição da condição de partida, os dados podem ser transferidos.

2 ) Todas as decisões para acrescentar ou retirar localizações previamente acessadas namemória, são estabelecidas durante o desenvolvimento do IC.

3 ) Cada byte é seguido por um reconhecimento como indicado no bloco A

4 ) ICs compatíveis com o I2C-bus devem aplicar um reset na sua barra durante orecebimento de uma condição de partida, de modo a antecipar o endereço fornecido peloSLAVE.

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ENDEREÇAMENTO

O procedimento de endereçamento do I2C-bus é executado de forma que o primeiro byteapós a condição de partida determina qual SLAVE será selecionado pelo MASTER.Usualmente este primeiro byte é enviado após o processo de partida. A exceção é oendereço de “chamada geral “ que endereça todos os ICs. Quando este endereço éutilizado, todos os ICs devem teoricamente responder com um reconhecimento. Contudo,ICs podem ser fabricados para ignorar este endereço. Neste caso, o segundo byte doendereço de chamada geral define então a ação a ser tomada.

Os primeiros sete bits do primeiro byte compõem o endereço de SLAVE ( ver figura ). Ooitavo bit é o LSB ( least significant bit ), o qual determina a direção da mensagem. Umnível L na posição LSB do primeiro byte determina uma escrita de informação em umSLAVE pré selecionado. Um nível H nesta posição significa que o MASTER lerá ainformação proveniente do SLAVE selecionado.

Quando um endereço é fornecido,cada IC no sistema compara os primeiros sete bits apósa condição de partida com este endereço. Se eles forem iguais, o IC considera-seendereçado pelo MASTER como um SLAVE receptor ou SLAVE transmissor, dependendodo bit R/W.

UM endereço SLAVE comporta uma parte programável e uma fixa. Desde que haja ICsidenticos no sistema, a parte programável do endereço SLAVE habilita o número máximopossível destes ICs para serem conectados ao I2C-bus. O número de bits de endereçosprogramáveis de um IC depende do número de pinos disponíveis. Por exemplo, se um ICtem quatro bits fixos e tres bits de endereço programáveis, um total de 8 ICs idênticospodem ser conectados na mesma barra.

A formatação I2C-bus está alocada no endereço I2C. A combinação de bits 1111XXX doendereço SLAVE é reservada com propósitos de extensões futuras. O endereço 1111111é reservado aos endereços de extensão. Isto significa que o processo de endereçamentodeve continuar nos bytes seguintes. ICs que não utilizam a extensão de endereço nãoreagem à recepção deste byte. As sete outras possibilidades no grupo 1111 também sãoutilizadas com propósitos de extensão, mas ainda não estão alocadas. A combinação0000XXX foi definida como um grupo especial. Os seguintes endereços foram alocadosconforme ilustra a tabela da página seguinte.

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PRIMEIRO BYTE

ENDEREÇO SLAVE R/W

0000 000 0 endereço de chamada geral ver nota abaixo0000 000 1 byte de partida0000 001 X endereço CBUS0000 010 X endereço reservado0000 011 X a ser definido0000 100 X0000 101 X0000 110 X0000 111 X

NOTAS:

1 ) Nenhum IC pode executar o reconhecimento com o byte de partida.

2 ) O endereço CBUS foi reservado para habilitar o mixer interno do CBUS com ICs I2C-busno mesmo sistema. ICs compatíveis I2C-bus não respondem e nem recebem esteendereço.

3 ) Um endereço reservado para uma barra de formato diferente é incluido para habilitar amixagem do I2C-bus e de outros protocolos. Somente ICs compatíveis com estes formatose protocolos podem responder a este endereço.

O endereço de chamada geral deve ser utilizado para endereçar qualquer IC conectado aoI2C-bus. Porém, se um IC não necessitar de nenhum dado fornecido pela estrutura dechamada geral, este endereço pode ser ignorado devido ao não reconhecimento. Se um ICnecessitar de dados do endereço de chamada geral, o endereço será reconhecido e o ICpassará a proceder como um SLAVE receptor. O segundo byte e os seguintes sãoreconhecidos por cada SLAVE receptor capaz de manipular estes dados. Um SLAVE quenão possa processar um destes dados, deve ignorá-los através do não reconhecimento. Osignificado do endereço de chamada geral é sempre especificado no segundo byte.

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SINCRONISMO

O clock no I2C-bus possui um período L de no mínimo 4.7µs e um período H de no mínimo4µs. Os MASTERs podem gerar uma barra de clock com uma frequência até 100kHz.Todos os ICS conectados à barra devem ser capazes de efetuar transferências comfrequências até 100kHz, e cada um deles deve transmitir ou receber com esta velocidadeou responder ao procedimento de sincronização do clock, o qual força o MASTER a entrarem um estado de espera e estender o período L do clock. Neste caso é claro, a frequênciaé reduzida.

SISTEMA DE SINTONIA

O sistema de sintonia é automático, e opera com frequência sintetizada. A recepção éfeita em VHF, UHF e CATV. Todos os canais sintonizados são armazenados em umamemória do tipo E2PROM. O circuito também incorpora um sistema AFT, para asseguraruma sintonia mais precisa e corrigir os ocasionais desvios da portadora do canalsintonizado.

Para melhor compreender o sistema FS ( FREQUENCY SYNTHESIZED) utilizado pelomodelo TC 3398 é necessário em primeiro lugar, estar familiarizado com o sistema VS( VOLTAGE SYNTHESIZED ), o qual permanece em uso nos televisores e VCRs já pormuitos anos. Assim sendo, este capítulo tem início com uma pequena revisão sobre ossintonizadores.

SINTONIZADOR BÁSICO.

O primeiro estágio do sintonizador é composto por tres blocos, conforme ilustra a figura:amplificador de RF, oscilador local e misturador. O amplificador de RF amplifica os sinaisprovenientes da antena e os envia ao misturador. O oscilador local gera uma frequência45.75MHz acima da portadora do canal sintonizado. O misturador recebe os sinais doamplificador de RF e oscilador local, e processa uma heterodinagem, da qual é extraída adiferença existente entre as frequências dos sinais.

Na saída do misturador, são encontrados quatro sinais: o sinal do amplificador de RF, osinal do oscilador local, a soma dos dois sinais e a diferença entre eles. No caso, o sinalaproveitado é o sinal correspondente à diferença, motivo pelo qual são encontrados noestágio seguinte, filtros sintonizados na frequência de 45.75MHz ( FI ). Por exemplo: se ocanal sintonizado for o canal 2, cuja portadora de vídeo corresponde a 55.25MHz, oOscilador local estará gerando uma frequência igual a 101,00MHz. Logo 101.00MHz -55.25MHz = 45.75MHz, ou seja, a frequência de FI.

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A frequência de FI é fixa, ao passo que a frequência da portadora varia de acordo com ocanal sintonizado. Portanto, para sintonizar todos os canais, é necessário alterar afrequência do oscilador local, de forma que a saída do misturador permaneça sempre em45.75MHz.A troca de canais é feita por meio de uma seleção dos filtros na entrada do amplificador RFe da mudança na frequência do oscilador local.

O oscilador local utiliza diodos especiais, cuja capacitância varia de acordo com a tensãoreversa aplicada em seus terminais. A estes diodos da-se o nome de VARICAPs. Quando atensão reversa aplicada aos terminais de um VARICAP aumenta, sua capacitância diminui,de outra forma, quando a tensão reversa diminui, a capacitância aumenta. A componentevariável que altera a capacitância do VARICAP e consequentemente a frequência dooscilador local, denomina-se tensão de sintonia. Com a variação da tensão de sintonia,torna-se possível efetuar uma troca de canal ( ver figura ).A capacitância de um VARICAP possui um range limitado, para sintonizar mais canais énecessário outros circuitos com o uso do VARICAP. Um VARICAP, pode sintonizar umabanda completa, mas não mais que um banda.

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Todos os canais radio-difundidos respeitam uma sequência dividida em tres faixas defrequência:

VHF-L - canais 2 a 6 ........................ ( 54.00MHz a 88.00MHz )VHF-H - canais 7 a 13 ........................ ( 174.00MHz a 216.00MHz )UHF - canais 14 a 69 ....................... ( 470.00MHz a 806.00MHz )

A indutância do circuito deve ser alterada para cada banda, afim de se obter a sintonia detodos os canais. A figura abaixo ilustra um diagrama simplificado de um circuito dechaveamento de banda, no qual pode-se observar como a indutância entra e sai do circuito.A frequência de ressonância é determinada pela indutância e capacitância do circuito.

A larga capacitância de C1 atua como um "curto" em relação ao sinal da bobina, uma vezque o ponto inferior da bobina está conectado à terra via C1. A ressonância do circuito édeterminada pela indutância da bobina L, capacitor C e a capacitância efetiva do diodoVARICAP. O diodo D1 é o diodo de chaveamento controlado pela tensão de chaveamentode banda, usualmente designada BS.A capacitância C2 mantém a tensão de chaveamento referenciada ao terra do sinal.

Neste exemplo em específico, quando se está chaveando a banda VHF-L (canais 2 a 6 ), atensão de chaveamento BS é igual a zero ou negativa, ou seja, D1 inversamentepolarizado. Nesta situação o diodo D1 comporta-se como um circuito aberto, dessa forma aextensão completa da bobina L determina a indutância do circuito.

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Quando a banda VHF-H é selecionada, a tensão de chaveamento BS é positiva e o diodoD1 é diretamente polarizado, podendo ser considerado como um circuito fechado, o queleva a metade inferior da bobina L ao terra do sinal.A redução da indutância eleva o range de frequência do circuito até a banda VHF-H.

Se o sistema CATV for conectado ao aparelho outros canais podem ser selecionados.Os canais CATV são divididos como segue:

VHF-L - canais 2 a 6 ...................( 54.00MHz a 88.00MHz )MID - 14 canaisVHF-H - canais 7 a 13 .................( 174.00MHz a 216.00MHz )SUPER - 14 canaisHYPER - 28 canaisUHF - canais 14 a 69 ................( 470.00MHz a 806.00MHz )ULTRA - 5 canais

A faixa MIDLE BAND possui 14 canais entre as faixas VHF-L e VHF-H.A faixa SUPER BAND posui 14 canais acima da faixa VHF-H.A faixa HYPER possui 28 canais acima da faixa SUPER BAND.A faixa ULTRA possui 5 canais acima da faixa UHF.

NOTA: Os televisores rotulados CATV podem sintonizar algumas destas bandas, ou atétodas, dependendo do aparelho. Neste tipo de aparelho o sintonizador possui dois terminaisde chaveamento denominados BS1 e BS2.As nomenclaturas dos terminais de um sintonizador FS são basicamente as mesmas,podendo variar conforme o fabricante.

A tensão de alimentação do sintonizador é chamada de BM e está presente em todos ossintonizadores. Na ausência desta tensão nenhum canal poderá ser captado.

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Outra tensão de alimentação do sintonizador é a VHF B+, que alimenta a secção VHF dosintonizador. Esta tensão está presente sempre que a faixa VHF é selecionada e éusualmente demoninada BV. Na sua ausência, não há recepção dos canais 2 ao 13.

A tensão de alimentação da banda UHF é denominada BU e está presente sempre que abanda UHF é selecionada. Na sua ausência não há recepção dos canais 14 ao 69.

Os terminais BS1 e BS2 são os terminais de chaveamento de banda. Na ausência dochaveamento, algumas dentre as bandas não serão sintonizadas.

A tensão de sintonia é normalmente denominada BT e seu valor depende do canalsintonizado. À medida que a tensão cresce os canais vão sendo sintonizados. Quanto maisalto o canal sintonizado, maior a tensão de sintonia. Se a tensão de sintonia for incorreta ouausente, os canais poderão ser sintonizados incorretamente, ou não serão sintonizados.

O terminal AGC é o responsável pelo controle automático de ganho. Esse controle éefetuado no amplificador de RF, aumentando o ganho quando o sinal é fraco e diminuindoquando o sinal é forte.Na ausência completa do AGC, nenhum canal será sintonizado. Se oganho do AGC for muito baixo, a imagem reproduzida apresentará ruídos, de outra forma,se o ganho for muito elevado, o sincronismo será afetado causando um possível "pé devento" na imagem.

Nos antigos televisores, o chaveamento de banda era mecânico e um potenciômetro erautilizado para variar a tensão de sintonia. O número de canais dependia do número dechaves e controles variáveis disponíveis.Hoje, o sintonizador é controlado por um microprocessador e existem basicamente doissistemas: TENSÃO SINTETIZADA e FREQUÊNCIA SINTETIZADA.

Os sistemas por tensão sintetizada são derivados dos antigos sistemas mecânicos. Estessistemas possuem apenas um chaveamento de banda e um controle de sintonia. Quandoum canal é requisitado, o microprocessador seleciona os dados referentes à tensão desintonia e chaveamento de banda, e os envia ao sintonizador. O chaveamento de banda ea tensão de sintonia são armazenados na memória. Durante uma seleção de canais, a

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lógica é lida da memória e o chaveamento de banda e a tensão de sintonia são geradospelo microprocessador.Neste sistema o número de canais programáveis depende do número de posiçõesdisponíveis na memória de cada modelo.

O sistema por frequência sintetizada é utilizado em televisores mais modernos e consistebasicamente de um circuito PLL , o qual é capaz de sintonizar todos os canais de televisão.

PLL BÁSICO

O sistema por frequência sintetizada é basicamente formado por um élo travado em fase,usualmente denominado PLL. O PLL regula a frequência de oscilação de um VCO (VOLTAGE CONTROLED OSCILATOR ), comparando uma amostra da saída deste mesmoVCO com uma frequência de referência. Se existir uma diferença de frequência, ocomparador gera um sinal de correção que é convertido em um nível DC por um LPF eaplicado ao VCO, afim de corrigir sua frequência.

Embora não seja um circuito típico PLL, o controle de fase do circuito de deflexão horizontalfunciona como tal. O oscilador representaria o VCO, e o APC representaria o comparadorde fase e o LPF. A referência seria o sincronismo horizontal.O APC compara uma amostra do sinal do oscilador horizontal com o sincronismo horizontal,existindo a diferença, o APC gera a tensão de correção, que por sua vez leva o osciladorhorizontal até a frequência de referencia, ou seja, a frequência do sincronismo horizontal.

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No sintonizador o comparador tem como função, levar a saída do VCO até a mesmafrequência de referência. Geralmente a saída do VCO possui um valor de frequênciaelevado e a entrada do comparador um valor baixo. Assim sendo, um divisor de frequênciaé utilizado para igualar a frequência de saída do VCO com a entrada do comparador defase.

A sincronização ocorre quando o fator de divisão multiplicado pela frequência de referênciaé igual à frequência do VCO, por exemplo: se a frequência do VCO é de 10kHz e afrequência de referência é de 1kHz, o fator de divisão é igual a 10. Quando a frequência doVCO for exatamente 10kHz, a saída do divisor será igual à frequência de referência. Se afrequência do do VCO for diferente de 10kHz, a saída do divisor estará acima ou abaixo de1kHz. O comparador passa então a gerar um sinal de correção que deslocará a frequênciado VCO até o ponto desejavél, ou seja 10kHz.

No sistema de sintonia PLL, o VCO é representado pelo oscilador local. Uma amostra dasua frequência é aplicada a um divisor variável e em seguida ao comparador.A frequência de referência é gerada por um oscilador a cristal e direcionada ao comparador.Se uma diferença existir, o comparador gera um sinal de correção que é aplicado a umLPF, o qual desenvolve um nível DC de correção, usualmente denominado BT, ou tensãode sintonia. A tensão de sintonia é enviada aos VARICAPs do oscilador local, alterando suafrequência.

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No sintonizador FS os canais são selecionados alterando-se a razão de divisão do divisorvariável. Quando o fator de divisão é alterado, a saída do divisor variável passa a ser acimaou abaixo do oscilador de referência. O comparador responde gerando um sinal de erro quedesloca o oscilador local até a mesma frequência do oscilador de referência. O sistemautiliza um fator de divisão que desloca a frequência do oscilador local 45.75MHz acima dafrequência do canal sintonizado.

O divisor variável é controlado pelo microprocessador. Cada vez que um canal éselecionado, o microprocessador fornece o código de divisão necessário para seleção docanal desejado.

SISTEMA FS PLL

O sistema PLL utilizado no sintonizador FS básico, não tem capacidade para cobrir todasas faixas de canais radio-difundidos. Portanto, o sistema é dividido em duas partesprincipais: PLL e chaveamento de banda.O circuito de chaveamento de banda, divide o range de frequência do PLL de forma quetodos os canais possam ser recebidos.O circuito PLL gera a tensão de sintonia necessária à selecão de um canal dentro de umabanda em específico.

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Nota: Nos sistemas mais antigos, o oscilador de referência, comparador,LPF, e divisorvariável estavam incluídos em um circuito integrado PLL.

Uma observação detalhada, mostra a existência real de dois divisores. Além do divisorprogramável, existe também um outro divisor denominado PRE-SCALER, normalmente naparte interna do sintonizador. Em muitos casos este divisor é alimentado por uma tensão de5V, proveniente do terminal BP do sintonizador. O fator de divisão do PRE-SCALER é fixo,por exemplo: 64.

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A utilização de um fator de divisão fixo para o PRE-SCALER, limita o incremento do fator dedivisão do divisor variável, que atua na frequência do oscilador local. Uma pequenamudança no divisor variável é possível, multiplicando-se o fator de divisão do PRE-SCALER( neste caso 64 ) pela frequência de referência.

Na realidade, para conseguir uma sintonia precisa, o divisor variável deve sofrer pequenosincrementos e a frequência de referência deve ser essencialmente menor que 1kHz. Parasimplificar o trabalho do divisor variável, foi introduzido no circuito um redutor de pulsos(PULSE SWALLOW ), que possibilita uma frequência de referência maior, com a mesmaprecisão de sintonia.

O circuito redutor de pulsos torna variável o fator de divisão do PRE-SCALER, através deuma linha denoninada PSC. Essa linha é fornecida pelo microprocessador e informa aoPRE-SCALER qual o fator de divisão a ser utilizado. Quando um canal é sintonizado, odivisor variável ajusta-se à frequência do canal selecionado e o PRE-SCALER ajusta suarazão de divisão, afim de executar uma sintonia fina.

Usualmente o PRE-SCALER possui apenas duas razões de divisão, por exemplo: 32 ou 36,as quais são controladas pelo microprocessador via linha PSC. O microprocessador altera ofator de divisão afim de simular os pequenos incrementos necessários ao processo desintonia. Isto permite mudanças extremamente pequenas no oscilador local econsequentemente uma sintonia muito precisa.

CHAVEAMENTO DE BANDA

O circuito de chaveamento de banda é utilizado para deslocar o range de frequência docircuito PLL, de maneira que a sintonia de todos os canais possa ser obtida.Conforme explanado anteriormente, o chaveamento é dividido em três bandas principais:

VHF-L - canais 2 a 6 ........................ ( 54.00MHz a 88.00MHz )VHF-H - canais 7 a 13 ........................ ( 174.00MHz a 216.00MHz )UHF - canais 14 a 69 ....................... ( 470.00MHz a 806.00MHz )

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O circuito de chaveamento de banda recebe os comandos do microprocessador e gera astensões de alimentação para cada banda em específico, VHF-L, VHF-H e UHF. Usualmenteo microprocessador possui dois terminais lógicos que executam a função de chaveamento,são eles: BS1 e BS2. A lógica destes terminais é normalmente direcionada a um circuitoque converte os níveis de saída do microprocessador ( 5V ) em níveis apropriados aosintonizador ( 12V ).

AFT

Um deslocamento na antena ou na portadora do canal, pode causar uma má recepção, aqual se manifestaria no receptor na forma de fantasmas ou chuviscos na imagem. Parasuperar este problema, o sistema FS incorpora um circuito AFT. Este circuito é geralmenteintegrado ao circuito de FI de vídeo.

No circuito AFT uma bobina discriminadora detecta quando um canal está mal sintonizado egera uma tensão de correção que é direcionada ao sistema de sintonia, que por sua vezvaria a tensão de sintonia, deslocando suavemente a frequência do oscilador local, até queo canal seja corretamente sintonizado.

A curva de resposta da discriminadora, está ilustrada na figura abaixo. A posição correta dafrequência de FI ( 45.75MHz ), é o centro da curva. A tensão correta de AFT, também oscilano centro da curva.

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Quando a FI está acima do centro da curva ( frequência de FI baixa ), o sintoma na tela dotelevisor é a ausência de cor, consequentemente ocorre um acréscimo na tensão de AFT oque obriga o oscilador local a elevar sua frequência até que o ponto de 45.75MHz sejaobtido novamente.Por outro lado, a presença de ruído na tela indica que o oscilador local está acima dafrequência correta, portanto, a FI também está acima de 45.75MHz. A tensão de AFT porsua vez estará abaixo do ponto central na curva. Esta tensão provoca um deslocamento nafrequência do oscilador local ( para baixo ) até que o ponto 45.75MHz seja obtido outra vez.

Em termos de sintonizador FS, o circuito AFT permanece desativado na ausência de sinal edurante o processo de sintonia. Uma entrada de sincronismo é utilizada para informar aomicroprocessador a existência ou não da emissora. Esta informação pode ser umaalteração de nível lógico, ou até mesmo o sincronismo detectado da própria emissora.Alguns sistemas FS executam um processo de varredura, que busca o sinal de sincronismopróximo à frequência nominal do canal sintonizado. A varredura é executada acima eabaixo da portadora do canal, tão logo o sincronismo é detectado, o circuito AFT é ativado.

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Nos sistemas antigos, a tensão de AFT era enviada a um comparador que possuia duassaídas (AFT+ / AFT- ). Estal lógica era enviada diretamante ao microprocessador que,determinava então a correta sintonia. Atualmente este tipo de comparador não é maisutilizado. A tensão de AFT é direcionada a um único terminal no microprocessador.

Praticamente todos os aparelhos que incorporam o sistema FS, possuem uma chavemanual que desativa o circuito AFT. No modo manual, o AFT é obtido através das teclasAFT+ e AFT-normalmente localizadas no painel frontal do aparelho. Um pulso éacrescentado à linha PSC ( PULSE SWALLOW CONTROL ), cada vez que a tecla AFT+ épressionada e um pulso é retirado cada vez que a tecla AFT- é pressionada. A variaçãodos pulsos da linha PSC altera o fator de divisão do PRE-SCALER que por sua vez altera afrequência do oscilador local em pequenos incrementos.

Muitos sistemas a cabo deslocam a frequência das emissoras radio-difundidas, afim deevitar possíveis interferências. Por este motivo, alguns sistemas ( antigos ) não conseguemsintonizar tais emissoras, mesmo os televisores mais modernos só poderiam serconectados ao sistema CATV, se ficassem impossibilitados de captar sinais das emissoraslocais. Para eliminar este inconveniente, alguns canais do sistema CATV foram deslocadosem frequência. Desta forma evita-se interferências entre os canais radio-difundidos e oscanais à cabo.

Ex:

Canal 2 ------------ 55.25MHz - 1.25MHz = 54.00MHz

Canal 3 ------------ 61.25MHz - 1.25MHz = 60.00MHz

Canal 4 ------------ 67.25MHz - 1.25MHz = 66.00MHz

Canal 5 ------------ 77.25MHz+ 0.75MHz = 78.00MHz

Canal 6 ------------ 83.25MHz+ 0.75MHz = 84.00MHz

Se o desvio do canal for maior que o range de atuação do circuito AFT, o canal poderá sermal ou nem sequer sintonizado. Para superar este problema, os sintonizadores FS maismodernos utilizam um sistema individual de busca e detecção do sincronismo para cadacanal. Quando um canal é selecionado, o sistema busca inicialmente a frequência nominalda portadora deste canal em específico ( alterando a razão de divisão do divisor variável nocircuito PLL ).

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Logo após a localização deste ponto nominal, o sistema passa então a fazer uma varreduradentro do range de frequência do canal, visando encontrar o sincronismo horizontal. Estavarredura é realizada a passos relativamente grandes, por exemplo: 240kHz. Tão logo osincronismo é detectado, o sistema ativa o circuito AFT e passa a varrer o canal em passospequenos, por exemplo: 40kHz. Quando a tensão de AFT é otimizada, indicando que ocanal esta sintonizado, o circuito AFT é desativado e o processo interrompido.

Obs: a detecção do canal e a varredura do circuito AFT são usualmente muito rápidas paraserem visualizadas em um osciloscópio.O canal deve ser detectado antes do circuito AFT ser ativado.

SISTEMA INTEGRADO DE SINTONIA FS

O sistema integrado de sintonia FS é basicamente o mesmo sistema descritoanteriormente, a principal diferença se deve ao fato de que os circuitos PLL, oscilador local,PRE-SCALER, LPF e chaveamento de banda são internos ao sintonizador.

Os comandos provenientes do controle remoto ou painel frontal , são fornecidosdiretamente pelo microprocessador do aparelho, e direcionados através de uma linha serialde dados ao microprocessador do sintonizador. Em conjunto com a linha serial de dados,também são fornecidos outros sinais: CLOCK e ENABLE. Em muitos sistemas, a linhaserial de dados é multiplexada, ou seja, além de controlar o sintonizador, também controlaoutros circuitos do aparelho.

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Neste exemplo em particular, o sinal ENABLE é fornecido pelo microprocessador antes dosdados seriais e do CLOCK. Se o ENABLE não estiver presente, o sintonizador ficaráimpossibilitado de receber os dados seriais e o CLOCK. A função dos pulsos de CLOCK é ade fornecer o sincronismo necessário à transferência dos dados seriais ao sintonizador.Sua duração equivale a um período do pulso de ENABLE. Sem os pulsos de CLOCK, osintonizador não recebe nenhum dado serial.

Durante uma troca de canal, a linha ENABLE assume o nível lógico H permitindo que oCLOCK e os dados seriais sejam transferidos ao sintonizador. Neste exemplo os dados sãolidos durante a descida do CLOCK, que consiste de 19 pulsos referentes à 19 bits de dadosseriais. Os primeiros 4 bits representam o chaveamento de banda, os 10 bits subsequêntescontrolam o divisor variável e os ultimos 5 bits controlam o PRE-SCALER.

Além das três linhas já explanadas existe ainda uma outra linha, denominada LOCK. A linhaLOCK é uma integrante exclusiva do sistema de sintonia fina ou AFT.

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Quando um canal é selecionado e o sincronismo é detectado, a linha AFT é habilitada e ossinais de busca AFT são ativados ( DATA, CLOCK e ENABLE ). Dependendo da tensãoAFT, a linha PSC atuará no fator de divisão do PRE-SCALER, aumentando ou diminuindo oseu valor. Esta linha altera suavemente a frequência do oscilador local até que o AFTinforme ao microprocessador que o canal está corretamente sintonizado. Omicroprocessador responde encerrando a varredura. Ao mesmo tempo o microprocessadorrecebe do sintonizador, um pulso de curta duração via linha LOCK. Se o pulso LOCK faltarpoderá ser notado um pequeno atraso, com relação ao áudio, durante a troca de canal.Durante a troca de canal, o microprocessador gera um pulso de MUTE, que é endereçadoao circuito de áudio. A duração do MUTE de áudio é ligeiramente maior que o tempo deduração da troca de canal e o pulso LOCK é responsável por este tempo de duração.

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SISTEMA SVM

SVM é a abreviação de SCAN VELOCITY MODULATION. O sistema opera em conjuntocom o circuito de deflexão horizontal do feixe de elétrons, atuando nas transições do pretopara o branco e do branco para o preto. O SVM possibilita um contorno mais nítido naimagem reproduzida pelo CRT.

A figura abaixo ilustra a varredura de uma linha horizontal durante o período em que a letra"I" está sendo reproduzida pelo CRT. O diagrama de sinais junto à figura, ilustra o nível debrilho durante a varredura da linha. Em "A" temos o sinal aplicado ao CRT, que inicia com opreto, eleva-se instantaneamente para o branco, até o corte para o preto novamente.Todavia, o CRT ( sem SVM ) não responde instantaneamente a este sinal, a resposta ficacomo mostrado em "B", ou seja, com um ligeiro cinza na transição do preto para o branco edo branco para o preto, o que resulta na falta de nitidez e detalhes na imagem reproduzida.

O sistema SVM utiliza uma parcela do sinal de luminância para detectar os pontos detransição e produzir no driver da bobina SVM, um sinal como mostrado em "C". O campomagnético gerado por este sinal, provoca uma ampliação na velocidade de varredurahorizontal, acelerando o feixe de elétrons nas transições do preto para o branco e dobranco para o preto. O efeito na tela é um acréscimo na nitidez da imagem reproduzida, aqual é percebida pelo olho humano como um aparente aumento na resolução (vivacidade ).

A modulação da velocidade de varredura não é uniforme em toda a tela. O ganho docircuito SVM varia de forma a obter um mínimo de efeito no centro, aumentandogradualmente para um máximo de efeito nas laterais. Esta modulação provoca a impressãode um nível uniforme de nitidez em toda a tela

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O circuito SVM aproveita uma parcela do sinal de luminância que é extraído do emissor dotransistor Q-202 ( PCB-AV ). Este sinal é aplicado à base do transistor Q-8011, cuja cargade coletor é composta de uma malha RLC, que em conjunto com a malha RC do emissor,determina a resposta de frequência do estágio. A resposta é acentuada nas altasfrequências, ou seja, nos picos de transição do sinal de luminância. A saída do transistorconsiste apenas destes picos de transição, embora o transistor os amplifique e inverta.O sinal de coletor do transistor Q-8011 é enviado aos amplificadores Q-8007, Q-8006 eQ-8005 os quais acionam os drivers SVM ( Q-8003 e Q-8004 ) e a saída SVM ( Q-8001 eQ-8002 ).

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CIRCUITO DE ÁUDIO

Referindo-se a figura abaixo, podemos observar que o circuito de áudio é compostobasicamente de quatro circuitos integrados: IC-202, IC-301. IC-302 e IC3A0. O principalestágio do circuito de áudio está contido no IC-3A0 ( decodificador stereo ), no qual ébaseada a explanação deste capítulo.

DECODIFICADOR STEREO

Para entender com maior clareza o processo de demodulação dos sinais de rádio-difusãostereo, é necessário em primeiro lugar entender os fundamentos do televisor stereo, cujaestrutura é muito semelhante a estrutura do FM stereo, utilizado em rádio por muitos anos.No espéctro de frequência reservado para transmissão dos sinais de áudio no televisorstereo, estão incluidos três sinais desenvolvidos no transmissor:

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• L+ R = Sinal de áudio monoaural obtido pela adição dos sinais de áudio do canalesquerdo com o canal direito. Este sinal é utilizado como sinal primário pelos televisoresmonoaurais.

• L− R = Sinal que representa o resultado da subtração do canal direito do canal esquerdo.Este sinal modula em AM uma sub-portadora de 31.50kHz, a qual é suprimida durante oprocesso de transmissão ( somente as bandas laterais são transmitidas ).O receptor deve reconstruir a sub-portadora suprimida durante a transmissão, para que sejapossível demodular o sinal L− R. Após demodulado, o sinal L− R é adicionado ao sinal L+ Rde forma a reconstituir os sinais do canal esquerdo e direito.

• PILOTO = Sinal de valor igual à metade da sub-portadora L− R ( 15,734kHz ), cuja funçãoé recriar no receptor de televisão esta sub-portadora, necessária ao processo dedemodulação.

Existe ainda um quarto sinal transmitido durante a rádio-difusão dos sinais de TV stereo; oprograma separado de áudio, ou SAP. Este sinal consiste da parcela do sinal de áudioreferente ao segundo idioma. O sinal SAP modula em FM uma portadora de 78,6kHz, que éprocessada separadamente pelo receptor. Isso proporciona ao usuário a habilidade deselecionar ou não o sinal SAP.O espéctro de frequência dos sinais de TV stereo está ilustrado na figura abaixo. O gráficorepresenta o sinal obtido na saída do detector de FM

O sinal L− R está contido em uma gama de frequência que vai de 50Hz à 15.00kHz.Localizado entre a excursão superior do sinal L+ R e a banda inferior do sinal L− R, está osinal PILOTO, estabilizado na frequência horizontal de 15.734kHz. O sinal L− R estácontido nas bandas laterais da sub-portadora de 31.50kHz e extende-se 15.00kHz acima eabaixo deste valor. Finalizando, o sinal SAP modulado em FM, extende-se de 65.00kHz à95.00kHz. Este sinal reproduz no processo de demodulação um sinal de áudio quecompreende um range de 50Hz à 12.00kHz.

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O diagrama em blocos do decodificador stereo está ilustrado na figura abaixo. o circuitodivide-se em quatro estágios distintos: demodulador stereo, demodulador SAP, redutor deruídos DBX e bloco matriz.

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DEMODULADOR STEREO

A porção L− R do sinal composto de áudio foi utilizada para modular uma sub-portadora de31.468kHz, a qual foi suprimida durante o processo de rádio-difusão. Como resultado,somente as bandas laterais foram transmitidas. Para extrair o sinal L− R contido nasbandas laterais, o receptor deve recriar a sub-portadora. Devido a esta necessidade, o sinalPILOTO é transmitido como parte integrante do sinal composto de áudio. Este sinal éutilizado como referência pelo circuito PLL, de forma a recriar a sub-portadora suprimidadurante o processo de transmissão.

O circuito PLL é composto basicamente por um VCO e um comparador de fase. Afrequência de operação do VCO equivale a oito vezes a frequência do sinal PILOTO, ouseja 125.872kHz. Esta frequência é submetida a um bloco divisor, de onde são extraidos31.468kHz equivalentes à frequência da sub-portadora e 15.734kHz, os quais são aplicadosao comparador de fase em conjunto com o sinal PILOTO proveniente do bloco stereo LPF.O comparador de fase tem como função, sincronizar a frequência de operação do VCOcom a frequência da sub-portadora L− R, que foi suprimida durante o processo detransmissão. Em outras palavras, sincroniza-la com o sinal PILOTO, já que este representauma parcela da sub-portadora. O comparador de fase recebe em suas entradas, o sinalPILOTO e o sinal que representa uma amostra da frequência do VCO. Os dois sinaispossuem a mesma frequência, porém diferem um do outro 90° em termos de fase.Conforme esta diferença de fase varia, o comparador gera em sua saída um sinal de erro,que é convertido em um nível DC pelo filtro R/C conectado aos terminais 5 e 6. O nível DCresultante é então aplicado ao VCO, a fim de controlar sua frequência de operação.

Uma vez recriada e sincronizada, a sub-portadora L− R é encaminhada ao demoduladorL− R. O demodulador multiplica o sinal da sub-portadora recriada pelo circuito PLL, com osinal L− R proveniente do bloco cancelador do sinal PILOTO, para demodular o sinal L− R.

O sinal L+ R é obtido por meio de uma de-ênfase fixa, visto que não há necessidade derecriar-se uma sub-portadora.

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DEMODULADOR SAP

Conforme visto anteriormente, o sinal SAP modula em FM uma sub-portadora de78.670kHz, com as bandas laterais extendidas de 65.00kHz à 95.00kHz. Como o sinal SAPestá acima da frequência da sub-portadora L− R, o mesmo pode ser separado do sinalcomposto de áudio através de um BPF.

Uma vez separado, o sinal SAP é enviado ao bloco demodulador. O demodulador consistede um VCO, um filtro LOOP e um comparador de fase. O VCO gera uma frequência igual a10 fH, ou seja, 157.34kHz. Esta frequência é submetida a um divisor por dois e aplicada aocomparador de fase em conjunto com o sinal da sub-portadora SAP proveniente do BPF.Quando o sinal SAP é nulo, a frequência da sub-portadora é idêntica à frequência fornecidapelo divisor por dois ( 78.67kHz ), portanto, a saída do comparador é zero. Na presença dosinal SAP, a frequência da sub-portadora é desviada do seu valor central, resultando emuma comparação fora de quadratura. Consequentemente, a saída do comparador passa aser diferente de zero, o que corresponde ao sinal SAP demodulado.

Após demodulado, o sinal SAP atravessa um LPF, onde são filtrados os ruídos de altafrequência.

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REDUTOR DE RUÍDOS DBX

O estágio DBX consiste basicamente de uma ênfase variável ( VARIABLE EMPHASIS ) eum amplificador controlado por tensão ( VCA ). A ênfase variável atua essencialmente nossinais acima das frequências médias e o amplificador controlado por tensão, nos sinaisabaixo das frequências médias.O tratamento executado pelo circuito, depende da amplitudee da frequência dos sinais a ele aplicados.

Os sinais que chegam ao estágio DBX são aplicados a um LPF, onde são minimizadas asinterferências causadas por componentes de valor igual à frequência horizontal, porém nãosincronizadas com o sinal PILOTO ( Ex: ruídos provocados pelo sinal de vídeo e perda desincronismo ). Em seguida os sinais percorrem dois caminhos destintos: Uma parcela dossinais que atravessou o LPF é encaminhada a um TRAP de 2 fH e a um bloco compostopor um filtro espectral ( SPECTRAL FILTER ) e um filtro de banda larga ( WIDE BANDFILTER ). O filtro espectral separa os sinais de alta frequência e os envia a um detectorRMS ( SPECTRAL RMS ). O detector RMS, como o próprio nome sugere, detecta o valorRMS dos sinais fornecidos pelo filtro espectral e os converte em um nível DC, que por suavez controla a ênfase variável. O tempo de ação do detector RMS é determinado pelocapacitor conectado ao terminal 22 e pelo ajuste interno de corrente ( TIMINGCURRENT ). A corrente interna é determinada pelos resistores conectados ao terminal 21.

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O filtro de banda larga, executa o mesmo trabalho que o filtro espectral, porém com relaçãoaos sinais de baixa frequência. O detector RMS ( WIDE BAND RMS ), atua sobre o ganhodo amplificador controlado por tensão. O tempo de ação do detector RMS, também édeterminado por um capacitor, o qual é conectado ao terminal 23 e pelo ajuste interno decorrente.

A outra parcela dos sinais provenientes do LPF, é aplicada aos blocos de ênfase variável eamplificador controlado por tensão, onde os sinais são trabalhados com base nos níveisfornecidos pelos detectores RMS, de maneira a reestabelecer a forma original dos sinais L−R e SAP, visto que estes sinais foram enfatizados durante o processo de transmissão.

MATRIX

Este último estágio do decodificador stereo visa obter a partir do sinais L− R e L+ R, ossinais de áudio do canal esquerdo e direito.A operação do circuito pode ser expressa como segue:

( L+ R ) + ( L− R ) = 2 LR− R = 2 L( L+ R ) − ( L− R ) = 2 RL− R = 2 R

Um exemplo de circuito matrix está ilustrado na figura abaixo. Conforme a expressãoacima, podemos concluir que: os sinais aplicados à entrada do primeiro amplificador,resultam em uma saída igual a 2 L, pois os sinais são somados em uma matriz resistiva. Osegundo amplificador processa uma subtração dos sinais L+ R e L− R, já que cada umdeles é aplicado a uma de suas entradas. Na saída do diferenciador, estarão presentesapenas as diferenças existentes entre as duas entradas. Estas diferenças só existem naporção R dos sinais L+ R e L− R ( −R ≠ R ), portanto, a saída será igual a 2 R.

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TRANSCODIFICADOR

O transcodificador baseia-se em dois circuitos integrados: o decodificador CXA1228S e ocodificador MC13077P. O CXA1228S decodifica os sinais de chroma e envia-os ( na formade componentes de diferença de cor R−Y e B−Y ) ao MC13077P, cuja função é codificarestes sinais e mixa-los ao sinal de luminância.

O CXA1228S opera travado no sistema PAL-M e o MC13077P no sistema NTSC, portanto,pode-se concluir em princípio que o circuito transcodificador converte os sinais PAL-M emNTSC, antes dos mesmos atingirem os processadores da PCB-PIP e PCB-AV.As figuras que seguem ilustram a diagramação interna de cada um dos circuitos integradosutilizados pelo transcodificador.

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O sinal de vídeo é separado em sinais de chroma e luminância, via filtro LC-6001. Estessinais são aplicados aos terminais 24 e 27 do decodificador IC-6002, respectivamente.O sinal de chroma que atravessou o filtro LC-6001, pode conter variações de amplitude,devido principalmente ao processo de transmissão, assim sendo, torna-se necessário umcontrole automático de ganho. Este controle deve ser derivado de alguma parte querepresente o nível médio dos sinais, e que não varie com o conteúdo da cena. Sem duvidanenhuma o sinal BURST é o único que atende a estas exigências, portanto, ele deve serseparado e utilizado como referência de amplitude.

No circuito ACC, uma parcela do sinal de saída é aplicada ao bloco BURST GATE, o qual égatilhado pelo BURST FLAG, que por sua vez coincide com o período do BURST. O blocoBURST GATE separa o sinal BURST e encaminha-o ao bloco ACC DET, cuja função édesenvolver um nível DC proporcional ao sinal BURST por ele recebido, e com issocontrolar o bloco ACC.

O sinal de chroma segue então para o bloco BLK. Neste bloco são aplicados os pulsos deBLANKING ( apagamento ) provenientes do bloco BLK PLS GEN. Estes pulsos, tambémcoincidentes com o BURST, inibem o bloco BLK durante este período, extraindo assim oBURST do sinal de chroma.

Apenas o sinal de chroma atinge os blocos ACK e C AMP. O bloco ACK tem como função,cortar a entrada do amplifidador de chroma durante uma transmissão em preto e branco;para tal, o bloco recebe uma tensão proveniente do ACK DET, que por sua vez trabalhacom base no sinal BURST.

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Do amplificador de chroma, o sinal segue por dois caminhos distintos: terminal 21 e blocoADD SUB. A separação se faz necessária, devido a inversão da componente R−Y linha alinha durante o processo de transmissão ( característica do sistema PAL ). A parcela dosinal de chroma que flui pelo terminal 21, é aplicada a uma linha de atraso de 63.5µS( 1 fH ) e devolvida ao circuito via terminal 19, depois do ajuste imposto pelotransformador T-6001 ( vetor ). O sinal atravessa então um amplificador ( DL AMP ), quecompensa as perdas impostas pela linha de atraso e casa a impedância de saída damesma com a respectiva entrada do circuito integrado ( terminal 19 ). A saída doamplificador é aplicada a um bloco somador ( ADD SUB ) em conjunto com a outra parcelado sinal de chroma que deriva do bloco C AMP. Os dois sinais são somados vetorialmentee enviados ao demodulador. No demodulador as componentes de diferença de cor R−Y e B−Y são obtidas segundo a recriação da sub-portadora pelo bloco VXO. A sub-portadora dechroma suprimida durante a transmissão e recriada pelo bloco VXO, é dividida emcomponentes de 0° e 90° antes de ser aplicada ao demodulador. 0° para o demodulador B−Y e 90° invertidos linha a linha para o demodulador R−Y. Os sinais demodulados fluementão para os terminais 16 ( R−Y ) e 17 ( B−Y ), finalizando o processo de decodificação.

Com relação ao inversor da sub-portadora, o mesmo trabalha em função de ummultivibrador ( FF ), o qual gera uma frequência igual à metade da frequência horizontal.Esta frequência é aplicada ao bloco INV, que por sua vez inverte a sub-portadora recriadapelo bloco VXO linha sim, linha não. A sincronização do VXO é obtida através do APC, emcujas entradas são aplicadas o BURST e a portadora de 90°. O APC compara a fase entreestes dois sinais e executa uma realimentação direcionada ao VXO, de forma que adiferença de fase permaneça sempre em 90°.A função do identificador ( ID ) é detectar a inversão imposta à componente R−Y. Se umerro for detectado, o identificador atua sobre o multivibrador afim de efetuar a correção.

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O sinal de luminância é aplicado ao terminal 27, de onde é amplificado e grampeado parasair pelo terminal 18.

Para codificar as componentes de diferença de cor, é necessário gerar uma sub-portadoracorreta e confiável. Este pre-requisito é obtido por meio de um oscilador a cristal conectadoao terminal 8 do codificador IC-6003. A frequência de operação é de 14.318180MHz, ouseja, 4X fsc. Esta frequência é submetida a um divisor por quatro e aplicada ( emquadratura ) aos moduladores R−Y e B−Y. A modulação é efetuada por dois moduladoresbalanceados, os quais são acionados por uma portadora em quadratura, fornecida pelodivisor interno.

Uma vez moduladas, as componentes de diferença de cor são somadas e aplicadas a umBPF via terminal 17. A soma dos moduladores produz uma saída rica em componentesharmônicos, por esta razão, e para reduzir a possibilidade de cruzamento de cores, umtransformador BPF é introduzido no circuito para limitar a banda de chroma.

Após filtrado e limitado, o envelope de chroma é recombinado com a informação deluminância para produzir uma saída de vídeo composto no terminal 2.

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TABELA DE FUNÇÕES DO PROCESSADOR PIP M65607SP

TERMINAL NOME I / O FUNÇÃO1 HD I entrada do pulso de sincronismo horizontal2 DVss1 I terra do sistema digital3 AGND I terra do sistema analógico4 − R I entrada da tensão de referência do conversor AD5 VIN I entrada do sinal de vídeo6 + R I entrada da tensão de referência do conversor AD7 VG2 I entrada da tensão de referência do conversor DA8 AVcc I alimentação do sistema analógico9 IRI I entrada da corrente de referência do conversor DA10 YOUT O saída do sinal de luminância11 VG1 O saída da tensão constante do conversor DA12 COUT O saída do sinal de chroma13 DVcc1 I alimentação do circuito digital14 RESET I entrada do nível de RESET ( L )15 CONT0 I não utilizado16 CONT1 I não utilizado17 BGP O saída do pulso BURST GATE18 TIO I / O terminal teste19 DVss3 I terra do sistema digital20 TI1 I / O terminal teste21 FCS I entrada do sinal da sub-portadora22 TI2 I / O terminal teste23 CLK I entrada do clock de transferência24 TI3 I / O terminal teste25 SWM O saída do pulso de chaveamento ( PIP / PRINCIPAL )26 CSYNC I entrada do sinal de sincronismo composto27 CAS O saída do controle da memória de vídeo28 ADD0 O saída de endereço da memória de vídeo29 ADD1 O30 ADD2 O31 ADD3 O32 ADD7 O33 DVcc2 I alimentação do circuito digital34 ADD4 O saída de endereço da memória de vídeo35 ADD5 O36 ADD6 O37 RAS O saída do controle da memória de vídeo38 WBWE O39 W1 O saída de dados40 W0 O41 DTOE O saída do controle da memória de vídeo42 SIO1 I entrada de dados43 SIO0 I44 SC O saída de dados45 DVss2 I terra do sistema digital46 SIO3 I entrada de dados47 SIO2 I48 W3 O saída de dados49 W2 O50 SCLX I entrada do clock de transferência ( comando serial )51 SDAX I entrada de dados ( comando serial )52 SDAA I / O entrada / saída do comando serial

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TABELA DE FUNÇÕES DA MEMÓRIA DE VÍDEO HM53461ZP

TERMINAL NOME I / O FUNÇÃO1 I/03 I / O entrada / saída de dados ( porta RAM )2 I/04 I / O3 SOE I habilitação da porta SAM4 SI/03 I / O entrada / saída de dados ( porta SAM )5 SI/04 I / O6 Vss I terra do sistema7 SC I entrada do clock serial8 SI/01 I / O entrada / saída de dados ( porta SAM )9 SI/02 I / O10 DT/OE I / O habilitação da saída de dados11 I/01 I / O entrada / saída de dados ( porta RAM )12 I/02 I / O13 WE I entrada de controle da memória ( habilitação de escrita )14 RAS I entrada de controle da memória ( endereço de fila )15 A6 I entrada de endereço16 A5 I17 A4 I18 Vcc I alimentação do sistema19 A7 I entrada de endereço20 A3 I21 A2 I22 A1 I23 A0 I24 CAS I entrada de controle da memória ( endereço de coluna )

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TABELA DE FUNÇÕES DO PIP SW M52694P

TERMINAL NOME I / O FUNÇÃO1 SUBV I entrada dosinal de vídeo ( PIP )2 GND I terra do sistema3 YOUT O saída do sinal de luminância ( MAIN / PIP )4 SIN I entrada do sinal de sincronismo composto5 COUT O saída do sinal de chroma ( MAIN / PIP )6 XIN I terminal de conexão do oscilador de 4 fsc ( 14.3MHz )7 ACCF I filtro do circuito ACC8 XOUT O terminal de conexão do oscilador de 4 fsc ( 14.3MHz )9 APCF I filtro do circuito APC10 CIN I entrada do sinal de chroma ( MAIN )11 Vcc I alimentação do sistema12 YIN I entrada do sinal de luminância ( MAIN )13 SOUT O saída do sinal de sincronismo14 PIPSW I entrada do controle de chaveamento da função PIP15 4 FSC O saída do oscilador de 4 fsc ( 14.3mhz )16 FSC O saída do oscilador de 4 fsc dividido por 4 ( 3.57MHz )17 BLDF I filtro do circuito detector de nível do BURST18 BGPIN I entrada dos pulsos BGP19 VREF O saída da tensão de referência20 SUBC I entrada do sinal de chroma ( PIP)21 VCA I / O saída do amplificador VCA / controle FREE RUN22 SUBY I entrada do sinal de luminância ( PIP )23 VREF O saída da tensão de referência24 SOUT O saída do sinal de vídeo ( PIP )

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QUESTIONÁRIO

1)- Qual a função dos resistores R-950 e R-951 ?

2)- Qual a função do IC-701 ?

3)- Qual a função do MASTER e do SLAVE em um sistema I2C-bus ?

4)- Descreva o funcionamento de um circuito PLL básico.

5)- Qual a função da linha PSC em um sistema FS ?

6)- Qual a função da linha ENABLE em um sistema FS ?

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7)-Qual a função da linha LOCK em um sistema FS ?

8)-Qual a função do circuito SVM ?

9)- Qual a função do IC-3A0 ?

10)- Qual a função do sinal PILOTO contido no sinal de áudio composto ?