influÊncia de parÂmetros tecnolÓgicos e geomÉtricos sobre

CENTRO UNIVERSITÁRIO DA FEI

RAFAEL ASSALTI

INFLUÊNCIA DE PARÂMETROS TECNOLÓGICOS E GEOMÉTRICOS SOBRE O

DESEMPENHO DE TRANSISTORES SOI DE CANAL GRADUAL

São Bernardo do Campo

2015

RAFAEL ASSALTI

INFLUÊNCIA DE PARÂMETROS TECNOLÓGICOS E GEOMÉTRICOS SOBRE O

DESEMPENHO DE TRANSISTORES SOI DE CANAL GRADUAL

São Bernardo do Campo

2015

Dissertação de Mestrado apresentada ao

Centro Universitário da FEI como parte dos

requisitos necessários para a obtenção do

título de Mestre em Engenharia Elétrica.

Orientadora: Profa. Dra. Michelly de Souza.

ASSALTI, Rafael

Influência de Parâmetros Tecnológicos e Geométricos sobre o

Desempenho de Transistores SOI de Canal Gradual / Rafael Assalti. São

Bernardo do Campo, 2015.

141 f. : il.

Dissertação - Centro Universitário da FEI.

Orientador: Profa. Dra. Michelly de Souza.

1. Transistor SOI nMOSFET - Canal Gradual. 2. Transistor SOI

nMOSFET - Comportamento analógico. 3. Transistor SOI nMOSFET -

Associação Série Assimétrica. I. Souza, Michelly, orient. II. Título.

CDU 621.382.3

Aluno: Rafael Assalti Matrícula: 113122-6

Título do Trabalho: Influência de parâmetros tecnológicos e geométricos sobre o desempenho de transistores SOI de canal gradual.

Área de Concentração: Dispositivos Eletrônicos Integrados

Orientador: Prof.ª Dr.ª Michelly de Souza

Data da realização da defesa: 25/02/2015 ORIGINAL ASSINADA

A Banca Examinadora abaixo-assinada atribuiu ao aluno o seguinte: APROVADO REPROVADO

São Bernardo do Campo, 25 de Fevereiro de 2015.

MEMBROS DA BANCA EXAMINADORA

Prof.ª Dr.ª Michelly de Souza

Ass.: ____________________________________________

Prof. Dr. Victor Sonnenberg

Ass.: ____________________________________________

Prof.ª Dr.ª Talitha Nicoletti Régis

Ass.: ____________________________________________

VERSÃO FINAL DA DISSERTAÇÃO

ENDOSSO DO ORIENTADOR APÓS A INCLUSÃO DAS

RECOMENDAÇÕES DA BANCA EXAMINADORA

________________________________________

Aprovação do Coordenador do Programa de Pós-graduação

______________________________________________

Prof. Dr. Carlos Eduardo Thomaz

A Deus, aos meus familiares, amigos,

professores e a todos aqueles que me

ajudaram a concluir o mestrado.

AGRADECIMENTOS

Inicialmente, gostaria de agradecer a Deus, pela sua constante ajuda em superar todos

os obstáculos que se fizeram presentes ao longo deste trabalho.

Aos meus pais, pelo incentivo e total apoio, instruindo-me ao caminho certo, sempre

com uma mão amiga.

À querida Débora Moraes, pelo seu amor, carinho, companheirismo, sempre me

incentivando.

À minha orientadora Profa. Dra. Michelly de Souza, por sua contínua atenção,

paciência e dedicação para o cumprimento dos objetivos deste trabalho, pela amizade

conquistada. Agradeço todos os seus conselhos e correções que me fizeram crescer e evoluir.

Ao Prof. Dr. Denis Flandre, do Laboratório de Microeletrônica da Université

catholique de Louvain, Bélgica, por disponibilizar os dispositivos utilizados neste estudo e

colaborar com sugestões referentes ao desenvolvimento deste trabalho.

Aos professores, Dr. Marcelo Antonio Pavanello, Dr. Salvador Pinillos Gimenez e Dr.

Rodrigo Trevisoli Doria, pelos ensinamentos e apoio.

Aos colegas de pesquisa, Genaro, Renan, Bruna, Lígia, Juliana, Arianne, Márcio,

André, Carla, pelos momentos de alegria, aprendizado, apoio e amizade que contribuíram

para o sucesso deste estudo.

Ao Centro Universitário da FEI, que prontamente concedeu acesso ao laboratório e a

toda infraestrutura necessária para a realização das atividades de pesquisa.

À FAPESP, pelo suporte financeiro durante estes dois anos, permitindo a realização

deste trabalho.

RESUMO

Este trabalho tem como objetivo estudar a influência de parâmetros tecnológicos, geométricos

e de polarização sobre o comportamento analógico dos transistores Silício-Sobre-Isolante

nMOSFET de Canal Gradual (GC SOI), comparando-os com os dispositivos SOI

convencionais, a partir de resultados obtidos através de medidas experimentais e simulações

numéricas bidimensionais de dispositivos e de processo.

Resultados recentes de transistores GC SOI mostraram, para uma tecnologia SOI comercial

totalmente depletada de 150 nm, que um comprimento da região fracamente dopada de 100

nm proporciona o maior aumento do ganho de tensão de malha aberta, independentemente do

comprimento total de canal, em comparação com um transistor de canal uniformemente

dopado de mesma dimensão total. De modo a confirmar a existência do comprimento da

região fracamente dopada que otimiza o ganho de tensão de malha aberta para a tecnologia de

2 μm da Universidade Católica de Louvain, foi estudado o desempenho analógico dos

transistores GC com variações nos comprimentos total de canal e da região fracamente

dopada.

A influência de parâmetros tecnológicos, tais como concentração de dopantes da região

fortemente dopada, espessuras da camada de silício e do óxido de porta, também foi avaliada,

mantendo em todos os casos, o transistor operando em depleção completa. Por meio de

simulações, foi constatado que o aumento no valor destes parâmetros eleva o comprimento da

região fracamente dopada que otimiza o ganho de tensão intrínseco. A espessura do filme de

silício mostrou ser o parâmetro tecnológico que menos influencia este comprimento

otimizado. O aumento da concentração de dopantes da região fortemente dopada e do

comprimento total de canal permitiu o maior incremento no máximo ganho de tensão de

malha aberta, sendo observada uma elevação de aproximadamente 18 e 100 dB,

respectivamente. A frequência de ganho unitário melhorou significativamente com o aumento da

concentração de dopantes da região fortemente dopada para longos comprimentos da região

fracamente dopada, uma vez que a mais alta concentração de dopantes reduz o comprimento

efetivo de canal. A influência da polarização de porta também foi analisada, sendo notado que o

aumento desta provoca uma diminuição tanto do comprimento da região fracamente dopada que

maximiza o ganho de tensão de malha aberta quanto do próprio ganho de tensão intrínseco.

Outro parâmetro analógico analisado neste presente estudo foi a tensão de ruptura de dreno. Ao

contrário do ganho de tensão intrínseco, não foi verificado deslocamento do comprimento da

região fracamente dopada que otimiza a tensão de ruptura de dreno com variações da sobretensão

de condução. Experimentalmente, o comprimento da região fracamente dopada para máxima

tensão de ruptura de dreno se manteve em 0,5 μm, o qual é menor do que o comprimento da

região fracamente dopada para máximo ganho de tensão intrínseco.

Adicionalmente, foi realizada uma análise comparativa em aplicações com espelhos de

corrente do tipo fonte comum entre transistores SOI uniformemente dopados e de canal

gradual, e associação série de transistores SOI. Quando a associação série de transistores SOI

é constituída por dois transistores de concentração de dopantes diferentes (Associação Série

Assimétrica – A-SC), seu comportamento se assemelha ao transistor de canal gradual. Pela

primeira vez, comprovou-se o melhor desempenho de transistores A-SC em circuitos

analógicos. A associação série assimétrica e os transistores de canal gradual promoveram

maiores resistência de saída e excursão do sinal de saída, bem como melhor precisão de

espelhamento em espelhos de corrente fonte comum quando comparada com o mesmo

circuito implementado com transistores convencionais de canal longo, com desempenho ainda

superior para os espelhos de corrente formados por transistores de canal gradual.

Palavras-chave: Transistor SOI nMOSFET de Canal Gradual. Comportamento analógico.

Associação Série Assimétrica SOI nMOSFET.

ABSTRACT

This work aims to study the influence of technological and geometrical parameters, and bias

on the analog performance of Graded-Channel Silicon-On-Insulator nMOSFET transistors

(GC SOI), in comparison to the conventional SOI devices, through results obtained by

experimental measurements and two-dimensional numerical simulations of devices and

process.

Recent results of GC SOI transistors showed, for a commercial fully depleted SOI technology

of 150 nm, that a length of lightly doped region of 100 nm provides the highest increase in the

intrinsic voltage gain, regardless of total channel length, in comparison with a uniformly

doped transistor of same total dimension. In order to confirm the existence of the length of

lightly doped region that optimizes the intrinsic voltage gain for 2 μm technology from

Catholic University of Louvain, it was studied the analog performance of GC transistors with

variations in the total channel and lightly doped region lengths.

The influence of technological parameters, such as doping concentration of highly doped

region, silicon film and front gate oxide thicknesses, was also evaluated, maintaining in all

cases, the transistor operating in full depletion. By simulation results, it was verified that the

increase of these parameters raises the length of lightly doped region which optimizes the

intrinsic voltage gain. The silicon film thickness showed to be the technological parameter

which less influences this optimized length. The increase of doping concentration of highly

doped region and total channel length allowed the largest increment in the maximum intrinsic

voltage gain, being observed an increase of approximately 18 and 100 dB, respectively. The

unit gain frequency was significantly improved by increasing the doping concentration of

highly doped region for long lengths of lightly doped region, since the highest doping

concentration reduces the effective channel length. The influence of gate bias was also

analyzed, its increase causes a reduction in the length of lightly doped region which optimizes

the intrinsic voltage gain as well as the value of the intrinsic voltage gain.

Other analog parameter analyzed in this present study was the breakdown voltage. Unlike the

intrinsic voltage gain, it was not verified a displacement of the length of lightly doped region

which optimizes the breakdown voltage with variations of gate voltage overdrive.

Experimentally, the length of lightly doped region for maximum breakdown voltage was kept

at 0.5 μm, which is smaller than the length of lightly doped region for maximum intrinsic

voltage gain.

Additionally, a comparative analysis was performed in applications with common-source

current mirrors between uniformly doped SOI and graded-channel transistors, and self-

cascode SOI transistors. When the self-cascode SOI transistor is composed by two transistors

of different doping concentration (Asymmetric Self-Cascode – A-SC), its behavior is similar

to the graded-channel transistor. For the first time, it was shown the improved performance of

A-SC transistors in analog circuits. The asymmetric self-cascode and graded-channel

transistors promoted larger output resistance and output signal excursion, as well as better

mirroring precision in common-source current mirrors in comparison with the same circuit

implemented with long channel conventional transistors, with performance even higher for

the current mirrors composed by graded-channel transistors.

Keywords: Graded-Channel SOI nMOSFET transistor. Analog performance. Asymmetric

Self-Cascode SOI nMOSFET.

LISTA DE FIGURAS

Figura 1 – Perfil transversal do transistor SOI nMOSFET. ..................................................... 29

Figura 2 – Diagrama de bandas de energia para os transistores MOS convencional (A) e SOI

de camada espessa (B). ........................................................................................... 31

Figura 3 – Diagrama de bandas de energia para o transistor SOI de camada fina. .................. 32

Figura 4 – Mobilidade dos elétrons independente do campo elétrico em função da

concentração de dopantes para temperatura de 300 K. .......................................... 40

Figura 5 – Distribuição das cargas de depleção em dispositivos SOI MOSFETs totalmente

depletados de canal longo (A) e curto (B). ............................................................. 43

Figura 6 – Curva IDS x VDS de um transistor SOI totalmente depletado, indicando a ocorrência

da elevação da corrente de dreno causada pelo fenômeno de ionização por impacto

(A). Curva d(1/gD)/dVDS x gD em função de VDS para obtenção das tensões de

saturação e de ruptura de dreno (B). ....................................................................... 45

Figura 7 – Amplificador de tensão com um único transistor MOS. ......................................... 46

Figura 8 - Curva IDS x VDS de um transistor SOI totalmente depletado de L = 0,75 μm com

VGT = 200 mV, indicando a tensão Early do dispositivo. ....................................... 47

Figura 9 – Representação esquemática da relação gm/IDS para transistores MOS convencional

e SOI de camada fina operando em saturação. ....................................................... 48

Figura 10 – Transistor SOI nMOSFET totalmente depletado com perfil de dopantes

assimétrico na região de canal (GC SOI nMOSFET). ............................................ 50

Figura 11 – Curvas IDS x VGF (A) e gm x VGF (B), ambas com VDS = 0,1 V, de transistores GC

SOI e SOI nMOSFET convencional, todos com L = 4 μm. .................................. 51

Figura 12 – Concentração de elétrons ao longo do comprimento de canal para diversas tensões

de porta com L = 4 μm e LLD/L = 0,5. .................................................................... 52

Figura 13 – Curvas IDS/W x VDS (A) e gD/W x VDS (B) com VGT = 150 mV de transistores GC

SOI (L = 2 μm) e SOI nMOSFET convencional com L = 1 e 2 μm. ..................... 53

Figura 14 – Ganho de tensão de malha aberta em função do comprimento da região

fracamente dopada simulado para transistores GC SOI com diversos comprimentos

totais de canal e concentrações de dopantes, extraído com VDS = 1 V e VGT = 200

mV. ......................................................................................................................... 54

Figura 15 – Perfil da associação série SOI nMOSFET totalmente depletada composta por

transistores de concentrações de dopantes diferentes no canal (A-SC SOI

nMOSFET). ............................................................................................................ 55

Figura 16 - Espelho de corrente em configuração do tipo fonte-comum para a associação série

de transistores. ........................................................................................................ 56

Figura 17 – Curvas IDS x VGT com VDS = 1,5 V (A) e IDS x VDS com VGT = 200 mV (B) para

transistores SOI convencional e de canal gradual com diversas relações LLD/L e L

= 2 μm. .................................................................................................................... 60

Figura 18 – Curvas gm x VGT com VDS = 1,5 V (A) e gD x VDS com VGT = 200 mV (B) para

transistores SOI convencional e de canal gradual com diversas relações LLD/L e L

= 2 μm. .................................................................................................................... 61

Figura 19 – Tensão de limiar em função do comprimento efetivo de canal para dispositivos

SOI com diversos comprimentos totais de canal, extraídos com VDS = 50 mV. .... 61

Figura 20 – Transcondutância e condutância de saída em função do comprimento efetivo de

canal para transistores SOI com diversos comprimentos totais de canal, extraídas

com VDS = 1,5 V e VGT = 200 mV. ........................................................................ 62

Figura 21 – Ganho de tensão de malha aberta em função do comprimento efetivo de canal

para dispostivos SOI com diversos comprimentos totais de canal, extraídos com

VDS = 1,5 V e VGT = 200 mV. ................................................................................ 63

Figura 22 – Corrente de dreno e sua derivada normalizadas em função de VGS, polarizado com

VDS = 1,5 V (A e B), e em função de VDS, polarizado com VGT = 200 mV (C e D)

para vários L e relações LLD/L. ............................................................................... 64

Figura 23 – Transcondutância em função da sobretensão de condução para transistores SOI

convencional e de canal gradual com diversas relações LLD/L e L = 2 μm,

polarizados com VDS = 50 mV (A) e 1,5 V (B). ..................................................... 65

Figura 24 – Características IDS(VDS) e gD(VDS) para transistores SOI convencional e de canal

gradual com diversas relações LLD/L e L = 2 μm, polarizados com VGT = 200 mV.

................................................................................................................................ 66

Figura 25 – Secção transversal do transistor SOI de canal gradual de L = 2 μm e LLD/L = 0,5

obtido a partir da simulação do processo de fabricação. ........................................ 67

Figura 26 – Transcondutância em função do comprimento LLD para transistores com diversos

comprimentos totais de canal, extraída com VDS = 1,5 V e VGT = 200 mV. .......... 68

Figura 27 – Condutância de saída em função do comprimento LLD para transistores com

diversos comprimentos totais de canal, extraída com VDS = 1,5 V e VGT = 200 mV.

................................................................................................................................ 68

Figura 28 – Ganho de tensão intrínseco em função do comprimento LLD para transistores com

diversos comprimentos totais de canal, extraído com VDS = 1,5 V e VGT = 200 mV.

................................................................................................................................ 69

Figura 29 – Comprimento otimizado da região fracamente dopada em função do comprimento

total de canal, extraído com VDS = 1,5 V e VGT = 200 mV. ................................... 70

Figura 30 – Ganho de tensão de malha aberta experimental (A) e simulado (B) em função do

comprimento LLD, extraído com VGT = 200 mV e VDS = 1,5 V para diversos

comprimentos totais de canal. ................................................................................ 71

Figura 31 - Ganho de tensão de malha aberta em função da transcondutância, extraído com

VGT = 200 mV e VDS = 1,5 V para vários comprimentos totais de canal e da região

fracamente dopada. ................................................................................................. 72

Figura 32 – Tensão de ruptura de dreno em função do comprimento da região fracamente

dopada para diversos comprimentos totais de canal, extraída com VGT = 200 mV.

................................................................................................................................ 73

Figura 33 – Tensão de limiar em função do comprimento LLD, variando um ou dois

parâmetros tecnológicos quando comparado com os dados iniciais (curva com

quadrados fechados). .............................................................................................. 74

Figura 34 – Transcondutância em função do comprimento LLD, extraída com VGT = 200 mV e

VDS = 1,5 V para diversas concentrações de dopantes da região fortemente dopada.

................................................................................................................................ 75

Figura 35 – Transcondutância em função da sobretensão de condução para diversas

concentrações de dopantes da região fortemente dopada, obtida para LLD = 0,2 (A)

e 1,4 μm (B). ........................................................................................................... 76

Figura 36 – Concentração de elétrons ao longo do comprimento de canal para duas

concentrações de dopantes da região fortemente dopada e duas sobretensões de

condução, extraída a 3 nm abaixo da primeira interface com VDS = 0 V para LLD =

0,4 (A) e 1,4 μm (B). .............................................................................................. 76

Figura 37 – Condutância de saída em função do comprimento LLD, extraída com VGT = 200

mV e VDS = 1,5 V para diversas concentrações de dopantes da região fortemente

dopada. .................................................................................................................... 77

Figura 38 – Ganho de tensão de malha aberta em função do comprimento LLD, extraído com

VGT = 200 mV e VDS = 1,5 V para diversas concentrações de dopantes da região

fortemente dopada. ................................................................................................. 78

Figura 39 – Transcondutância e condutância de saída (A) e ganho de tensão de malha aberta

(B) em função da concentração de dopantes da região fortemente dopada, extraído

com VDS = 1,5 V e VGT = 200 mV nos comprimentos LLD otimizados. ................ 79

Figura 40 – Ganho de tensão de malha aberta em função da transcondutância, extraído com

VGT = 200 mV e VDS = 1,5 V para diversas concentrações de dopantes da região

fortemente dopada. ................................................................................................. 80


VDS = 1,5 V para diversas espessuras da camada de silício. .................................. 81


mV e VDS = 1,5 V para diversas espessuras da camada de silício. ......................... 81


VGT = 200 mV e VDS = 1,5 V para diversas espessuras da camada de silício. ....... 82


VGT = 200 mV e VDS = 1,5 V para diversas espessuras da camada de silício. ....... 83


VDS = 1,5 V para diversas espessuras do óxido de porta. ....................................... 83


mV e VDS = 1,5 V para diversas espessuras do óxido de porta. ............................. 84


VGT = 200 mV e VDS = 1,5 V para diversas espessuras do óxido de porta. ........... 85


VGT = 200 mV e VDS = 1,5 V para diversas espessuras do óxido de porta. ........... 86


VDS = 1,5 V, variando Toxf e TSi simultaneamente. ................................................ 87


mV e VDS = 1,5 V, variando Toxf e TSi simultaneamente. ...................................... 87


VGT = 200 mV e VDS = 1,5 V, variando Toxf e TSi simultaneamente. ..................... 88


VGT = 200 mV e VDS = 1,5 V, variando Toxf e TSi simultaneamente. ..................... 89

Figura 53 – Transcondutância em função do comprimento LLD, extraído com VDS = 1,5 V

para diferentes sobretensões de condução. ............................................................. 90

Figura 54 – Condutância de dreno em função do comprimento LLD, extraído com VDS = 1,5 V

para diferentes sobretensões de condução. ............................................................. 90

Figura 55 – Ganho de tensão de malha aberta em função do comprimento LLD (A) e da

transcondutância (B), extraído com VDS = 1,5 V para diferentes sobretensões de

condução. ................................................................................................................ 91

Figura 56 – Tensão de ruptura de dreno em função do comprimento LLD para diferentes

sobretensões de condução. ...................................................................................... 92

Figura 57 – Relação gm/IDS em função da sobretensão de condução para dispositivos com L =

2 μm. ....................................................................................................................... 92

Figura 58 – Transcondutância em função de LLD e VGT, extraído com VDS = 1,5 V para L = 2

μm. .......................................................................................................................... 93

Figura 59 – Condutância de dreno em função de LLD e VGT, extraído com VDS = 1,5 V para L

= 2 μm. .................................................................................................................... 93

Figura 60 – Ganho de tensão de malha aberta em função de LLD e VGT, extraído com VDS =

1,5 V para L = 2 μm. .............................................................................................. 94

Figura 61 – Comprimento LLD otimizado em função do comprimento total de canal, extraído

com VDS = 1,5 V e diversos VGT. ........................................................................... 95

Figura 62 – Transcondutância extraída nos comprimentos LLD que otimizam AV em função do

comprimento total de canal para VDS = 1,5 V e diversos VGT. ............................... 96

Figura 63 – Máximo ganho de tensão de malha aberta em função do comprimento total de

canal, extraído com VDS = 1,5 V e diversos VGT. ................................................... 96

Figura 64 – Tensão de ruptura de dreno em função do comprimento LLD para diversas

sobretensões de condução e L = 2 μm. ................................................................... 97

Figura 65 – Curvas experimentais da corrente de dreno (A) e da transcondutância (B) em

função da sobretensão de condução para transistores convencionais, associações

séries simétrica e assimétrica de transistores com comprimento total de canal de 4

μm, extraídas com VDS = 50 mV. ........................................................................... 99

Figura 66 – Curvas experimentais da corrente de dreno (A) e da condutância de saída (B) em

função da tensão de dreno para transistores convencionais, associações séries

simétrica e assimétrica de transistores com comprimento total de canal de 4 μm,

extraídas com VGT = 200 mV. .............................................................................. 100

Figura 67 – Curvas experimentais IOUT/IIN (A) e sua razão Desvio Padrão/Média (B) em

função da corrente de entrada para espelhos de corrente compostos por transistores

convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, extraídas com VIN = VOUT. ........................ 101

Figura 68 - Curvas experimentais da corrente de entrada em função da tensão de entrada em

escalas linear (A) e logarítmica (B) para espelhos de corrente compostos por

transistores convencionais, associações séries simétrica e assimétrica de

transistores com comprimento total de canal de 4 μm. ........................................ 102

Figura 69 – Curvas experimentais (IOUT/IIN) em função da corrente de entrada para espelhos

de corrente compostos por transistores convencionais, associações séries simétrica

e assimétrica de transistores com comprimento total de canal de 4 μm, extraídas

com VOUT = 1,5 V. ................................................................................................ 103

Figura 70 – Curvas experimentais da corrente de saída em função da tensão de saída para

espelhos de corrente compostos por transistores convencionais, associações séries

simétrica e assimétrica de transistores com comprimento total de canal de 4 μm,

polarizadas com IIN = 1 μA (A) e 100 μA (B). ..................................................... 104

Figura 71 – Curvas experimentais da resistência de saída em função da corrente de entrada

para espelhos de corrente compostos por transistores convencionais, associações


μm, extraídas com VOUT = 1,1 V. ......................................................................... 106

Figura 72 – Curvas simuladas (IOUT/IIN) em função da corrente de entrada normalizada para

espelhos de corrente compostos por transistores convencionais, canal gradual e

associações séries simétrica e assimétrica de transistores com comprimento total

de canal de 2 e 4 μm, extraídas com VOUT = 1,5 V. ............................................. 108

Figura 73 – Curvas simuladas da corrente de saída em função da tensão de saída para espelhos

de corrente compostos por transistores convencionais, canal gradual, associações


μm, extraídas com IIN = 1 μA. .............................................................................. 109

Figura 74 - Curvas simuladas (IOUT/IIN) em função da corrente de entrada normalizada para

espelhos de corrente compostos por transistores A-SC (canal gradual) de diferentes

LD (LLD) e LS (LHD) fixo em 2 μm (A), e diferentes LS (LHD) com LD (LLD) fixo em

2 μm (B), extraídas com VOUT = 1,5 V. ................................................................ 110

Figura 75 - Curvas simuladas da corrente de saída em função da tensão de saída para espelhos

de corrente compostos por transistores A-SC (canal gradual) de diferentes LD

(LLD) e LS (LHD) fixo em 2 μm (A), e diferentes LS (LHD) com LD (LLD) fixo em 2

μm (B), extraídas com IIN = 1 μA. ........................................................................ 111

LISTA DE TABELAS

Tabela 1 – Tensões de ruptura de dreno extraídas para diversas relações (LLD/L)eff. .............. 62

Tabela 2 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco simulados para

diferentes comprimentos totais de canal. ................................................................ 71

Tabela 3 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco para diferentes

concentrações NHD .................................................................................................. 78


espessuras da camada de silício. ............................................................................. 82


espessuras do óxido de porta. ................................................................................. 85

Tabela 6 – Ganho de tensão de malha aberta do transistor SOI convencional, comprimento

LLD otimizado e o máximo ganho de tensão intrínseco para duas sobretensões de

condução. ................................................................................................................ 94

Tabela 7 – Tensão de saturação, tensão de ruptura de dreno e excursão do sinal de saída para

diferentes espelhos de corrente polarizados em regimes de inversão moderada e

forte. ...................................................................................................................... 105

LISTA DE ABREVIATURAS E SIGLAS

A-SC Asymmetric Self-Cascode (Associação Série Assimétrica)

CMOS Complementary Metal-Oxide-Semiconductor (Metal-Óxido-

Semicondutor Complementar)

DIBL Drain-Induced Barrier Lowering (Redução da Barreira Induzida pelo

Dreno)

FD Fully Depleted (Totalmente Depletado)

GC Graded-Channel (Canal Gradual)

HD Highly Doped (Fortemente Dopado)

LD Lightly Doped (Fracamente Dopado)

LDD Lightly Doped Drain (Dreno Fracamente Dopado)

LPLV Low-power Low-voltage (Baixa potência Baixa tensão)

MD Transistor near the Drain of SC Structure (Transistor próximo ao

Dreno da Estrutura SC)

MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor (Transistor de

Efeito de Campo Metal-Óxido-Semicondutor)

MS Transistor near the Source of SC Structure (Transistor próximo à Fonte

da Estrutura SC)

NFD Near-Fully Depleted (Quase Totalmente Depletado)

PD Partially Depleted (Parcialmente Depletado)

QIN Input Transistor of the Current Mirror (Transistor de Entrada do

Espelho de Corrente)

QOUT Output Transistor of the Current Mirror (Transistor de Saída do

Espelho de Corrente)

SC Self-Cascode (Associação Série)

SOI Silicon-On-Insulator (Silício-Sobre-Isolante)

S-SC Symmetric Self-Cascode (Associação Série Simétrica)

STI Shallow Trench Isolation (Isolação por Trincheira)

UCL Catholic University of Louvain (Universidade Católica de Louvain)

ULSI Ultra Large Scale Integration (Integração em Ultra Larga Escala)

LISTA DE SÍMBOLOS

AV Ganho de tensão de malha aberta em baixa frequência

BVDS Tensão de ruptura de dreno [V]

CD Capacitância da região de depleção por unidade de área [F/cm2]

CL Capacitância de carga [F]

Coxb Capacitância do óxido enterrado por unidade de área [F/cm2]

Coxf Capacitância do óxido de porta do transistor SOI por unidade de área

[F/cm2]

CSi Capacitância da camada de silício por unidade de área [F/cm2]

EC Nível de energia inferior da faixa de condução [eV]

Eeff Campo elétrico normal médio no canal nas direções vertical e lateral

[V/cm]

EF Nível de Fermi do semicondutor [eV]

EFB Nível de Fermi do substrato [eV]

EFM Nível de Fermi do metal [eV]

Ei Nível de Fermi intrínseco [eV]

EV Nível de energia superior da faixa de valência [eV]

fT Frequência de ganho unitário [Hz]

gD Condutância de dreno [S]

gD,OUT Condutância de dreno do transistor de saída [S]

gD,SAT Condutância de dreno na região de saturação [S]

gm Transcondutância do transistor [S]

h Constante de Planck [6,63 x 10-34

J.s]

Ibias Corrente constante de polarização fornecida pela fonte de corrente [A]

IC Corrente de coletor do transistor bipolar parasitário [A]

Ich Corrente exclusivamente à estrutura MOS, sem ionização por impacto

[A]

IDS Corrente entre dreno e fonte [A]

IDS,GC Corrente entre dreno e fonte do transistor de canal gradual [A]

IDS,SAT Corrente de saturação entre dreno e fonte [A]

IDS,total Corrente de dreno total, considerando o efeito de ionização por impacto

[A]

Ii Corrente gerada por ionização por impacto [A]

IIN Corrente no ramo de entrada do espelho de corrente [A]

IOUT Corrente no ramo de saída do espelho de corrente [A]

IOUT/IIN Precisão de espelhamento

k Constante de Boltzmann [1,38066 x 10-23

J/K]

L Comprimento de máscara do canal do transistor [μm]

LD Comprimento de canal do transistor próximo ao dreno [μm]

Leff Comprimento efetivo do canal do transistor GC SOI [μm]

LLD Comprimento da região fracamente dopada no transistor GC SOI [μm]

LHD Comprimento da região fortemente dopada no transistor GC SOI [μm]

(LLD/L)eff Relação efetiva entre o comprimento da região fracamente dopada e o

comprimento de canal, no transistor GC SOI

LS Comprimento de canal do transistor próximo à fonte [μm]

M Fator de multiplicação de corrente devido ao elevado campo elétrico

m0 Massa do elétron [9,11 x 10-31

kg]

mce* Massa efetiva de condução para elétrons [kg]

mch* Massa efetiva de condução para lacunas [kg]

n Fator de corpo

NA Concentração de impurezas aceitadoras da camada de silício [cm-3

]

NA- Concentração de impurezas aceitadoras ionizadas da camada de silício

[cm-3

]

ND Concentração de impurezas doadoras em um semicondutor [cm-3

]

NHD Concentração de dopantes da camada de silício na região fortemente

dopada do canal [cm-3

]

ni Concentração intrínseca de portadores [cm-3

]

NLD Concentração de dopantes da camada de silício na região fracamente

dopada do canal [cm-3

]

q Carga elementar do elétron [1,6 x 10-19

C]

Qdepl Densidade de carga de depleção na camada de silício [C/cm2]

Qdepl,ef Densidade de carga de depleção efetiva da camada de silício [C/cm2]

Qinv Densidade de carga de inversão na primeira interface [C/cm2]

Qoxb Densidade de cargas fixas no óxido enterrado na segunda interface

[C/cm2]

Qoxf Densidade de cargas fixas no óxido de porta na primeira interface

[C/cm2]

QSB Densidade de carga de acumulação (QSB > 0) ou inversão (QSB < 0) na

segunda interface por unidade de área [C/cm2]

ROUT Resistência de saída do espelho de corrente [Ω]

rj Profundidade das junções de fonte e dreno [μm]

S Inclinação de sublimiar [mV/dec]

T Temperatura absoluta [K]

Toxb Espessura do óxido enterrado [nm]

Toxf Espessura do óxido de porta [nm]

TSi Espessura da camada de silício [nm]

VB Tensão aplicada ao substrato do transistor SOI [V]

VBS Tensão aplicada entre substrato e fonte do transistor MOS [V]

VBS,accB Tensão aplicada ao substrato para que a segunda interface acumule [V]

VD Tensão aplicada ao dreno do transistor SOI [V]

vds Componente alternada da tensão de saída do amplificador [V]

VDS Tensão entre dreno e fonte do transistor MOS [V]

VEA Tensão Early [V]

VFB Tensão de faixa plana da estrutura MOS [V]

VG Tensão aplicada à primeira porta do transistor SOI [V]

vgs Componente alternada da tensão de entrada do amplificador [V]

VGS Tensão entre porta e fonte do transistor MOS [V]

VGT Sobretensão de condução [V]

VI Tensão de entrada do amplificador [V]

VIN Tensão de entrada do espelho de corrente [V]

VO Tensão de saída do amplificador [V]

VOS Excursão do sinal de saída do espelho de corrente [V]

VOUT Tensão de saída do espelho de corrente [V]

VS Tensão aplicada à fonte do transistor SOI [V]

VSAT Tensão de saturação [V]

VTH Tensão de limiar da primeira interface [V]

VTH,accB Tensão de limiar da primeira interface com a segunda interface

acumulada [V]

VTH,deplB Tensão de limiar da primeira interface com a segunda interface

depletada [V]

VTH,HD Tensão de limiar da primeira interface da região fortemente dopada do

transistor GC SOI [V]

VTH,invB Tensão de limiar da primeira interface com a segunda interface

invertida [V]

W Largura do canal do transistor [μm]

xdmax Profundidade máxima da região de depleção [μm]

α Fator de acoplamento capacitivo do transistor MOS

αS Coeficiente de espalhamento [cm/V]

β Fator de ganho do transistor bipolar parasitário

ε0 Permissividade elétrica do vácuo [8,85 x 10-14

F/cm]

εox Permissividade elétrica do óxido de silício [3,45 x 10-13

F/cm]

εSi Permissividade elétrica do silício [1,06 x 10-12

F/cm]

ϕF Potencial de Fermi [V]

ϕMSB Diferença de função trabalho entre o substrato e a camada de silício [V]

ϕMSF Diferença de função trabalho entre o metal de porta e a camada de

silício [V]

ϕSB Potencial de superfície da segunda interface do transistor SOI [V]

ϕSF Potencial de superfície da primeira interface do transistor SOI [V]

λ Parâmetro que considera o efeito de modulação do comprimento de

canal devido à tensão aplicada ao dreno [V-1

]

μ0 Mobilidade dos portadores independente do campo elétrico [cm2/V.s]

μcc Mobilidade dos portadores devido ao espalhamento portador-portador

[cm2/V.s]

μn Mobilidade efetiva dos elétrons na região do canal [cm2/V.s]

μni Mobilidade dos portadores devido ao espalhamento por impurezas

neutras [cm2/V.s]

μps Mobilidade dos portadores devido ao espalhamento de rede [cm2/V.s]

μpse Mobilidade dos elétrons devido ao espalhamento de rede [cm2/V.s]

μpsh Mobilidade das lacunas devido ao espalhamento de rede [cm2/V.s]

μpsii Mobilidade dos portadores devido aos espalhamentos de rede e por

impurezas ionizadas [cm2/V.s]

μpsiie Mobilidade dos elétrons devido aos espalhamentos de rede e por

impurezas ionizadas [cm2/V.s]

σ Desvio padrão

σIout/Iin Desvio padrão da precisão de espelhamento

SUMÁRIO

1 INTRODUÇÃO ................................................................................................... 25

2 REVISÃO BIBLIOGRÁFICA ........................................................................... 28

2.1 Tecnologia silício-sobre-isolante ........................................................................... 28

2.1.1 Tipos de transistores SOI........................................................................................ 29

2.1.2 Vantagens do transistor SOI totalmente depletado ................................................... 32

2.2 Características elétricas básicas dos transistores SOI .......................................... 34

2.2.1 Tensão de limiar .................................................................................................... 34

2.2.2 Inclinação de sublimiar .......................................................................................... 36

2.2.3 Mobilidade ............................................................................................................ 37

2.2.4 Transcondutância ................................................................................................... 41

2.2.5 Efeitos de canal curto ............................................................................................. 42

2.2.6 Ionização por impacto ............................................................................................ 44

2.3 Características analógicas dos dispositivos .......................................................... 45

2.4 Transistor SOI MOSFET de Canal Gradual ....................................................... 49

2.5 Associação Série SOI MOSFET ........................................................................... 55

2.6 Espelhos de corrente fonte-comum ...................................................................... 56

2.7 Dispositivos medidos e simulações numéricas bidimensionais e do processo de

fabricação ............................................................................................................ 57

3 ANÁLISE DO DESEMPENHO ANALÓGICO DE TRANSISTORES GC

SOI ............................................................................................................... 59

3.1 Influência dos comprimentos total de canal e da região fracamente dopada no

desempenho analógico do transistor GC SOI nMOSFET ................................ 59

3.1.1 Resultados experimentais ....................................................................................... 59

3.1.2 Resultados simulados ............................................................................................. 63

3.2 Influência da redução dos parâmetros tecnológicos no desempenho analógico

do transistor GC SOI nMOSFET ...................................................................... 73

3.2.1 Influência da concentração de dopantes da região fortemente dopada sobre o LLD

otimizado .............................................................................................................. 74

3.2.2 Influência da espessura da camada de silício sobre o LLD otimizado.......................... 80

3.2.3 Influência da espessura do óxido de porta sobre o LLD otimizado .............................. 83

3.2.4 Influência da redução simultânea das espessuras do óxido de porta e da camada de

silício sobre o LLD otimizado ................................................................................ 86

3.3 Influência da polarização de porta sobre o desempenho analógico do

transistor GC SOI nMOSFET ........................................................................... 89

3.3.1 Resultados experimentais ....................................................................................... 89

3.3.2 Simulações numéricas bidimensionais .................................................................... 92

4 DESEMPENHO DO TRANSISTOR SOI NMOSFET DE CANAL GRADUAL

E A ASSOCIAÇÃO SÉRIE ASSIMÉTRICA DE TRANSISTORES SOI

NMOSFETS EM ESPELHOS DE CORRENTE COM ARQUITETURA

FONTE COMUM ............................................................................................... 98

4.1 Resultados experimentais da associação série assimétrica de transistores ...... 98

4.1.1 Vantagens da associação série assimétrica em nível de transistor .............................. 99

4.1.2 Precisão de espelhamento ..................................................................................... 100

4.1.3 Excursão do sinal de saída .................................................................................... 104

4.1.4 Resistência de saída ............................................................................................. 106

4.2 Simulações numéricas bidimensionais ............................................................... 107

5 CONCLUSÕES E TRABALHOS FUTUROS ................................................. 112

REFERÊNCIAS ................................................................................................ 116

APÊNDICE A ................................................................................................... 128

APÊNDICE B .................................................................................................... 132

APÊNDICE C ................................................................................................... 134

APÊNDICE D ................................................................................................... 137

APÊNDICE E .................................................................................................... 139

APÊNDICE F .................................................................................................... 140

25

1 INTRODUÇÃO

A tecnologia silício sobre isolante (Silicon-On-Insulator – SOI) se tornou uma real

alternativa para a tecnologia Metal-Óxido-Semicondutor Complementar (CMOS)

convencional para a implementação de circuitos integrados em altíssima escala de integração

(Ultra Large Scale Integration – ULSI), sejam eles analógicos ou digitais [1]. Os transistores

fabricados nesta tecnologia apresentam um material isolante que separa uma fina camada de

silício do restante do substrato. A presença desta camada isolante proporciona uma isolação

dielétrica intrínseca entre os dispositivos e o substrato, permitindo a diminuição das

dimensões da tecnologia Metal-Óxido-Semicondutor (MOS) convencional, em razão da

minimização dos efeitos parasitários. Inicialmente, a tecnologia SOI se restringiu a poucas

aplicações, devido à baixa qualidade das lâminas SOI fabricadas [1, 2], tal como operação em

ambientes sujeitos a altas temperaturas [3] e à radiação [4]. A partir da década de 80, a

tecnologia SOI passou a se tornar uma alternativa viável para a tecnologia MOS

convencional, em razão da enorme quantidade de estudos realizados em dispositivos SOI e

nas áreas de materiais, propiciando a fabricação de lâminas SOI de boa qualidade e menor

custo, aumentando consideravelmente o número de aplicações com esta tecnologia [1].

Devido às inúmeras vantagens da tecnologia SOI, as principais indústrias de

semicondutores do mundo começaram a apresentar, a partir da década de 90, os primeiros

circuitos comerciais construídos em tecnologia SOI [5, 6, 7], elevando-a de apenas um objeto

de estudo para uma real alternativa, confirmando a expectativa da comunidade científica de

que esta tecnologia seria a sucessora da tecnologia MOS convencional. Atualmente, circuitos

integrados de grande densidade e complexidade, tais como microprocessadores [8, 9, 10, 11] e

memórias de alta densidade [12], entre outros, vem sendo fabricados em tecnologia SOI pelas

principais empresas de semicondutores, tais como International Business Machines (IBM),

Advanced Micro Devices (AMD), Freescale, Toshiba, Sony, entre outras, ratificando o

excelente potencial em aplicações de alto desempenho [13].

Os dispositivos SOI de camada fina são transistores que apresentam uma redução da

espessura da camada de silício sobre o isolante e apresentam outros benefícios, tais como

atenuação dos efeitos de canal curto [14], do campo elétrico transversal [1], incremento da

mobilidade dos portadores na camada de inversão [15] e da transcondutância, entre outras

vantagens [16, 17, 18]. Embora possuam grande número de vantagens, os transistores SOI

26

apresentam baixa condutividade térmica, visto que o óxido enterrado funciona como um

isolante térmico, dificultando a dissipação de calor gerado pela passagem de corrente elétrica.

Este efeito é denominado de auto aquecimento e degrada a mobilidade dos portadores,

fazendo com que a condutância de dreno apresente valores negativos [1]. Além disso, os

transistores SOI possuem reduzida tensão de ruptura de dreno, uma vez que os pares elétron-

lacuna gerados devido ao elevado campo elétrico próximo ao dreno não tem por onde

escoarem em razão da presença do óxido enterrado, o que leva à ativação do transistor bipolar

parasitário inerente ao transistor MOS [19].

Como forma de reduzir a ocorrência dos efeitos bipolares parasitários, e assim

aumentar a tensão de ruptura dos dispositivos SOI, foi projetada uma estrutura denominada

transistor SOI de Canal Gradual (Graded-Channel (GC) SOI MOSFET) [20]. Este transistor

possui um perfil de dopagem assimétrico na região do canal do transistor, onde uma região

fortemente dopada (HD) próxima à fonte define a tensão de limiar do dispositivo, e uma

região fracamente dopada (LD) próxima ao dreno reduz a barreira de potencial na junção

canal-dreno e, por conseguinte, o pico do campo elétrico, permitindo uma minimização dos

efeitos decorrentes do alto campo elétrico. Além de atenuar a incidência de efeitos bipolares

parasitários, o transistor GC SOI MOSFET permite uma melhora nas características de saída

comparativamente ao dispostivo uniformemente dopado, promovendo um aumento da

transcondutância e, ao mesmo tempo, uma redução da condutância de saída, o que provoca

um incremento da tensão Early. Estas características são especialmente importantes para

transistores MOS em aplicações analógicas, com destaque para circuitos de baixa tensão de

alimentação e baixo consumo de potência (Low-Power Low-Voltage - LPLV) [21].

Desde o advento da estrutura de canal gradual, diversos artigos foram gerados,

comprovando a superioridade desta tecnologia quando comparados com transistores

uniformemente dopados principalmente em aplicações analógicas [22], tais como

amplificadores operacionais [21, 23], espelhos de corrente [24], buffers [25], aplicações em

rádio-frequência [26], etc. Como forma de prosseguir a avaliação desta tecnologia, este

trabalho tem como objetivo analisar como os parâmetros tecnológicos e geométricos

influenciam no seu desempenho analógico, tendo como objeto inicial de estudo, os

transistores GC SOI de tecnologia 2 μm da Université catholique de Louvain (UCL) com

diversos comprimentos de canal e relações LLD/L (relação entre o comprimento da região

fracamente dopada e o comprimento de máscara do canal). Esta análise foi realizada a partir

de simulações numéricas bidimensionais, utilizando o simulador de dispositivos Sentaurus

27

Device [27], bem como o simulador de processos Sentaurus Process [28], sendo variados os

seguintes parâmetros: comprimentos total de canal e da região fracamente dopada,

concentração de dopantes da região fortemente dopada, espessuras da camada de silício e do

óxido de porta. Foi analisada também a influência da polarização de porta sobre o

comportamento analógico do transistor SOI de canal gradual.

Adicionalmente, foi estudado o comportamento de transistores SOI de canal gradual e

a associação série de transistores SOI (Self-Cascode - SC) operando em espelhos de corrente

do tipo fonte comum. Esta associação é formada por dois transistores em série com suas

portas curto-circuitadas. Quando constituída por dois transistores de concentração de dopantes

diferentes (associação série assimétrica), sua configuração física e características elétricas se

assemelham ao transistor de canal gradual. No entanto, tem-se a presença de uma região

intermediária N+, responsável por reduzir o efeito de ionização por impacto, uma vez que

parte dos pares elétron-lacuna gerados se recombinam nesta região [29].

Este trabalho está dividido em 6 capítulos, conforme listado a seguir:

O Capítulo 2 apresenta um resumo da revisão bibliográfica básica que fundamenta este

trabalho, composto por uma introdução à tecnologia SOI MOSFET, suas principais

características físicas, elétricas, detalhamento dos parâmetros analógicos, bem como uma

introdução aos transistores GC SOI MOSFET e SC SOI MOSFET, enfatizando as suas

vantagens sobre os transistores uniformemente dopados. São apresentados também os

dispositivos medidos e os simuladores numéricos bidimensionais utilizados, assim como os

modelos analíticos para ajuste das curvas experimentais.

O Capítulo 3 aborda a análise do desempenho analógico dos dispositivos GC SOI

variando a polarização de porta e os seguintes parâmetros tecnológicos e geométricos:

comprimento total de canal e da região fracamente dopada, concentração de dopantes da

região fortemente dopada, espessuras da camada de silício e do óxido de porta, tendo como

objetivo a maximização do ganho de tensão de malha aberta, da tensão de ruptura de dreno e

da frequência de ganho de tensão unitário.

No Capítulo 4, é apresentada uma análise do comportamento de transistores GC SOI e

SC SOI em espelhos de corrente com arquitetura do tipo fonte comum, explicitando seus

diferenciais, no que diz respeito à excursão do sinal de saída, resistência de saída e precisão

de espelhamento.

Por fim, o Capítulo 5 apresenta as principais conclusões obtidas e as sugestões para

trabalhos futuros.

28

2 REVISÃO BIBLIOGRÁFICA

Este capítulo apresenta uma revisão bibliográfica sobre a tecnologia Silício-Sobre-

Isolante, tipos de transistores SOI, suas características elétricas e analógicas, bem como uma

introdução aos transistores SOI de Canal Gradual e Self-Cascode, analisando suas estruturas

físicas, seus diferenciais e aplicações.

2.1 TECNOLOGIA SILÍCIO-SOBRE-ISOLANTE

A tecnologia Silício-Sobre-Isolante tem-se constituído numa importante alternativa à

tecnologia MOS convencional (bulk MOS) de modo a sustentar a contínua redução das

dimensões enfrentada pelos circuitos CMOS e a necessidade por circuitos mais rápidos com

alta confiabilidade e alto desempenho [1].

Os transistores implementados na tecnologia MOS convencional são fabricados em

lâminas de silício com centenas de micrometros de espessura. No entanto, somente uma

pequena espessura próxima à superfície é utilizada para a fabricação dos circuitos e

dispositivos. Esta característica torna a tecnologia bulk susceptível às interações entre a região

ativa e o restante do substrato, provocando um conjunto de efeitos indesejáveis, por exemplo,

degradação do acoplamento capacitivo devido às elevadas capacitâncias parasitárias, e a

presença do tiristor parasitário, inerente à estrutura CMOS. O constante escalamento das

dimensões dos dispositivos resulta em uma intensificação destes efeitos indesejados [1]. A

adequação da tecnologia bulk, de modo a atenuar estes efeitos, torna as etapas de fabricação

mais complexas. Além disso, alternativas como implantação de halo [30], regiões de dreno

fracamente dopadas (Lightly Doped Drain – LDD) [31] e isolação por trincheira (Shallow

Trench Isolation – STI) [32] encarecem o processo de fabricação.

A tecnologia SOI se baseia no isolamento da região ativa da lâmina de silício do

restante do substrato, a partir de um óxido enterrado. A presença deste isolamento dielétrico

entre os dipositivos e o substrato promove uma série de vantagens em comparação com a

tecnologia MOS convencional, tais como eliminação do efeito tiristor parasitário, diminuição

das capacitâncias de junção, melhora da inclinação de sublimiar, menor efeito de canal curto,

maior densidade de integração, entre outros benefícios [1].

29

A Figura 1 apresenta o perfil transversal do transistor SOI nMOSFET, onde VG, VB,

VS e VD representam as tensões aplicadas nos eletrodos de porta, substrato, fonte e dreno,

respectivamente, Toxf é a espessura do óxido de porta, TSi é a espessura da camada de silício,

Toxb é a espessura do óxido enterrado e L é comprimento de máscara do canal. São também

indicadas as três interfaces Si-SiO2 presentes na estrutura SOI.

Figura 1 – Perfil transversal do transistor SOI nMOSFET.

Fonte: elaborada pelo autor

2.1.1 TIPOS DE TRANSISTORES SOI

Existem dois modos de funcionamento dos dispositivos SOI MOSFET, os quais

podem ser divididos em modo acumulação e modo inversão (ou enriquecimento). Neste

trabalho será estudado apenas o transistor modo inversão, por se tratar do dispositivo mais

comum [1].

No caso de transistores MOS convencionais, a região de depleção se inicia a partir da

interface Si-SiO2 até atingir a profundidade máxima da região de depleção (xdmax), a qual é

dada pela equação (1) [33]:

A

FSimaxd

N.q

2.2x

(1)

onde ƐSi é a permissividade elétrica do silício, NA é a concentração de impurezas aceitadoras

do substrato, q é a carga elementar do elétron e ϕF é o potencial de Fermi, dado por

30

i

AF

n

Nln.

q

T.k, onde k é a constante de Boltzmann, T é temperatura absoluta e ni é a

concentração intrínseca de portadores.

As características elétricas dos dispositivos SOI são extremamente dependentes da

espessura e concentração de dopantes da camada de silício e da temperatura de operação, uma

vez que NA e T alteram a espessura da camada de depleção. Desta maneira, três tipos de

transistores podem ser obtidos: de camada fina, de camada média e de camada espessa.

O dispositivo SOI parcialmente depletado (partially depleted – PD) ou de camada

espessa apresenta uma camada de silício com espessura superior a 2.xdmax, não permitindo a

interação entre as regiões de depleção geradas pela primeira e segunda interfaces, ou seja,

tem-se a formação de uma região neutra entre as duas interfaces. Caso o corpo seja aterrado, o

dispositivo SOI PD terá comportamento similar ao do transistor MOS convencional. No

entanto, se o corpo for mantido eletricamente flutuando, o transistor apresentará efeitos de

corpo flutuante [34], tais como, os efeitos bipolar parasitário e de elevação abrupta da

corrente (Efeito Kink). Por sua similaridade de operação com os dispostivos MOS

convencionais aliado com a diminuição das capacitâncias de junção [35], os primeiros

dispositivos SOI fabricados foram de camada espessa [36, 37, 38].

A Figura 2 apresenta os diagramas de faixas de energia para o transistor MOS

convencional (A) e SOI de camada espessa (B), onde EC corresponde ao nível de energia

inferior da banda de condução, EV o nível de energia superior da banda de valência, Ei o nível

intrínseco, EF o nível de Fermi do semicondutor (silício), EFM o nível de Fermi do eletrodo de

porta, EFB o nível de Fermi do substrato, VGS a tensão entre porta e fonte e VBS a tensão entre

substrato e fonte.

31

Figura 2 – Diagrama de bandas de energia para os transistores MOS convencional (A) e SOI de camada espessa

(B).


O dispositivo SOI totalmente depletado (fully depleted – FD) ou de camada fina possui

uma camada de silício com espessura inferior a xdmax. Desta forma, as regiões de depleção da

primeira e segunda interfaces estarão em contato para tensões de porta superiores à tensão de

limiar, independentemente da tensão aplicada ao substrato, excetuando-se quando houver uma

fina camada de acumulação (inversão) na segunda interface, caso uma alta tensão negativa

(positiva) for aplicada ao substrato, respectivamente. Como as regiões de depleção interagem

entre si, há uma dependência entre os potenciais de superfície da primeira e segunda

interfaces (ϕSF e ϕSB, respectivamente), originando um melhor acoplamento eletrostático em

toda a espessura da camada de silício. Os dispositivos SOI totalmente depletados apresentam

as melhores características elétricas entre os transistores SOI, tais como redução do campo

elétrico horizontal [39], maior mobilidade dos portadores na região de canal [40], menor

inclinação de sublimiar [1], menor ocorrência dos efeitos de canal curto [14], entre outras

vantagens. No entanto, uma das desvantagens do dispositivo SOI FD é a dependência entre a

tensão de limiar com a espessura da camada de silício [41]. A Figura 3 apresenta o diagrama

de faixas de energia para o transistor SOI de camada fina.

(A) (B)

32

Figura 3 – Diagrama de bandas de energia para o transistor SOI de camada fina.


Os dispositivos de camada média (near-fully depleted SOI – NFD) são aqueles que

apresentam xdmax < TSi < 2.xdmax, ou seja, a camada de silício poderá ou não ficar

completamente depletada, dependendo da tensão aplicada ao substrato, sendo assim, este

transistor poderá se comportar como parcialmente ou totalmente depletado.

2.1.2 VANTAGENS DO TRANSISTOR SOI TOTALMENTE DEPLETADO

As vantagens do transistor SOI MOSFET totalmente depletado em relação ao MOS

convencional e SOI MOSFET parcialmente depletado se devem ao seu menor fator de corpo

(n) devido ao melhor acoplamento capacitivo do SOI FD. O fator de corpo age notavelmente

sobre a inclinação de sublimiar, bem como sobre o nível de corrente fornecido pelo

dispositivo [42], atuando como uma força contrária ao controle do potencial de superfície da

primeira interface pelo eletrodo de porta, sendo dado pela equação (2):

1n (2)

onde α corresponde ao fator de acoplamento capacitivo do transistor MOS que apresenta

diferentes valores dependendo do tipo de transistor e de como o dispositivo está polarizado,

dado por:

33

oxf

D

C

C (3)

para transistores MOS convencionais e PD SOI;

oxf

Si

C

C (4)

para transistores FD SOI com a segunda interface em acumulação;

)CC.(C

C.C

oxbSioxf

oxbSi

(5)

para transistores FD SOI com a segunda interface em depleção.

Onde CD é a capacitância da região de depleção por unidade de área, dada por

maxd

Si

Dx

C

; Coxf é a capacitância do óxido de porta por unidade de área, dada por

oxf

ox

oxfT

C

; Coxb é a capacitância do óxido enterrado por unidade de área, expressa por

oxb

ox

oxbT

C

; CSi é a capacitância da camada de silício por unidade de área, expressa por

Si

Si

SiT

C

e Ɛox é a permissividade elétrica do óxido.

O fator de corpo apresenta o menor valor para transistores SOI de camada fina com a

segunda interface depletada [43], sendo muito próximo da unidade, enquanto que os

transistores SOI de camada fina com a segunta interface acumulada apresentam o maior valor,

seguindo a seguinte tendência:

n SOI totalmente depletado < n MOS convencional < n SOI com a segunda interface acumulada

As correntes de dreno (IDS) de primeira ordem em triodo e em saturação [44] são

exibidas, respectivamente, nas equações (6) e (7):

34

Triodo:

2

V.nV).VV(

L

C..WI

2

DS

DSTHGS

oxfn

DS (6)

Saturação:

2

THGS

oxfn

SAT,DS )VV(n.L.2

C..WI

(7)

onde W é a largura de canal do transistor, μn é a mobilidade efetiva dos elétrons no canal, VTH

é a tensão de limiar do transistor e VDS é a tensão entre dreno e fonte.

O menor fator de corpo apresentado pelos transistores SOI totalmente depletados

permite a eles um aumento do nível de corrente de dreno comparativamente aos dispositivos

MOS convencionais, SOI PD e SOI FD com a segunda interface em acumulação, se

polarizados com mesmas tensões de dreno e de porta, e com tensões de limiar idênticas [1].

2.2 CARACTERÍSTICAS ELÉTRICAS BÁSICAS DOS TRANSISTORES SOI

Nesta seção, serão discutidos os parâmetros elétricos básicos dos transistores SOI para

o entendimento do presente trabalho, dando ênfase também aos efeitos parasitários e de corpo

flutuante.

2.2.1 TENSÃO DE LIMIAR

A tensão de limiar de um transistor MOSFET corresponde à tensão de porta necessária

para provocar a inversão da superfície de silício, permitindo a formação de um canal de

condução de corrente entre fonte e dreno, sendo atingida quando o potencial na superfície da

camada de silício é de aproximadamente 2ϕF. A tensão de limiar do transistor nMOS

convencional é obtida pela equação (8) [33].

oxf

maxdA

FFBTHC

x.N.q2VV (8)

35

Onde VFB é a tensão de faixa plana, dada por oxf

oxf

MSFC

Q ; ϕMSF é a diferença de

função trabalho entre o metal de porta e o silício; Qoxf é a densidade de carga fixa no óxido de

porta por unidade de área.

Para o transistor SOI parcialmente depletado, a tensão de limiar na primeira interface é

idêntica à do transistor MOS convencional, dada pela equação (8), uma vez que não há

interação entre as regiões de depleção da primeira e segunda interfaces.

Concernente ao transistor SOI totalmente depletado, no qual se verifica uma interação

entre as regiões de depleção da primeira e segunda interfaces, as tensões aplicadas à porta e ao

substrato podem ser calculadas a partir das equações de Lim & Fossum [42], desprezando-se

as armadilhas de interface:

oxf

invdepl

SB

oxf

Si

SF

oxf

Si

oxf

oxf

MSFGSC

)QQ.(5,0.

C

C.

C

C1

C

QV

(9)

oxb

SBdepl

SB

oxb

Si

SF

oxb

Si

oxb

oxb

MSBBSC

)QQ.(5,0.

C

C1.

C

C

C

QV

(10)

onde ϕMSB é a diferença de função trabalho entre o substrato e a camada de silício; Qoxb é a

densidade de carga fixa por unidade de área no óxido enterrado; Qdepl é a densidade de cargas

de depleção por unidade de área na camada de silício, dada por SiAdepl T.N.qQ ; Qinv é a

densidade de carga de inversão por unidade de área (Qinv < 0) na primeira interface e QSB é a

densidade de carga de inversão (QSB < 0) ou de acumulação (QSB > 0) na segunda interface,

ambas por unidade de área.

O acoplamento existente entre os potenciais aplicados à porta e ao substrato,

evidenciado pelas equações (9) e (10), torna a tensão de limiar da primeira interface do SOI

nMOSFET de camada fina dependente da tensão aplicada ao substrato, conforme equações

11, 12 e 13:

36

Segunda interface acumulada (VTH,accB), onde ϕSF = 2ϕF, ϕSB = 0 e Qinv = 0:

oxf

depl

F

oxf

Si

oxf

oxf

MSFaccB,THC

Q.5,02.

C

C1

C

QV

(11)

Segunda interface invertida (VTH,invB), onde ϕSF = 2ϕF, ϕSB = 2ϕF e Qinv = 0:

oxf

depl

F

oxf

oxf

MSFinvB,THC

Q.5,02

C

QV (12)

Segunda interface depletada (VTH,deplB), onde ϕSF = 2ϕF, 0 < ϕSB < 2ϕF e Qinv = 0:

)VV.()CC.(C

C.CVV accB,BSBS

oxbSioxf

oxbSi

accB,THdeplB,TH

(13)

onde VBS,accB é a tensão aplicada ao substrato necessária para acumular a segunda interface,

obtida a partir da equação (10) com ϕSF = 2ϕF, ϕSB = 0 e QSB = 0.

Deve-se ressaltar que as equações (11), (12) e (13) só são válidas se as espessuras da

camada de inversão e de acumulação forem insignificantes em comparação com a espessura

da camada de silício [42].

2.2.2 INCLINAÇÃO DE SUBLIMIAR

A inclinação de sublimiar (S) é a variação da tensão aplicada à porta necessária para

variar a corrente de dreno em uma década na região de sublimiar [45], dada por:

)I(logd

dVS

DS

GS (14)

Na região de sublimiar, a equação da corrente de dreno é predominantemente de

difusão [33]. Realizadas algumas simplicações, obtém-se a equação (15) [46]:

37

)10ln(.q

T.k.n)1)(10ln(.

q

T.kS (15)

A inclinação de sublimiar é um parâmetro muito interessante, pois é capaz de definir a

velocidade de resposta do transistor MOS, uma vez que, quanto menor for o seu valor, mais

rápido ocorrerá o chaveamento entre corte e condução, além de permitir a utilização de

menores tensões de limiar, sem aumentar a corrente de fuga do dispositivo, fato este

especialmente adequado para aplicações de baixa tensão de alimentação [47].

De acordo com a equação (15), verifica-se que o fator de corpo influencia na

inclinação de sublimiar. Os dispositivos SOI totalmente depletados possuem menor fator de

corpo comparativamente aos transistores MOS convencionais, conforme mostrado na seção

2.1.2. Desta forma, tem-se que:

S SOI totalmente depletado < S MOS convencional < S SOI com a segunda interface acumulada

Em temperatura ambiente, a inclinação de sublimiar dos transistores SOI totalmente

depletados é muito próxima do limite teórico de 60 mV/dec, ao passo que este valor é de

aproximadamente 90 mV/dec para os transistores MOS convencionais [48].

2.2.3 MOBILIDADE

A mobilidade dos portadores consiste em um parâmetro essencial que mensura a

eficácia do transistor MOSFET quanto ao fornecimento de corrente. Ao se deslocarem ao

longo da rede cristalina do semicondutor, os portadores sofrem a atuação de diversos

mecanismos de espalhamento que degradam sua mobilidade. Estes mecanismos de

degradação da mobilidade são divididos em quatro categorias, conforme mostrado a seguir:

Espalhamento de rede ou por fônons (lattice scattering): O espalhamento de rede se

deve à interação entre os portadores e as vibrações na rede cristalina (fônons). Quanto menor

for a temperatura, menor o número de vibrações do cristal semicondutor, incrementando a

mobilidade. Este mecanismo de espalhamento pode ser descrito pelo modelo de Sah et al

[49]:

38

h,e

hb0,eb0

h,e

ha0,ea0

psh,pse

300

T.

1

300

T.

1

1 (16)

onde o índice e é referente ao elétrons e h, às lacunas; μ0ea = 4195 cm2/Vs; μ0eb = 2153

cm2/Vs; μ0ha = 2502 cm

2/Vs; μ0hb = 591 cm

2/Vs; αe = αh = 1,5; βe = 3,13 e βh = 3,25. Neste

modelo, a combinação dos fônos ópticos e acústicos é feita pela regra de Mathiessen [50].

Espalhamento por impurezas ionizadas (ionized impurity scattering): Este mecanismo

está associado ao maior espalhamento sofrido pelos portadores quando a temperatura

aumenta, uma vez que mais portadores estão disponíveis na banda de condução, degradando

sua mobilidade. A equação (17) apresenta o modelo empírico de Caughey e Thomas [51] para

os elétrons, onde são considerados simultaneamente os mecanismos de espalhamento de rede

e por impurezas ionizadas.

ae

e,ref

A

emin,pse

emin,psiie

N

N1

(17)

Onde )Tlog(.505,4517,197emin, ;

2,3

17

e,ref300

T.10.12,1N

;

065,0

ae300

T.72,0

e NA

- é a concentração de impurezas aceitadoras ionizadas.

Para lacunas, o índice e deve ser alterado pelo índice h; )Tlog(.597,259,110hmin,

;

2,3

17

h,ref300

T.10.23,2N

e aeah .

39

Espalhamento portador-portador (carrier-to-carrier scattering): O mecanismo de

espalhamento portador-portador é muito importante para alta dopagem devido à maior

densidade de portadores na faixa de condução, o que reduz a mobilidade dos elétrons e

lacunas. A equação (18) apresenta o modelo que contabiliza os efeitos do espalhamento

portador-portador sobre a mobilidade [52].

3

1

A

28

A

17

cc

N.T.10.28,81ln.N

10.2 (18)

Para o semicondutor tipo n, substitui-se apenas NA pela concentração de impurezas

doadoras no corpo (ND) na equação (18).

Espalhamento por impurezas neutras (neutral-impurity scattering): O mecanismo de

espalhamento por impurezas neutras está relacionado com as impurezas não ionizadas em

baixas temperaturas. Para concentrações de impurezas neutras superiores a 1018

cm-3

e baixas

temperaturas, a influência deste espalhamento sobre a mobilidade se torna notória,

degradando-a, podendo ser modelada, para os elétrons, por meio da equação (19) [53]:

T.k

E.

3

1

E

T.k.

3

2.C

e,ni

e,ni

0ni (19)

onde 2

AA

3

Si

*

ce

33

0 10.)NN.(h..5

m.q..2C

;

2

Si

0

0

*

ce19

e,ni .m

m.10.136,1E

; h é a constante de

Planck; mce* é a massa efetiva de condução para os elétrons [50]; m0 é a massa do elétron e Ɛ0

é a permissividade dielétrica do vácuo. Para o caso de lacunas, é necessário determinar os

valores de C0 e Eni na equação (19), utilizando a massa efetiva de condução para as lacunas

(mch*).

Estes mecanismos de espalhamento, tratados de forma independente, podem ser

agrupados fazendo uso da regra de Mathiessen. Por não serem dependentes das tensões

aplicadas, a mobilidade (μ0) obtida não contabiliza os efeitos do campo elétrico.

40

niccpsii

0 111

1

(20)

Constata-se a presença de apenas três mecanismos de espalhamento, visto que μps não

está incluso na equação de μ0, isto se deve ao termo μpsii já considerar simultaneamente os

espalhamentos de rede e por impurezas ionizadas.

A Figura 4 apresenta a mobilidade dos elétrons independente do campo elétrico em

função da concentração de dopantes para temperatura de 300 K. Pode-se notar que o aumento

da concentração de dopantes provoca uma diminuição da mobilidade devido ao maior número

de portadores disponíveis na banda de condução que está relacionado com o mais intenso

espalhamento por impurezas ionizadas.

1E15 1E16 1E17 1E18 1E19

0

200

400

600

800

1000

1200

1400

1600

0 [cm

2/V

s]

NA [cm

-3]

T=300K

Figura 4 – Mobilidade dos elétrons independente do campo elétrico em função da concentração de dopantes para

temperatura de 300 K.


Ao aplicar uma tensão à porta, um campo elétrico vertical é criado, promovendo a

atração dos portadores para a interface óxido-silício. Por apresentar maior rugosidade, a

superfície de silício degrada a mobilidade dos portadores [45]. Além disso, ao aplicar uma

tensão junto ao dreno, um campo elétrico lateral é gerado, causando uma redução da

mobilidade, em virtude da saturação da velocidade dos portadores.

41

Diversos são os modelos para a determinação da mobilidade contabilizando os efeitos

dos campos elétricos horizontal e vertical. A equação (21) exibe um modelo para o cálculo da

mobilidade levando em consideração os efeitos do campo elétrico [54].

effS

0

nE.1

(21)

Onde αS é o coeficiente de espalhamento e Eeff é o campo elétrico efetivo nas direções

vertical e horizontal.

Para o transistor SOI totalmente depletado, o campo elétrico atuante é menor quando

comparado com o transistor MOS convencional, o que reduz a degradação da mobilidade

[40].

2.2.4 TRANSCONDUTÂNCIA

A transcondutância (gm) do transistor MOS é o parâmetro elétrico que mensura a

eficiência do controle da tensão de porta sobre a corrente de dreno do dispositivo, dada pela

equação (22):

GS

DS

mdV

dIg (22)

As transcondutâncias em triodo e saturação para transistores MOS são dadas pelas

equações (23) e (24), respectivamente, obtidas a partir da derivada das expressões de corrente

apresentadas nas equações (6) e (7) [44].

DSoxfn

GS

DS

m V.L

W.C.

dV

dIg (23)

)VV.(L

W.

n

C.

dV

dIg THGS

oxfn

GS

SAT,DS

m

(24)

42

As equações de transcondutância são diretamente proporcionais à mobilidade dos

portadores. Desta maneira, a transcondutância pode ser utilizada como parâmetro de análise

da mobilidade. Conforme observado na equação (24), a transcondutância em saturação é

dependente do fator de corpo. Assim, os transistores SOI totalmente depletados apresentam

maior transcondutância, na região de saturação, do que os transistores MOS convencionais e

SOI de camada fina com a segunda interface em acumulação devido ao menor fator de corpo,

assegurando um melhor controle da corrente de dreno pela porta.

2.2.5 EFEITOS DE CANAL CURTO

À medida que o comprimento de canal dos transistores MOS é reduzido, vários efeitos

que deterioram o comportamento elétrico dos transistores são gerados [55]. O escalamento do

comprimento de canal torna as regiões de depleção da fonte e dreno significativas quando

comparada com a região de depleção controlada pela porta. Logo, o perfil da carga de

depleção deixa de ser praticamente retangular para ser quase triangular no MOS

convencional, ou seja, a densidade de cargas controlada pela porta é diminuída e não pode ser

mais expressa por maxdAdepl x.N.qQ , como no caso do transistor MOS convencional para

canais longos, mas como uma porção dela (Qdepl,ef), dada pela equação (25).

1

r

x.21.

L

r1.QQ

j

maxdj

deplef,depl (25)

Onde rj é a profundidade das junções de fonte e dreno. Como Qdepl,ef < Qdepl, observa-

se um aumento da inclinação de sublimiar devido ao maior fator de corpo que está

relacionado à piora do acoplamento capacitivo, bem como uma diminuição da tensão de

limiar em razão da diminuição da densidade de cargas de depleção controlada pela porta [33,

54, 56].

Nos transistores SOI totalmente depletados, a influência da redução do comprimento

de canal é menor do que nos dispositivos MOS convencionais, em virtude da existência do

óxido enterrado, permitindo um maior controle da porta sobre as cargas de depleção em

relação ao MOS convencional.

43

Para os transistores SOI totalmente depletados de canal longo (Figura 5(A)) e canal

curto (Figura 5(B)), as cargas controladas pela porta são dadas pelas equações (26) e (27),

respectivamente:

SiAdepl T.N.qQ (26)

L

d1.QQ deplef,depl (27)

onde d é a distância indicada na Figura 5(B).

Figura 5 – Distribuição das cargas de depleção em dispositivos SOI MOSFETs totalmente depletados de canal

longo (A) e curto (B).


A redução da barreira de potencial junto à fonte induzida pelo dreno (Drain-Induced

Barrier Lowering – DIBL) é um parâmetro de grande importância em transistores de canal

curto, uma vez que também está relacionado com o compartilhamento de cargas entre as

portas e as junções [55]. A elevação da tensão aplicada ao dreno promove um aumento da

polarização reversa sobre a junção corpo-dreno, causando um incremento da largura da região

de depleção associada a essa junção. No caso de dispositivos de canal curto, as regiões de

depleção da fonte e dreno podem começar a interagir com o aumento da polarização de dreno,

diminuindo a barreira de potencial na fonte e, consequentemente, a tensão de limiar do

dispositivo.

(A) (B)

44

2.2.6 IONIZAÇÃO POR IMPACTO

A ionização por impacto é um fenômeno que ocorre em transistores MOS quando é

aplicada uma tensão elevada ao dreno, fazendo com que os elétrons próximos à junção canal-

dreno adquiram energia suficiente para gerar pares elétron-lacuna por meio do impacto com a

rede cristalina [1].

Os dispositivos MOS apresentam intrinsicamente um transistor bipolar parasitário,

onde a fonte é o emissor, o canal é a base, e o dreno é o coletor. Nos transistores SOI, a base

deste transistor bipolar parasita se encontra eletricamente flutuando, podendo amplificar a

corrente de ionização por impacto. Caso uma alta tensão seja aplicada ao dreno, com a

consequente elevação do campo elétrico, a ionização por impacto pode ocorrer na região de

sublimiar, ativando o transistor bipolar parasita do transistor SOI, causando a perda do

controle da porta sobre a corrente de dreno. Com a elevação na corrente de dreno, a geração

de portadores por impacto aumenta, o que resulta em um ciclo com realimentação positiva,

incrementando rapidamente a corrente de dreno, tendo como consequência uma menor tensão

de ruptura de dreno comparada aos dispositivos MOS convencionais [1]. O efeito de redução

da tensão de ruptura de dreno presente nos transistores SOI uniformemente dopados pode ser

observado na Figura 6(A), onde é apresentada a característica IDS x VDS simulada para o

transistor SOI de L = 2 μm, extraída com sobretensão de condução (VGT = VGS – VTH) de 200

mV. Nesta figura, observa-se uma elevação da corrente de dreno para altas tensões de dreno

em decorrência do fenômeno de ionização por impacto, reduzindo a tensão de ruptura de

dreno do dispostivo.

A extração da tensão de ruptura de dreno foi obtida a partir do método descrito na ref.

[57]. Este método está baseado na teoria geral dos dispositivos semicondutores, uma vez que

a teoria é independente de quaisquer modelos de dispositivos específicos, este modelo é

válido para transistores MOS de diferentes tecnologias. Esta metodologia utiliza as curvas

DDS

D gdV

g1dem função de VDS. Nestas curvas, verifica-se a presença de dois picos,

sendo o primeiro, positivo, indicando a tensão de saturação do dispositivo (VSAT) e o segundo,

negativo, definindo a tensão de ruptura de dreno (BVDS). A Figura 6(B) apresenta a curva

DDS

D gdV

g1dem função de VDS obtida a partir da curva da Figura 6(A), indicando as

extrações das tensões de saturação e de ruptura de dreno.

45

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,2

0,4

0,6

0,8

1,0

1,2

I DS [A

]

VDS

[V]

L=2m

VGT

=200mV

0,0 0,5 1,0 1,5 2,0 2,5 3,0

-10

-5

0

5

10

15

20

d(1

/gD)/

dV

DS x

gD [V

-1]

VDS

[V]

L=2m

VGT

=200mV

Figura 6 – Curva IDS x VDS de um transistor SOI totalmente depletado, indicando a ocorrência da elevação da

corrente de dreno causada pelo fenômeno de ionização por impacto (A). Curva d(1/gD)/dVDS x gD em função de

VDS para obtenção das tensões de saturação e de ruptura de dreno (B).


A corrente de dreno total contabilizando a parcela originada pela ionização por

impacto (IDS,total) é dada pela equação (28) [1]:

)1M(1

I.M)II(MI ch

Cchtotal,DS

(28)

onde Ich é a corrente exclusivamente devido à estrutura MOS (sem ionização por impacto); IC

é a corrente de ionização por impacto amplificada pelo bipolar parasita, dada por iC I.I ; Ii

é a corrente de ionização por impacto, dada por chCi I).1M(I).1M(I ; β é o ganho do

transistor bipolar parasita e (M-1) é o fator de multiplicação devido à ionização por impacto.

O disparo do transistor bipolar parasita ocorre quando o produto β(M-1) tende a

unidade. Uma das maneiras de amenizar o efeito bipolar parasita é reduzir o tempo de vida

dos portadores minoritários [1].

2.3 CARACTERÍSTICAS ANALÓGICAS DOS DISPOSITIVOS

O circuito utilizado para análise das características analógicas dos transistores é

composto por um amplificador de tensão baseado em um único transistor em configuração do

tipo fonte comum com uma carga capacitiva (CL), conforme mostrado na Figura 7.

Efeito da elevação da corrente de dreno

devido à ionização por impacto.

(A) (B)

VSAT BVDS

46

Figura 7 – Amplificador de tensão com um único transistor MOS.


Este circuito é polarizado por uma fonte de corrente constante (Ibias) que fixa o ponto

de operação do transistor, fazendo com que a parcela alternada (vgs) da tensão de entrada (VI)

aplicada junto à porta seja amplificada, constituindo a parcela alternada (vds) da tensão de

saída (VO).

O ganho de tensão de malha aberta em baixas frequências (AV) na região de saturação

é expresso pela equação (29) [58]:

EA

DS

m

D

m

gs

ds

V V.I

g

g

g

v

vA (29)

onde gD é a condutância de dreno e VEA é a tensão Early.

A tensão Early é um parâmetro elétrico que está intimamente relacionado com o

deslocamento do ponto de estrangulamento do canal no sentido da fonte. Ao aplicar uma

tensão de dreno superior à tensão de saturação, a região de depleção próxima ao dreno

aumenta, reduzindo o comprimento efetivo de canal e, consequentemente, incrementando a

corrente de dreno na saturação (IDS,SAT). Desta forma, observa-se uma maior inclinação da

curva da corrente de dreno em função da tensão de dreno na região de saturação [45]. A

corrente de dreno simplificada, na região de saturação, considerando este efeito, é dada pela

equação (30) [59]:

VDD

VO = VDS + vds

VI = VGS + vgs

Ibias

CL

47

)V.1.()VV(n.L.2

C..WI DS

2

THGS

oxfn

SAT,DS

(30)

onde λ é o coeficiente de modulação do comprimento de canal que é dependente do

comprimento de canal [60].

Sabendo que a tensão Early varia com a tensão aplicada ao dreno, pode-se obter o seu

valor para cada VDS na região de saturação através da equação (31) [45]:

1

g

IV

SAT,D

SAT,DS

EA (31)

onde gD,SAT é a condutância de dreno em saturação, dada por:

.)VV(n.L.2

C..W

dV

dIg 2

THGS

oxfn

DS

SAT,DS

SAT,D (32)

A Figura 8 apresenta a curva IDS x VDS simulada para o transistor SOI de L = 0,75 μm,

extraída com VGT = 200 mV, bem como a regressão linear para a obtenção da tensão Early do

dispositivo.

-2,0 -1,5 -1,0 -0,5 0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,5

1,0

1,5

2,0

2,5

3,0

3,5

4,0

4,5

5,0

5,5

6,0

I DS [A

]

VDS

[V]

L=0,75m

VGT

=200mV

VEA

=2V

Figura 8 - Curva IDS x VDS de um transistor SOI totalmente depletado de L = 0,75 μm com VGT = 200 mV,

indicando a tensão Early do dispositivo.


48

A relação gm/IDS indica quão eficiente é o dispositivo em converter uma determinada

corrente de polarização em transcondutância. Em inversão fraca, a relação gm/IDS atinge o seu

máximo valor, sendo dada pela equação (33) para os transistores MOS convencional e SOI

[61].

T.k.n

q

I

g

DS

m (33)

Quando em inversão forte, a relação gm/IDS apresenta uma redução no seu valor, sendo

dada pela equação (34) [62]:

DS

oxfn

DS

m

I.n

L

W.C..2

I

g

(34)

Na Figura 9 são representadas, esquematicamente, as curvas da relação gm/IDS em

função da corrente de dreno normalizada para transistores MOS convencional e SOI de

camada fina operando em saturação.

Figura 9 – Representação esquemática da relação gm/IDS para transistores MOS convencional e SOI de camada

fina operando em saturação.

Fonte: [43]

49

Os transistores SOI totalmente depletados apresentam maior relação gm/IDS do que os

dispositivos MOS convencionais devido ao seu menor fator de corpo. Caracteristicamente

para transistores de canal longo, o máximo valor de gm/IDS para o transistor SOI totalmente

depletado é de 35 V-1

, ao passo que, para os transistores MOS convencionais, este valor é de

25 V-1

[43].

Deve-se frisar que a tensão Early é praticamente constante quando comparados os

dispositivos SOI e MOS convencional de mesmas dimensões [1]. Portanto, o aumento do

ganho de tensão constatado em dispositivos SOI totalmente depletados em relação aos

transistores MOS convencionais se deve à sua maior relação gm/IDS.

A frequência de ganho de tensão unitário (fT) é outro parâmetro analógico que

depende da relação gm/IDS, sendo obtido pela equação (35):

L

DS

DS

m

TC..2

I.

I

gf

(35)

Este parâmetro analógico corresponde à frequência onde o ganho de tensão intrínseco

é igual a 1 V/V ou 0 dB.

2.4 TRANSISTOR SOI MOSFET DE CANAL GRADUAL

Os transistores SOI totalmente depletados apresentam reduzida tensão de ruptura de

dreno, visto que os pares elétron-lacuna gerados devido ao elevado campo elétrico próximo ao

dreno provocam a ativação do transistor bipolar parasitário associado ao transistor MOS em

razão da presença do óxido enterrado que não permite escoá-los através do contato de

substrato.

A partir do fenômeno de ionização por impacto, lacunas são geradas próximas ao

dreno, sendo injetadas na região de fonte fortemente dopada, que é o emissor do transistor

bipolar parasitário. Uma vez que a concentração de dopantes da região de fonte é muito maior

do que a do canal, uma grande injeção de elétrons é verificada no canal, o que resulta em um

aumento significativo da corrente de coletor do transistor bipolar parasita (corrente de dreno)

[1].

Ao reduzir a concentração de dopantes em um dos lados das junções, verifica-se uma

diminuição da barreira de potencial e, consequentemente, do campo elétrico. Logo, uma

50

menor quantidade de portadores é gerada por ionização por impacto, atenuando o fator de

multiplicação de corrente do transistor bipolar, responsável pela amplificação da corrente de

lacunas a ser injetada na fonte.

De maneira a reduzir a ocorrência dos efeitos bipolares parasitários e melhorar as

propriedades analógicas de transistores SOI, foi projetada uma estrutura denominada de

transistor SOI de Canal Gradual [20].

Este transistor apresenta um perfil assimétrico de concentração de dopantes na região

do canal do transistor, resultante de uma pequena modificação no processo de fabricação dos

transistores SOI convencionais. Para a fabricação do transistor SOI de canal gradual, uma

região próxima ao dreno do transistor nMOSFET, com comprimento LLD, é protegida durante

a etapa de implantação iônica para o ajuste da tensão de limiar, preservando-a com a dopagem

natural da lâmina (NLD). A parte remanescente do canal próxima à fonte sofre a implantação

iônica (NHD) de ajuste de tensão de limiar, fazendo com que a estrutura resultante possua

tensão de limiar semelhante à de um transistor SOI convencional uniformemente dopado em

toda a extensão do canal.

Na Figura 10 é apresentado o perfil transversal de um transistor GC SOI nMOSFET,

onde LLD e LHD são os comprimentos das regiões fracamente e fortemente dopadas,

respectivamente.

Figura 10 – Transistor SOI nMOSFET totalmente depletado com perfil de dopantes assimétrico na região de

canal (GC SOI nMOSFET).


51

A região fracamente dopada apresenta tensão de limiar negativa e, em uma primeira

aproximação, pode ser entendida como uma extensão da região de dreno para valores

positivos de tensão aplicada à porta, reduzindo o comprimento efetivo de canal do dispositivo

(Leff = L – LLD).

Nas Figuras 11(A) e 11(B) são apresentadas curvas experimentais da corrente de dreno

e da transcondutância em função da tensão de porta para transistores SOI convencional e GC

SOI com diversas relações LLD/L, todos com L = 4μm, extraído com VDS = 0,1V. Devido à

redução no comprimento efetivo de canal, um incremento na corrente de dreno e na

transcondutância é obtido sem, no entanto, reduzir o comprimento de máscara da estrutura

[22].

Figura 11 – Curvas IDS x VGS (A) e gm x VGS (B), ambas com VDS = 0,1 V, de transistores GC SOI e SOI

nMOSFET convencional, todos com L = 4 μm.

Fonte: [63]

A partir da Figura 11(B), observa-se uma maior degradação da transcondutância para

o transistor de canal gradual para maiores VGS. Esta característica pode ser explicada através

da Figura 12, onde é apresentada a concentração de elétrons ao longo do comprimento de

canal para diversas tensões de porta.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

10

20

30

40

50

60

70

L=4 m

VDS=0,1 V

SOI MOSFET

LLD/L=0,125

LLD/L=0,25

LLD/L=0,325

LLD/L=0,5

LLD/L=0,625

I DS [

A]

VGF [V]

0,0 0,5 1,0 1,5 2,0 2,5 3,00,0

0,1

0,2

0,3

0,4

0,5

L=4 m

SOI MOSFET

LLD/L=0,125

LLD/L=0,25

LLD/L=0,325

LLD/L=0,5

LLD/L=0,625

VDS=0,1 V

VGF [V]

gm

[S

] (A) (B)

VGS [V] VGS [V]

52

Figura 12 – Concentração de elétrons ao longo do comprimento de canal para diversas tensões de porta com L =

4 μm e LLD/L = 0,5.

Fonte: [64]

Com base na Figura 12, é possível verificar que o aumento da tensão de porta provoca

um incremento da concentração de elétrons em ambas as regiões fortemente e fracamente

dopadas. Para baixas tensões de porta, a região fracamente dopada apresenta maior

concentração de elétrons do que a região fortemente dopada, em razão da menor tensão de

limiar da região LD. Desta forma, a região LD pode ser entendida como uma extensão do

dreno para o interior do canal, diminuindo o comprimento efetivo de canal. No entanto, para

VGS = 1,4 V, nota-se uma similaridade entre as concentrações de elétrons em ambas as regiões

HD e LD, permitindo afirmar que o transistor de canal gradual está se comportando

similarmente como um transistor uniformemente dopado, ou seja, o comprimento efetivo de

canal é similar ao comprimento total de canal [64].

Nas Figuras 13(A) e 13(B) são apresentadas as curvas IDS/W e gD/W, respectivamente,

em função da tensão de dreno para transistores SOI convencional de L = 1 e 2 μm e GC SOI

(L = 2 μm) com diversas relações LLD/L, extraído com VGT = 150 mV.

Log d

a c

on

cen

traçã

o d

e e

létr

on

s

Posição Lateral

VTH=0,45V

VGS=0,2V

0,4V

0,6V

1,4V

NHD=6,8x1016

cm-3

NLD=1x1015

cm-3

53

Figura 13 – Curvas IDS/W x VDS (A) e gD/W x VDS (B) com VGT = 150 mV de transistores GC SOI (L = 2 μm) e

SOI nMOSFET convencional com L = 1 e 2 μm.

Fonte: [63]

A presença da região fracamente dopada reduz o pico do campo elétrico próximo ao

dreno devido à menor barreira de potencial na junção canal/dreno. Com o menor campo

elétrico, tem-se um aumento da tensão de ruptura de dreno [23], conforme pode ser

visualizado na Figura 13(A).

Outra vantagem dos transistores GC sobre os transistores uniformemente dopados

corresponde à redução da condutância de saída e, consequentemente, elevação da tensão

Early, uma vez que parte do potencial aplicado ao dreno é absorvida pela região fracamente

dopada, diminuindo o potencial que chega ao dreno virtual, que corresponde à interface entre

as regiões forte e fracamente dopadas. Isto possibilita uma redução do efeito de modulação do

comprimento de canal e, consequentemente, da condutância de saída [65], como pode ser

visto na Figura 13(B).

Foram realizados estudos em blocos analógicos básicos, tais como espelhos de

corrente e amplificadores operacionais [21, 23], que demonstraram o gigantesco potencial dos

dispositivos GC SOI para estas aplicações. Amplificadores operacionais compostos por

transistores de canal gradual apresentaram aumento de mais de 10 dB no ganho de tensão de

malha aberta sem degradação da margem de fase [23]. No caso dos espelhos de corrente,

verificou-se uma melhora na precisão de espelhamento, com aumento de mais de 50% na

excursão de saída [21] e resistência de saída três vezes maior do que espelhos de corrente

implementados com transistores SOI convencionais com as mesmas dimensões [24]. Além

disso, trabalhos realizados em temperatura ambiente indicaram que a estrutura GC SOI pode

também oferecer menor distorção harmônica em comparação à estrutura SOI convencional

0,0 0,5 1,0 1,5 2,0 2,5 3,00,0

0,5

1,0

1,5

2,0

2,5

3,0

SOI MOSFET - L=2 m

SOI MOSFET - L=1 m

GC SOI

(LLD

/L)eff

=0,05

(LLD

/L)eff

=0,13

(LLD

/L)eff

=0,28

(LLD

/L)eff

=0,51

(LLD

/L)eff

=0,62

I DS/W

[

A/

m]

VDS

[V]0,0 0,5 1,0 1,5 2,0 2,5 3,0

10-10

10-9

10-8

10-7

SOI MOSFET - L=2 m

SOI MOSFET - L=1 m

GC SOI - (LLD

/L)eff

=0,13

GC SOI - (LLD

/L)eff

=0,51

VDS

[V]

gD/W

[S

/ m

]

(A) (B)

54

[64], outra importante variável a ser considerada no projeto de células analógicas. Além

destes resultados, grupos de pesquisa demonstraram o enorme potencial da estrutura GC SOI

para aplicações em micro-ondas [66], em altas frequências [67] e também utilizaram o

conceito da estrutura de canal gradual para fabricar transistores bipolares em tecnologia SOI

[68].

Recentemente foram apresentados resultados que mostraram, para uma tecnologia SOI

FD comercial de 150 nm (espessura de camada de silício de 40 nm), a existência de um

comprimento de região fracamente dopada que, independentemente do comprimento total do

canal do transistor, proporciona a maior redução da condutância de saída, e

consequentemente, o maior aumento do ganho de malha aberta em baixas frequências em

comparação com um transistor de canal uniformemente dopado de mesmas dimensões totais

(largura e comprimento) [69]. A Figura 14 apresenta o ganho de tensão de malha aberta

obtidos a partir de curvas simuladas de transistores GC SOI com diversas concentrações de

dopantes da região fortemente dopada, comprimentos total de canal e da região fracamente

dopada. Nesta tecnologia, foi verificado que o valor máximo de AV para diferentes

concentrações de dopantes da região fortemente dopada e comprimentos totais de canal ocorre

para o comprimento LLD em torno de 100 nm.

Figura 14 – Ganho de tensão de malha aberta em função do comprimento da região fracamente dopada simulado

para transistores GC SOI com diversos comprimentos totais de canal e concentrações de dopantes da região

fortemente dopada, extraído com VDS = 1 V e VGT = 200 mV.

Fonte: [69]

0,0 0,1 0,3 0,4 0,5 0,6 0,7 0,2

NHD=2x1017

cm-3

NHD=2x1018

cm-3

55

2.5 ASSOCIAÇÃO SÉRIE SOI MOSFET

O dipositivo SOI de canal gradual já foi fabricado para comprimento total de canal de

240 nm. No entanto, para aplicações com dispostivos de canal muito curto, ou seja, inferior a

240 nm, a utilização de transistores GC apresenta algumas dificuldades, dados aos desafios

em definir corretamente o comprimento da região fracamente dopada, devido à difusão de

impurezas da região fortemente dopada para a região fracamente dopada [70]. Desta forma, a

associação série assimétrica de transistores foi proposta como alternativa para a obtenção de

dispositivos SOI com alto desempenho analógico em escala nanométrica [29]. A associação

série SOI MOSFET é formada por dois transistores associados em série com suas portas

curto-circuitadas. Geralmente, ambos os transistores apresentam a mesma concentração de

dopantes, a chamada associação série simétrica (S-SC) [71].

Recentemente, a associação série assimétrica (A-SC) mostrou-se capaz de melhorar

ainda mais o desempenho analógico dos transistores SOI MOSFETs em nível de transistor

[29, 72]. Nesta estrutura alternativa, o transistor próximo ao dreno (MD) apresenta reduzida

concentração de dopantes em comparação ao transistor próximo à fonte (MS), como mostrado

na Figura 15, onde LS e LD são os comprimentos de canal dos transistores individuais

próximos à fonte e ao dreno, respectivamente, sendo o comprimento total de canal igual à LS

+ LD.

Figura 15 – Perfil da associação série SOI nMOSFET totalmente depletada composta por transistores de

concentrações de dopantes diferentes no canal (A-SC SOI nMOSFET).


MS MD

56

O estudo da associação série assimétrica se deve aos benefícios proporcionados pelo

transistor SOI de canal gradual, tal como o aumento da tensão de ruptura de dreno. Sua

configuração física é relativamente similar ao transistor GC SOI, tendo como diferencial, a

presença de uma região de alta dopagem de impurezas doadoras entre as regiões forte e

fracamente dopadas, permitindo com que os pares elétron-lacuna gerados próximo ao dreno

devido ao elevado campo elétrico sejam recombinados nesta região, o que provoca uma

redução do efeito de ionização por impacto.

Assim como o transistor GC, se o comprimento total de canal (LS + LD) for mantido

constante, à medida que o comprimento de canal do transistor fracamente dopado é

incrementado, a transcondutância aumenta devido à redução do comprimento efetivo de canal.

Além disso, a condutância de saída diminui, em razão do maior potencial absorvido pelo

transistor MD, o que reduz o potencial no dreno do transistor MS e, consequentemente, a

condutância de saída do dispositivo.

2.6 ESPELHOS DE CORRENTE FONTE-COMUM

Os espelhos de corrente constituem um dos mais importantes blocos para aplicações

analógicas [73]. A Figura 16 apresenta o espelho de corrente em configuração do tipo fonte-

comum para a associação série de transistores.

Figura 16 - Espelho de corrente em configuração do tipo fonte-comum para a associação série de transistores.


Em um espelho de corrente, a corrente de entrada (IIN) é espelhada para o ramo de

saída, idealmente mantendo a corrente de saída (IOUT) constante independentemente da tensão

57

de saída (VOUT), ou seja, com alta resistência de saída (ROUT). Onde VIN corresponde à tensão

de entrada do espelho de corrente. O parâmetro que indica quão bem a corrente de entrada é

reproduzida para a corrente de saída é chamado de precisão de espelhamento dada pela

relação (IOUT/IIN). Esta razão de corrente, em um caso ideal, deveria ser determinada pela

razão IN

OUT

L/W

L/W, uma vez que os transistores QIN e QOUT são polarizados com a mesma

tensão de porta. No entanto, duas fontes de erro podem degradar a razão IOUT/IIN: o

descasamento intrínseco entre os transistores [74] e a finita resistência de saída apresentada

pelos transistores QIN e QOUT, uma vez que eles são polarizados em diferentes tensões de

dreno.

A resistência de saída de espelhos de corrente fonte comum pode ser determinada

usando a análise de pequenos sinais, resultando em OUT,D

OUTg

1R , onde gD,OUT corresponde

à condutância de saída do transistor QOUT [24].

2.7 DISPOSITIVOS MEDIDOS E SIMULAÇÕES NUMÉRICAS BIDIMENSIONAIS E DO

PROCESSO DE FABRICAÇÃO

Neste trabalho, os transistores SOI FD uniformemente dopados e GC SOI MOSFET

analisados nas medidas experimentais foram fabricados no Laboratório de Microeletrônica da

Université catholique de Louvain, Bélgica [75]. Estes dispositivos apresentam comprimento

total de canal de 0,75, 1, 2, 3 e 4 μm, largura de canal de 20 μm, espessura do óxido de porta

de 31 nm, espessura da camada de silício de 80 nm, espessura do óxido enterrado de 390 nm,

e concentrações da região fortemente dopada de 6,0×1016

cm-3

e da região fracamente dopada de

1,0×1015

cm-3

, com diversos comprimentos da região fracamente dopada de modo a obter

vários dispositivos GC SOI.

No decorrer deste trabalho, simulações numéricas bidimensionais de dispositivos

foram realizadas, utilizando o simulador de dispositivos Sentaurus Device [27], o qual

possibilita a discretização de dispositivos eletrônicos e pequenos circuitos a partir de uma

grade de pontos, fazendo uso das leis fundamentais da física dos semicondutores e métodos

numéricos para executar as simulações do comportamento elétrico do dispositivo sob

determinadas condições de polarização. Além disso, simulações numéricas bidimensionais do

processo de fabricação do transistor SOI de canal gradual também foram desenvolvidas, a

58

partir do simulador de processos Sentaurus Process [28], onde cada passo efetuado advém do

processo de fabricação do dispositivo real. Tanto as simulações quanto as medidas

experimentais foram realizadas com polarização entre substrato e fonte igual 0 V.

Nos Apêndices A, B, C e D, são apresentados exemplos de arquivos de simulação de

um transistor GC SOI e espelho de corrente fonte comum realizados no simulador Sentaurus.

A seguir, são apresentados os modelos que foram incluídos nas simulações numéricas de

dispositivos:

a) PhuMob (Philips Unified Mobility Model): modelo proposto por Klaassen [76] que

considera as mobilidades dos portadores majoritários e minoritários de forma

conjunta, contabilizando os mecanismos de espalhamento sobre a mobilidade, tais

como espalhamento por impurezas ionizadas e portador-portador, além da

dependência da mobilidade com a temperatura;

b) Enormal: modelo proposto por Lombardi [77] que considera a influência do campo

elétrico transversal sobre a mobilidade dos portadores, provocando uma maior

interação dos portadores com a interface óxido-silício, aumentando a degradação

da mobilidade em razão da rugosidade da superficie e dos mecanismos de

espalhamento por fônons superficiais acústicos;

c) HighFieldSaturation: modelo proposto por Canali [78] que contabiliza a influência

do campo elétrico lateral sobre a mobilidade, uma vez que, devido à velocidade de

saturação dos portadores, a mobilidade não é mais proporcional ao campo elétrico;

d) SRH (Shockley-Read-Hall): modelo que considera a geração-recombinação de

portadores. Quando utilizado com o sub-modelo DopingDep, é levada em conta a

dependência do tempo de vida dos portadores com a concentração de dopantes, de

acordo com o modelo Scharfetter;

e) Avalanche: modelo proposto por Van Overstraeten e De Man [79] que insere os

efeitos da ionização por impacto no comportamento elétrico do transistor;

f) Auger: recombinação Auger é um fenômeno físico onde um átomo neutro libera

um elétron de sua camada eletrônica, dando origem a uma lacuna que é ocupada

por outro elétron proveniente das camadas eletrônicas externas. Esta transição é

acompanhada pela ejeção de um elétron com energia cinética [33];

g) BandGapNarrowing (OldSlotboom): considera o estreitamento da largura da faixa

proibida.

59

3 ANÁLISE DO DESEMPENHO ANALÓGICO DE TRANSISTORES GC SOI

Nesta seção, medidas experimentais efetuadas nos dispositivos GC SOI fabricados na

UCLouvain, bem como simulações numéricas bidimensionais serão apresentadas, analisando

a influência dos comprimentos total de canal e da região fracamente dopada, da concentração

de dopantes da região fortemente dopada, das espessuras do óxido de porta e da camada de

silício sobre as características analógicas destes dispositivos.

3.1 INFLUÊNCIA DOS COMPRIMENTOS TOTAL DE CANAL E DA REGIÃO FRACAMENTE

DOPADA NO DESEMPENHO ANALÓGICO DO TRANSISTOR GC SOI NMOSFET

Conforme apresentado anteriormente, os transistores GC SOI apresentam enorme

vantagem para aplicação em circuitos analógicos. Esta seção mostra como certos parâmetros

analógicos, tais como ganho de tensão de malha aberta e tensão de ruptura de dreno variam

em função dos comprimentos total de canal e da região fracamente dopada, visando obter o

comprimento LLD que maximiza AV e BVDS.

3.1.1 RESULTADOS EXPERIMENTAIS

Inicialmente, são apresentadas, na Figura 17(A), as curvas experimentais da corrente

de dreno em função da sobretensão de condução para os transistores GC SOI nMOSFET com

diversas relações LLD/L, além do transistor SOI nMOSFET convencional (uniformemente

dopado, LLD/L = 0), todos com L = 2 m, polarizados com VDS = 1,5 V. Em razão da difusão

de dopantes da região fortemente dopada para a região fracamente dopada, é preciso

determinar a relação efetiva (LLD/L)eff do transistor, que pode ser calculada pela equação (36),

o qual é obtida através da divisão entre as corrente de dreno medidas para os transistores

convencional e de canal gradual (IDS,GC), somente válida no começo da saturação para evitar

efeito de campo elétrico elevado [21].

GC,DS

DS

effLDI

I1)L/L( (36)

60

Na Figura 17(B) são apresentadas as curvas experimentais da corrente de dreno em

função da tensão de dreno para os mesmos transistores analisados anteriormente com VGT =

0,2 V que polariza o dispositivo em inversão moderada, onde é obtido o melhor compromisso

entre frequência de ganho unitário e ganho de tensão de malha aberta.

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

0,0

0,2

0,4

0,6

0,8

1,0

1,2

1,4

1,6

1,8

2,0

L=2µm

VDS

=1,5V

LLD

/L=0,000

LLD

/L=0,038

LLD

/L=0,163

LLD

/L=0,337

LLD

/L=0,508

I DS [m

A]

VGT

[V]

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0

10

20

30

40

50

60

70

LLD

/L=0,000

LLD

/L=0,038

LLD

/L=0,163

LLD

/L=0,337

LLD

/L=0,508

L=2µm

VGT

=200mVI D

S [

µA

]

VDS

[V]

Figura 17 – Curvas IDS x VGT com VDS = 1,5 V (A) e IDS x VDS com VGT = 200 mV (B) para transistores SOI

convencional e de canal gradual com diversas relações LLD/L e L = 2 μm.


Analisando a Figura 17, é possível verificar que o aumento da relação LLD/L causa

uma elevação do nível de corrente de dreno, o qual está relacionado com a redução do

comprimento efetivo de canal. Além disso, constata-se um aumento da tensão de saturação do

dispositivo, mesmo com sobretensão de condução em relação à região HD fixa em 200 mV, o

que se deve à presença da região fracamente dopada que apresenta tensão de limiar negativa.

As Figuras 18(A) e 18(B) apresentam o comportamento da transcondutância e da

condutância de saída em função da sobretensão de condução e da tensão de dreno,

respectivamente, para os mesmos dispositivos analisados na Figura 17. É possível verificar

que o aumento da relação LLD/L permite um aumento da transcondutância em razão da

redução do comprimento efetivo de canal, bem como uma diminuição da condutância de

dreno devido ao menor efeito de modulação do comprimento de canal.

(A) (B)

> LLD/L

> LLD/L

61

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

-0,1

0,0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1,0

L=2µm

VDS

=1,5V

LLD

/L=0,000

LLD

/L=0,038

LLD

/L=0,163

LLD

/L=0,337

LLD

/L=0,508

gm [

mS

]

VGT

[V]

0,0 0,5 1,0 1,5 2,0 2,5 3,0

1E-7

1E-6

1E-5

1E-4

L=2µm

VGT

=200mV

LLD

/L=0,000

LLD

/L=0,038

LLD

/L=0,163

LLD

/L=0,337

LLD

/L=0,508

gD [

S]

VDS

[V]

Figura 18 – Curvas gm x VGT com VDS = 1,5 V (A) e gD x VDS com VGT = 200 mV (B) para transistores SOI

convencional e de canal gradual com diversas relações LLD/L e L = 2 μm.


A Figura 19 apresenta as curvas experimentais da tensão de limiar em função do

comprimento efetivo de canal (Leff ≈ LHD) para três diferentes comprimentos totais de canal,

extraídas através do método da segunda derivada da curva IDS x VGS [80], com VDS = 50 mV.

É possível observar que, para dispositivos com mesmo comprimento total de canal, a redução

do comprimento efetivo de canal (aumento da relação LLD/L) diminui a tensão de limiar,

indicando a ocorrência de efeitos de canal curto para altas relações LLD/L.

0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

-0,05

0,00

0,05

0,10

0,15

0,20

0,25

0,30

0,35

0,40

0,45

L=2,00µm

L=1,00µm

L=0,75µm

VDS

=50mV

VT

H [

V]

Leff

[µm]

Figura 19 – Tensão de limiar em função do comprimento efetivo de canal para dispositivos SOI com diversos

comprimentos totais de canal, extraídos com VDS = 50 mV.


> LLD/L

> LLD/L (A) (B)

62

Confome reportado na literatura [21], outra vantagem desta estrutura corresponde ao

incremento da tensão de ruptura de dreno com o aumento do comprimento da região

fracamente dopada, devido à redução do pico do campo elétrico na junção canal/dreno, a qual

atenua o efeito de ionização por impacto, como pode ser visualizado na Tabela 1.

Tabela 1 – Tensões de ruptura de dreno extraídas para diversas relações (LLD/L)eff.

(LLD/L)eff BVDS [V]

VGT = 200 mV

0,00 1,84

0,16 2,26

0,34 2,29

0,51 2,31


A Figura 20 apresenta as curvas experimentais da transcondutância e da condutância

de saída em função do comprimento efetivo de canal para três diferentes comprimentos totais

de canal, extraídas com VGT = 200 mV e VDS = 1,5 V.

0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

0,2

0,4

0,6

0,8

1,0

1,2

1,4

1,6

1,8

2,0

gm [

mS

]

Leff

= LHD

[µm]

0,01

0,1

1

10

, L=2,00µm

, L=1,00µm

, L=0,75µm

gD [µ

S]

VGT

=200mV e VDS

=1,5V

Figura 20 – Transcondutância e condutância de saída em função do comprimento efetivo de canal para

transistores SOI com diversos comprimentos totais de canal, extraídas com VDS = 1,5 V e VGT = 200 mV.


Os resultados mostram que a redução do comprimento efetivo de canal beneficia a

transcondutância, como visto anteriormente. Além disso, a redução do comprimento efetivo

de canal diminui a condutância de saída, uma vez que grande parte do potencial aplicado ao

dreno é absorvida pela região fracamente dopada com o aumento do comprimento LLD,

63

reduzindo o potencial que alcança o dreno virtual e, consequentemente, o efeito de modulação

do comprimento de canal. Com vistas à aplicações analógicas, pode-se esperar uma melhora

em AV para o transistor de canal gradual, graças tanto ao aumento de gm quanto à redução de

gD.

A Figura 21 apresenta o comportamento do ganho de tensão de malha aberta em

função do comprimento efetivo de canal para os mesmos dispositivos analisados na Figura 20,

em idênticas condições de polarização.

Com base na Figura 20, se o comprimento total de canal é reduzido, verifica-se um

aumento da transcondutância e da condutância de saída para todos os comprimentos efetivos

de canal. Uma vez que a degradação da condutância de saída é maior do que a elevação da

transcondutância, nota-se uma redução do ganho de tensão intrínseco para menores

comprimentos totais de canal. Mesmo assim, os dispositivos SOI de canal gradual apresentam

ganho de tensão de malha aberta superior aos dispositivos SOI convencionais.

0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

20

25

30

35

40

45

50

55

60

65

70

L=2,00µm

L=1,00µm

L=0,75µm

VGT

=200mV e VDS

=1,5V

AV [

dB

]

Leff

= LHD

[µm]

Figura 21 – Ganho de tensão de malha aberta em função do comprimento efetivo de canal para dispostivos SOI

com diversos comprimentos totais de canal, extraídos com VDS = 1,5 V e VGT = 200 mV.


3.1.2 RESULTADOS SIMULADOS

Simulações numéricas bidimensionais também foram realizadas, utilizando o

simulador de dispositivos e de processos Sentaurus, de modo a constatar a melhora de

desempenho de transistores SOI de canal gradual em aplicações analógicas. Foram realizados

ajustes nos parâmetros dos modelos analíticos de modo a adequar as curvas de simulação de

64

dispositivos com os resultados experimentais, sendo considerada difusão lateral de 0,1 μm

para as simulações numéricas bidimensionais de dispositivos. Estes ajustes estão apresentados

no Apêndice E. A Figura 22 apresenta a corrente de dreno e sua derivada normalizadas pela

largura de canal em função da tensão de porta e da tensão de dreno. Pode-se observar uma boa

concordância entre as simulações de dispositivos e os resultados experimentais em todos os

casos.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0

20

40

60

80

100

120Símbolos = Resultados Experimentais

Linhas = Simulações de Dispositivos

L=2m; LLD

/L=0,0

L=2m; LLD

/L=0,5

L=1m; LLD

/L=0,5

VGS

[V]

I DS/W

[A

/m]

VDS

=1,5V

0,0 0,5 1,0 1,5 2,0 2,5 3,0

-5

0

5

10

15

20

25

30

35

40

45

50

55

VDS

=1,5V

Símbolos = Resultados Experimentais


L=2m; LLD

/L=0,0

L=2m; LLD

/L=0,5

L=1m; LLD

/L=0,5

gm/W

[S

/m]

VGS

[V]

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

0,0

0,5

1,0

1,5

2,0

2,5

3,0

3,5

4,0

4,5

5,0

VGT

=200mV

L=2m; LLD

/L=0,0

L=2m; LLD

/L=0,5

L=1m; LLD

/L=0,5



I DS/W

[A

/m]

VDS

[V]

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

1E-4

1E-3

0,01

0,1

1

10V

GT=200mV

L=2m; LLD

/L=0,0

L=2m; LLD

/L=0,5

L=1m; LLD

/L=0,5



gD/W

[S

/m]

VDS

[V]

Figura 22 – Corrente de dreno e sua derivada normalizadas em função de VGS, polarizado com VDS = 1,5 V (A e

B), e em função de VDS, polarizado com VGT = 200 mV (C e D) para vários L e relações LLD/L.


Na Figura 23, são exibidas as curvas de transcondutância em função da sobretensão de

condução para transistores SOI convencional e de canal gradual com diferentes relações

LLD/L, todos com L = 2 μm, em duas condições de polarização (VDS = 50 mV (A) e VDS = 1,5

V (B)), obtidas a partir de simulações de dispositivos. Para baixas sobretensões de condução,

o aumento da relação LLD/L (menor Leff) provoca uma elevação da transcondutância, uma vez

que a região fracamente dopada apresenta maior concentração de elétrons do que a região

fortemente dopada, mantendo o comprimento efetivo de canal aproximadamente igual à

( (

(A) (B)

(C) (D)

65

diferença entre os comprimentos total de canal e da região fracamente dopada. Entretanto, a

partir de VGT = 0,6 V, verifica-se que a transcondutância é similar entre os transistores, uma

vez que, conforme explicado anteriormente, quando a tensão de porta aumenta, a

concentração de elétrons se eleva em ambas as regiões fracamente e fortemente dopadas. Para

altos VGT, ambas as regiões HD e LD possuem concentrações de elétrons similares, indicando

que o transistor de canal gradual está se comportando como um dispositivo uniformemente

dopado, ou seja, o comprimento efetivo de canal se torna o comprimento total de canal,

degradando gm [64].

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

0,0

0,5

1,0

1,5

2,0

2,5

3,0

3,5

L=2m

VDS

=50mV

LLD

/L=0,00

LLD

/L=0,20

LLD

/L=0,50

LLD

/L=0,70

gm [S

]

VGT

[V]

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

0

5

10

15

20

25

30

35

40

L=2m

VDS

=1,5V

LLD

/L=0,00

LLD

/L=0,20

LLD

/L=0,50

LLD

/L=0,70

gm [S

]

VGT

[V]

Figura 23 – Transcondutância em função da sobretensão de condução para transistores SOI convencional e de

canal gradual com diversas relações LLD/L e L = 2 μm, polarizados com VDS = 50 mV (A) e 1,5 V (B).


As Figuras 24(A) e 24(B) apresentam as características IDS(VDS) e gD(VDS) obtidas a

partir de simulações de dispositivos, respectivamente, para transistores de diversas relações

LLD/L e L = 2 μm, polarizados com VGT = 200 mV. Como mencionado anteriormente, a

corrente de dreno sofre um aumento com o incremento da relação LLD/L, em razão da redução

do comprimento efetivo de canal. Além disso, a estrutura GC reduz a variação da corrente de

dreno com a polarização de dreno. Esta característica permite afirmar que a corrente de dreno

permanece praticamente constante em saturação, diminuindo a condutância de saída e,

consequentemente, aumentando a tensão Early, até o limite onde o menor efeito de modulação

do comprimento de canal é mais significativo do que a redução do comprimento efetivo de

canal. Para LLD/L = 0,70, é observada uma degradação da condutância de dreno. Além disso,

observa-se um aumento da tensão de saturação do transistor à medida que a relação LLD/L é

incrementada, podendo ser visualizado tanto pela Figura 24(A), através do deslocamento da

(A) (B)

66

tensão de dreno em que o dispositivo satura, quanto pela Figura 24(B), onde se verificam duas

inclinações diferentes na região de triodo, devido à existência de duas tensões de limiar

relacionadas às regiões HD e LD e, portanto, duas diferentes tensões de saturação. Por

apresentar tensão de limiar negativa, a região fracamente dopada provoca uma elevação da

tensão de saturação, mesmo com sobretensão de condução em relação à região fortemente

dopada fixa em 200 mV. É possível notar através da Figura 24(B) que a condutância de dreno,

por exemplo, para LLD/L = 0,5, é maior do que gD do transistor SOI convencional até VDS =

0,75 V devido à maior tensão de saturação do dispositivo GC em comparação com o transistor

SOI uniformemente dopado. No entanto, depois de VDS = 0,75 V, há uma inversão no

comportamento de gD relacionado com o menor efeito de modulação do comprimento de

canal proporcionado pela estrutura de canal gradual.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,5

1,0

1,5

2,0

2,5

3,0

L=2m

VGT

=200mV

LLD

/L=0,00

LLD

/L=0,20

LLD

/L=0,50

LLD

/L=0,70

I DS [A

]

VDS

[V]

0,0 0,5 1,0 1,5 2,0 2,5 3,0

1E-9

1E-8

1E-7

1E-6

1E-5

L=2m

VGT

=200mV

LLD

/L=0,00

LLD

/L=0,20

LLD

/L=0,50

LLD

/L=0,70

gD [S

]

VDS

[V]

Figura 24 – Características IDS(VDS) e gD(VDS) para transistores SOI convencional e de canal gradual com

diversas relações LLD/L e L = 2 μm, polarizados com VGT = 200 mV.


A Figura 25 apresenta a secção transversal do transistor SOI de canal gradual de L = 2

μm e LLD/L = 0,5 a partir da simulação do processo de fabricação da UCLouvain [75]. Pode-

se observar uma notável difusão lateral de fonte e dreno para o interior do canal que faz com

que o comprimento total de canal seja diferente do comprimento de máscara, além de uma

difusão de impurezas aceitadoras no canal na interface entre as regiões fortemente e

fracamente dopadas, alterando levemente o comprimento efetivo de canal predefinido.

A análise de simulações de processo foi realizada de modo a validar as simulações de

dispositivo, considerando a difusão lateral e de impurezas aceitadoras na interface entre as

regiões HD e LD.

(A) (B)

67

Figura 25 – Secção transversal do transistor SOI de canal gradual de L = 2 μm e LLD/L = 0,5 obtido a partir da

simulação do processo de fabricação.


As Figuras 26 e 27 apresentam a transcondutância e a condutância de saída,

respectivamente, em função do comprimento LLD para diferentes comprimentos totais de

canal, extraídas com VDS = 1,5 V e VGT = 200 mV, a partir de simulações numéricas

bidimensionais de dispositivos gerados por processo e por junções abruptas.

A partir da Figura 26, nota-se que a transcondutância se eleva com a diminuição do

comprimento total de canal, assim como com o incremento do comprimento LLD. Este

aumento de gm se deve à redução do comprimento efetivo de canal.

Com base na Figura 27, verifica-se um aumento da condutância de saída com a

redução do comprimento total de canal devido à condutância de dreno ser inversamente

proporcional ao L. Quando o comprimento LLD é incrementado, a condutância de saída

decresce devido ao menor efeito de modulação do comprimento de canal. Esta redução é

observada até o limite onde o menor efeito de modulação do comprimento de canal é mais

importante do que a redução do Leff, e a condutância de saída começa a ser incrementada.

-0,5

0,0

0,5

1,0

0,0 0,5 1,0 1,5 2,0 2,5

Concentração de dopantes (cm-3

):

68

0,0 0,4 0,8 1,2 1,6 2,0 2,4 2,8 3,2 3,6 4,0

1

10

100

Símbolos Fechados=Processo

Símbolos Abertos=Junções Abruptas

L=0,75m

L=1,00m

L=2,00m

L=4,00m

L=10,00m

L=20,00m

gm [S

]

LLD

[m]

VGT

=200mV

VDS

=1,5V

Figura 26 – Transcondutância em função do comprimento LLD para transistores com diversos comprimentos

totais de canal, extraída com VDS = 1,5 V e VGT = 200 mV.


0,0 0,4 0,8 1,2 1,6 2,0 2,4 2,8 3,2 3,6 4,0

1E-13

1E-12

1E-11

1E-10

1E-9

1E-8

1E-7

1E-6



L=0,75m

L=1,00m

L=2,00m

L=4,00m

L=10,00m

L=20,00m

VGT

=200mV

VDS

=1,5V

gD [S

]

LLD

[m]

Figura 27 – Condutância de saída em função do comprimento LLD para transistores com diversos comprimentos

totais de canal, extraída com VDS = 1,5 V e VGT = 200 mV.


A Figura 28 apresenta o ganho de tensão de malha aberta em função do comprimento

LLD, obtido a partir dos resultados apresentados nas Figuras 26 e 27. É possível constatar uma

degradação do ganho de tensão de malha aberta com a redução do comprimento total de

canal, uma vez que a elevação da condutância de saída é mais significativa do que o aumento

da transcondutância. Além disso, observa-se a existência de um comprimento LLD otimizado

que permite um maior ganho de tensão intrínseco. Inicialmente, o ganho de tensão de malha

aberta é incrementado com o aumento do comprimento da região fracamente dopada, como

resultado do aumento da transcondutância e diminuição da condutância de saída. Entretanto,

69

após um específico comprimento LLD, em torno de 1,6 µm para L ≥ 4 µm, AV sofre uma

considerável redução que está relacionada com a degradação da condutância de saída.

Ademais, verifica-se que o comprimento LLD otimizado tende a saturar com o incremento do

comprimento total de canal. Em todos os casos, é possivel verificar uma boa similaridade

entre os parâmetros elétricos (transcondutância, condutância de dreno e ganho de tensão de

malha aberta) obtidos a partir de simulações numéricas bidimensionais de dispositivos

gerados por processo e por junções abruptas, o que viabiliza o estudo das características

analógicas com base em simulações numéricas bidimensionais de dispositivos gerados por

junções abruptas apenas, as quais foram realizadas como sequência do trabalho. Todas as

simulações obtidas, após a Figura 28, foram realizadas a partir de simulações de dispositivos

gerados por junções abruptas.

0,0 0,4 0,8 1,2 1,6 2,0 2,4 2,8 3,2 3,6 4,0

0

20

40

60

80

100

120

140



L=0,75m

L=1,00m

L=2,00m

L=4,00m

L=10,00m

L=20,00m

VGT

=200mV

VDS

=1,5V

AV [d

B]

LLD

[m]

Figura 28 – Ganho de tensão intrínseco em função do comprimento LLD para transistores com diversos

comprimentos totais de canal, extraído com VDS = 1,5 V e VGT = 200 mV.


Na Figura 29 é apresentado o comportamento do comprimento LLD otimizado, obtido

a partir da Figura 28, em função do comprimento total de canal, extraído com VDS = 1,5 V e

VGT = 200 mV. Como se pode observar, o comprimento otimizado da região fracamente

dopada aumenta com o incremento do comprimento total de canal e seu comportamento não é

linear. É possível afirmar que LLD entre 1,4 e 1,6 μm exibe o máximo ganho de tensão

intrínseco para L ≥ 4 μm. Para comprimentos totais de canal menores ou iguais a 2 μm, o

comprimento LLD otimizado varia entre 0,5 e 1,0 μm.

70

0 2 4 6 8 10 12 14 16 18 20 22

0,4

0,5

0,6

0,7

0,8

0,9

1,0

1,1

1,2

1,3

1,4

1,5

1,6

1,7

LL

D o

tim

iza

do

[m

]

L [m]

VGT

=200mV

VDS

=1,5V

Figura 29 – Comprimento otimizado da região fracamente dopada em função do comprimento total de canal,

extraído com VDS = 1,5 V e VGT = 200 mV.


De modo a confirmar os resultados previamente obtidos, é apresentado, nas Figuras

30(A) e 30(B), o ganho de tensão de malha aberta de curvas experimentais e simuladas,

respectivamente, em função do comprimento LLD, extraído com VGT = 200 mV e VDS = 1,5 V.

A partir desta figura, observa-se que as tendências dos resultados simulados são muito

similares às medidas experimentais, o que valida as simulações realizadas. Conforme já

discutido, verifica-se a existência de um comprimento da região fracamente dopada que

otimiza o ganho de tensão de malha aberta. Com base na Figura 30(A), é possível constatar

que o máximo AV experimental para dispositivos com L = 2 μm ocorre para 1,0 < LLD < 1,2

μm, proporcionando uma melhora de 25 dB quando comparado com o transistor SOI

convencional com mesmo comprimento total de canal. Por simulações (Figura 30(B)), o

comprimento LLD otimizado é igual a 1 μm, possibilitando um aumento de 28 dB em relação

ao SOI convencional. De acordo com os resultados expostos, para L ≥ 4 μm, o comprimento

LLD que promove o máximo ganho de tensão de malha aberta não muda com o comprimento

total de canal. Embora, para transistores GC SOI com comprimento total de canal menor do

que 4 μm, o valor do ótimo LLD reduz com a diminuição do comprimento total de canal, como

mostrado na Tabela 2, onde são apresentados o comprimento LLD otimizado e o máximo

ganho de tensão de malha aberta obtidos para diferentes comprimentos totais de canal. Para o

transistor de L = 2 μm, observa-se um aumento de 39 dB quando comparado com o

dispositivo de L = 0,75 μm, nos pontos de comprimento otimizado da região fracamente

dopada.

71

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

20

25

30

35

40

45

50

55

60

65

70

75

AV [d

B]

LLD

[m]

VDS

=1,5V e VGT

=200mV

L=2,00m

L=1,00m

L=0,75m

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0

20

25

30

35

40

45

50

55

60

65

70

75

L=200m

L=1,00m

L=0,75m

AV [d

B]

LLD

[m]

VDS

=1,5V

VGT

=200mV

Figura 30 – Ganho de tensão de malha aberta experimental (A) e simulado (B) em função do comprimento LLD,

extraído com VGT = 200 mV e VDS = 1,5 V para diversos comprimentos totais de canal.


Tabela 2 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco simulados para diferentes

comprimentos totais de canal.

L [μm] LLD otimizado [μm] AV máximo [dB]

2,00 1,00 70

1,00 0,60 43

0,75 0,50 31


A Figura 31 apresenta o ganho de tensão de malha aberta em função da

transcondutância, extraído com VGT = 200 mV e VDS = 1,5 V para vários comprimentos totais de

canal e da região fracamente dopada. A melhor combinação para aplicações analógicas é

apresentar um alto ganho de tensão intrínseco com uma elevada frequência de ganho unitário (alto

gm). Constata-se que o aumento do comprimento total de canal beneficia o ganho de tensão de

malha aberta em razão da menor condutância de dreno. Ao passo que a redução de L total

permite uma maior transcondutância e, por conseguinte, um aumento da frequência de ganho

unitário devido ao maior nível de corrente de dreno.

(A) (B)

72

5 10 15 20 25 30 35 40

25

30

35

40

45

50

55

60

65

70

75

LLD

=0,5mL

LD=0,4m

LLD

=0,3m

LLD

=0,2m

LLD

=0,0m

LLD

=0,7mLLD

=0,6mL

LD=0,5m

LLD

=0,4m

LLD

=0,3m

LLD

=0,2m

LLD

=0,0m

LLD

=1,6m

LLD

=1,4m

LLD

=1,2m

LLD

=1,1m

LLD

=1,0mL

LD=0,9m

LLD

=0,8m

LLD

=0,6m

LLD

=0,4m

LLD

=0,2m

LLD

=0,0m

VGT

=200mV e VDS

=1,5V

L=200m

L=1,00m

L=0,75m

AV [d

B]

gm [S]

Figura 31 - Ganho de tensão de malha aberta em função da transcondutância, extraído com VGT = 200 mV e VDS

= 1,5 V para vários comprimentos totais de canal e da região fracamente dopada.


Depois de analisado o ganho de tensão de malha aberta, outro ponto importante para

aplicações analógicas é a tensão de ruptura de dreno, o qual influencia a excursão do sinal de

saída. A Figura 32 apresenta a tensão de ruptura de dreno em função do comprimento da

região fracamente dopada para diversos comprimentos totais de canal, extraído com VGT =

200 mV. Pode-se verificar que a tensão de ruptura de dreno também exibe um valor máximo

para um dado LLD, indicando a existência também de um comprimento otimizado da região

fracamente dopada relacionado à tensão de ruptura de dreno. A presença de uma região

fracamente dopada diminui o campo elétrico na junção canal/dreno. No entanto, se a relação

LLD/L atinge um alto valor, a corrente de dreno aumenta, elevando a ionização por impacto e,

consequentemente, reduzindo a tensão de ruptura de dreno. Para maiores tensões de ruptura

de dreno, o comprimento LLD otimizado está em torno de 0,4 μm. Além disso, verifica-se que

o comprimento LLD que promove maior tensão de ruptura de dreno é menor do que o LLD que

otimiza o ganho de tensão de malha aberta, e que a tensão de ruptura de dreno varia pouco

com o comprimento total de canal para os dispositivos SOI de canal gradual, enquanto que

nos dispositivos SOI uniformemente dopados, a tensão de ruptura de dreno é bastante

dependente do comprimento total de canal.

73

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

2,0

2,1

2,2

2,3

2,4

2,5

2,6

2,7

2,8

2,9

3,0

3,1

VGT

=200mV

L=0,75m

L=1,00m

L=2,00m

BV

DS [V

]

LLD

[m]

Figura 32 – Tensão de ruptura de dreno em função do comprimento da região fracamente dopada para diversos

comprimentos totais de canal, extraída com VGT = 200 mV.


3.2 INFLUÊNCIA DA REDUÇÃO DOS PARÂMETROS TECNOLÓGICOS NO DESEMPENHO

ANALÓGICO DO TRANSISTOR GC SOI NMOSFET

Esta seção analisa, através de simulações numéricas bidimensionais, a influência da

redução dos parâmetros tecnológicos nas características analógicas do transistor SOI

nMOSFET de canal gradual, objetivando maximizar o ganho de tensão de malha aberta. As

simulações numéricas bidimensionais foram realizadas com o simulador de dispositivos

Sentaurus. Como sequência do trabalho, foi investigada a influência das espessuras do óxido

de porta e da camada de silício, bem como a concentração de dopantes da região fortemente

dopada, variando a relação LLD/L para cada parâmetro tecnológico.

A Figura 33 apresenta a tensão de limiar em função do comprimento LLD para diversos

parâmetros tecnológicos, como pode ser visualizado, todos estes parâmetros influenciam a

tensão de limiar dos dispositivos. Desta forma, o ganho de tensão de malha aberta foi avaliado

com uma constante sobretensão de condução.

Tendo como referência a tecnologia com NHD = 5,6×1016

cm-3

, Toxf = 31 nm e TSi = 80

nm, observa-se que o aumento de NHD para 1,0×1017

cm-3

provoca uma elevação da tensão de

limiar devido à maior densidade de cargas de depleção na camada de silício, enquanto que a

redução da espessura da camada de silício provoca uma queda na tensão de limiar em razão da

menor densidade de cargas de depleção na camada de silício. A diminuição da espessura do óxido

de porta eleva a capacitância do óxido de porta, logo, há um decréscimo da tensão de limiar. Desta

74

forma, a tecnologia com NHD = 5,6×1016

cm-3

, Toxf = 10 nm e TSi = 40 nm apresenta uma redução

da tensão de limiar em razão da diminuição das espessuras do filme de silício e do óxido de porta.

É possível também notar a ocorrência de efeitos de canal curto para LLD = 1,6 µm, conforme pode

ser visto pela queda da tensão de limiar do dispositivo.

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

-0,4

-0,2

0,0

0,2

0,4

0,6

0,8

1,0

NHD=5,6×1016cm-3, Toxf=31nm e TSi=80nm









VT

H [V

]

LLD

[m]

L=2m

Figura 33 – Tensão de limiar em função do comprimento LLD, variando um ou dois parâmetros tecnológicos

quando comparado com os dados iniciais (curva com quadrados fechados).


3.2.1 INFLUÊNCIA DA CONCENTRAÇÃO DE DOPANTES DA REGIÃO FORTEMENTE DOPADA

SOBRE O LLD OTIMIZADO

Nesta seção, é analisada, por meio de simulações, como a mudança na concentração de

dopantes da região fortemente dopada altera o comprimento LLD otimizado. Para esta análise,

foi variada apenas a concentração NHD, mantendo todos os outros parâmetros inalterados,

assegurando que os dispositivos se mantivessem operando em depleção completa. As

concentrações de dopantes investigadas foram 1×1016

cm-3

, 3×1016

cm-3

, 5,6×1016

cm-3

e 1×1017

cm-3

com comprimento total de canal de 2 μm.

A Figura 34 apresenta a transcondutância em função do comprimento LLD, extraída com

VGT = 200 mV e VDS = 1,5 V para diversas concentrações NHD. Nota-se que a transcondutância é

maior para menores concentrações de dopantes da região fortemente dopada quando o

comprimento da região fracamente dopada é curto, o que está relacionado com o aumento da

mobilidade dos portadores na região HD, devido ao menos pronunciado espalhamento por

75

impurezas ionizadas. Quando o comprimento LLD aumenta, há um notável incremento de gm

para maiores concentrações de dopantes.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

4

6

8

10

12

14

16

18

20

22

24

26

28

30

32

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

VDS

=1,5V

VGT

=200mV

L=2m

gm [S

]

LLD

[m]

Figura 34 – Transcondutância em função do comprimento LLD, extraída com VGT = 200 mV e VDS = 1,5 V para

diversas concentrações de dopantes da região fortemente dopada.


Esta característica pode ser observada através da Figura 35, onde são apresentadas as

curvas da transcondutância em função da sobretensão de condução para diversas

concentrações de dopantes da região fortemente dopada, obtidas para LLD = 0,4 (A) e 1,4 μm

(B). Na Figura 35(A), verifica-se uma maior transcondutância para menores NHD quando LLD

é curto, fato relacionado à maior mobilidade dos portadores. Através da Figura 35(B), pode-se

observar uma elevação significativa de gm com o aumento da concentração de dopantes da

região fortemente dopada, sendo constatada uma elevação da transcondutância máxima.

Como a concentração de dopantes é maior, o comprimento da região HD que corresponde ao

comprimento efetivo de canal se mantém para maiores comprimentos da região fracamente

dopada, postergando o efeito de um canal totalmente fracamente dopado que, neste caso,

provoca uma redução da transcondutância. Em outras palavras, a presença de uma região

fortemente dopada com alta concentração de dopantes reduz o comprimento efetivo de canal.

76

-0,50 -0,25 0,00 0,25 0,50 0,75 1,00 1,25 1,50 1,75 2,00

0

5

10

15

20

25

30

35

VDS

=1,5V

L=2m e LLD

=0,4m

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

gm [S

]

VGT

[V]

-0,50 -0,25 0,00 0,25 0,50 0,75 1,00 1,25 1,50 1,75 2,00

0

5

10

15

20

25

30

35

40

45

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

VDS

=1,5V

L=2m e LLD

=1,4m

gm [S

]

VGT

[V]

Figura 35 – Transcondutância em função da sobretensão de condução para diversas concentrações de dopantes

da região fortemente dopada, obtida para LLD = 0,4 (A) e 1,4 μm (B).


Uma maneira mais clara de avaliar a razão da maior transcondutância para maiores

NHD quando LLD é longo é através da concentração de elétrons ao longo do canal que é

apresentada na Figura 36, extraída a 3 nm abaixo da primeira interface para dois diferentes

NHD e VGT e VDS = 0 V com LLD = 0,4 (A) e 1,4 μm (B).

Para o dispositivo com NHD menor, a diferença entre as concentrações de elétrons nas

regiões HD e LD é reduzida e se torna menor quando VGT é incrementado, ou seja, o

dispositivo GC com menor NHD passa a se comportar como um transistor uniformemente

dopado para menores VGT quando comparado com o transistor de maior NHD, visto que este

apresenta maior diferença entre as concentrações de elétrons nas regiões HD e LD.

-1,2 -1,0 -0,8 -0,6 -0,4 -0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2

1E16

1E17

1E18

1E19

1E20

1E21 Região

LD

Região HD

VGT

=200mV

VGT

=1,00V

L=2m; LLD

=0,4m; VDS

=0V

Símbolos Fechados: NHD

=1×1016

cm-3

Símbolos Abertos: NHD

=1×1017

cm-3

Conce

ntr

ação

de

elét

rons

[cm

-3]

Posição Lateral [m] -1,2 -1,0 -0,8 -0,6 -0,4 -0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2

1E16

1E17

1E18

1E19

1E20

1E21Região HD

VGT

=200mV

VGT

=1,00V

Posição Lateral [m]

Conce

ntr

ação

de

elét

rons

[cm

-3]

Símbolos Fechados: NHD

=1×1016

cm-3

Símbolos Abertos: NHD

=1×1017

cm-3

Região LD

L=2m; LLD

=1,4m; VDS

=0V

Figura 36 – Concentração de elétrons ao longo do comprimento de canal para duas concentrações de dopantes da

região fortemente dopada e duas sobretensões de condução, extraída a 3 nm abaixo da primeira interface com

VDS = 0 V para LLD = 0,4 (A) e 1,4 μm (B).


(A) (B)

(A) (B)

77

O dispositivo com maior concentração de dopantes da região fortemente dopada

consegue manter um comprimento efetivo de canal igual a L - LLD para ambos VGT e LLD

analisados, o que explica sua maior transcondutância para maiores LLD. Para pequenos LLD, a

degradação da mobilidade proporcionada pela maior concentração de elétrons na camada de

inversão para o transistor com maior NHD é mais importante do que a redução do

comprimento efetivo de canal, diminuindo gm em comparação com o transistor de menor NHD.

A Figura 37 apresenta a condutância de saída em função do comprimento LLD extraída com

VGT = 200 mV e VDS = 1,5 V para diversas concentrações NHD. Verifica-se uma redução da

condutância de saída com o aumento da concentração NHD, devido à menor mobilidade dos

portadores, além da maior queda de potencial absorvida pela região fracamente dopada em

razão da maior diferença entre as resistências apresentadas pelas regiões LD e HD.

Adicionalmente, a degradação de gD começa a ocorrer para maiores comprimentos LLD

quando a concentração NHD aumenta de 1×1016

cm-3

para 5,6×1016

cm-3

. No entanto, para NHD =

1×1017

cm-3

, o comprimento LLD que otimiza gD segue o caminho inverso, uma vez que a redução

do comprimento efetivo de canal é mais relevante do que a diminuição da mobilidade dos

portadores, degradando a condutância de dreno e, consequentemente, reduzindo o comprimento

LLD que otimiza a condutância de dreno.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

1E-8

1E-7

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

VDS

=1,5V

VGT

=200mV

L=2m

gD [S

]

LLD

[m]

Figura 37 – Condutância de saída em função do comprimento LLD, extraída com VGT = 200 mV e VDS = 1,5 V

para diversas concentrações de dopantes da região fortemente dopada.


A Figura 38 apresenta o ganho de tensão intrínseco em função do comprimento LLD,

extraído com VGT = 200 mV e VDS = 1,5 V para diversas concentrações NHD. Como se pode

78

observar, o máximo ganho de tensão de malha aberta é obtido para maiores concentrações NHD e

há um deslocamento no comprimento LLD otimizado para maiores valores, seguindo a tendência

descrita pela condutância de saída.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

40

45

50

55

60

65

70

75

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

VDS

=1,5V

VGT

=200mV

L=2m

AV [d

B]

LLD

[m]

Figura 38 – Ganho de tensão de malha aberta em função do comprimento LLD, extraído com VGT = 200 mV e

VDS = 1,5 V para diversas concentrações de dopantes da região fortemente dopada.


A Tabela 3 exibe o comprimento LLD otimizado e o máximo ganho de tensão de malha

aberta obtidos para diferentes concentrações de dopantes da região fortemente dopada. O

transistor com NHD = 5,6×1016

cm-3

aumenta o máximo ganho de tensão intrínseco em 16 dB

quando comparado com o dispositivo de NHD = 1×1016

cm-3

, para um comprimento LLD otimizado

que se eleva de 0,8 para 1 μm.

Tabela 3 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco para diferentes concentrações NHD

NHD [cm-3

] LLD otimizado [μm] AV máximo [dB]

1,0×1016

0,80 54

3,0×1016

0,90 65

5,6×1016

1,00 70

1,0×1017

0,90 72


A Figura 39 apresenta a transcondutância e a condutância de saída (A) e o ganho de

tensão de malha aberta (B) em função da concentração de dopantes da região fortemente

dopada, extraído com VDS = 1,5 V e VGT = 200 mV nos comprimentos LLD otimizados. Com

base na Figura 39(A), constata-se que o aumento da concentração de dopantes provoca um

79

incremento da transcondutância. No entanto, para NHD = 1×1017

cm-3

é verificada uma queda da

transcondutância, uma vez que o comprimento LLD otimizado é menor e, portanto, a

transcondutância sofre um decaimento devido ao maior comprimento efetivo de canal. A

condutância de dreno sofre uma diminuição com o aumento de NHD em razão do menor efeito

de modulação do comprimento de canal. Desta forma, observa-se, através da Figura 39(B),

um incremento do ganho de tensão de malha aberta com o aumento da concentração de

dopantes da região fortemente dopada. No entanto, esta variação não é linear, sendo

verificada uma atenuação do aumento de AV para altos NHD.

1E16 1E17

9,5

10,0

10,5

11,0

11,5

12,0

12,5

VDS

=1,5V

VGT

=200mV

L=2m

gm [S

]

NHD

[cm-3]

1E-9

1E-8

gD [S

]

1E16 1E17

52

54

56

58

60

62

64

66

68

70

72

74

LLD

=0,9m

LLD

=1,0m

LLD

=0,9m

LLD

=0,8m

VDS

=1,5V

VGT

=200mV

L=2m

AV [d

B]

NHD

[cm-3]

Figura 39 – Transcondutância e condutância de saída (A) e ganho de tensão de malha aberta (B) em função da

concentração de dopantes da região fortemente dopada, extraído com VDS = 1,5 V e VGT = 200 mV nos

comprimentos LLD otimizados.



transcondutância, extraído com VGT = 200 mV e VDS = 1,5 V para diversas concentrações NHD e

comprimentos da região fracamente dopada. Nota-se que o aumento da concentração de

dopantes da região fortemente dopada possibilita maior ganho de tensão intrínseco e

frequência de ganho unitário.

Em um projeto de circuito analógico definido para operar com ganho de tensão intrínseco

de 54 dB, pode-se observar que o dispositivo com NHD = 5,6×1016

cm-3

(LLD ≈ 1,5 μm) permite um

aumento de 143% de gm e, por conseguinte, uma elevação de fT quando comparado com o

transistor com NHD = 1×1016

cm-3

(LLD ≈ 0,8 μm). Projetando-se um circuito para operar com uma

transcondutância de 10 μS, o transistor com NHD = 5,6×1016

cm-3

(LLD ≈ 0,8 μm) consegue elevar

AV em 13,9 dB em comparação com o dispositivo com NHD = 1×1016

cm-3

(LLD ≈ 0,8 μm).

(A) (B)

80

4 6 8 10 12 14 16 18 20 22 24 26 28 30 32

40

45

50

55

60

65

70

75

LLD

=1,6m

LLD

=1,2m

LLD

=1,4m

LLD

=1,1m

LLD

=1,0mLLD

=0,9m

LLD

=0,8m

LLD

=0,6m

LLD

=0,4m

LLD

=0,2mV

GT=200mV

VDS

=1,5V

L=2m

NHD

=1×1016

cm-3

NHD

=3×1016

cm-3

NHD

=5,6×1016

cm-3

NHD

=1×1017

cm-3

AV [d

B]

gm [S]

LLD

=0

Figura 40 – Ganho de tensão de malha aberta em função da transcondutância, extraído com VGT = 200 mV e VDS

= 1,5 V para diversas concentrações de dopantes da região fortemente dopada.


3.2.2 INFLUÊNCIA DA ESPESSURA DA CAMADA DE SILÍCIO SOBRE O LLD OTIMIZADO

Este tópico analisa, através de simulações, a influência da espessura da camada de

silício sobre o comprimento LLD que otimiza o ganho de tensão de malha aberta. Os

dispositivos estudados apresentam NHD = 5,6×1016

cm-3

e L = 2 μm, as espessuras da camada de

silício escolhidas foram 40, 60 e 80 nm, mantendo todos os outros parâmetros inalterados,

assegurando que os dispositivos se mantivessem operando em depleção completa.

As Figuras 41 e 42 apresentam o comportamento da transcondutância e da condutância

de saída em função do comprimento LLD, respectivamente, para diversas espessuras da

camada de silício, extraídas com VGT = 200 mV e VDS = 1,5 V. A partir da Figura 41, é

possível observar que praticamente não há dependência da transcondutância com a espessura

da camada de silício para LLD < 1 μm. Embora, constata-se uma redução da transcondutância

com o decréscimo da espessura do filme de silício para maiores comprimentos da região

fracamente dopada, o qual está relacionado com o aumento do campo elétrico transversal que

degrada a mobilidade dos portadores, sendo a degradação de gm mais intensa para maiores

comprimentos LLD devido à maior corrente de dreno. Com base na Figura 42, nota-se que a

degradação da condutância de dreno para o transistor com TSi = 40 nm se inicia antes das

outras espessuras da camada de silício devido ao mais intenso campo elétrico. Como

resultado, o comprimento LLD que promove o melhor valor de gD é reduzido.

81

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

6

8

10

12

14

16

18

20

22

24

26

TSi=80nm

TSi=60nm

TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

gm [S

]

LLD

[m]


diversas espessuras da camada de silício.


-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

1E-8

1E-7

TSi=80nm

TSi=60nm

TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

gD

[S]

LLD

[m]


para diversas espessuras da camada de silício.


A Figura 43 apresenta o ganho de tensão de malha aberta em função do comprimento

LLD para várias espessuras da camada de silício, extraído com VGT = 200mV e VDS = 1,5V.

Como pode ser visto, o máximo AV sofre uma redução para TSi = 40 nm, em razão das

degradações da transcondutância e da condutância de saída. A Tabela 4 exibe o comprimento

LLD otimizado e máximo ganho de tensão intrínseco para diversas espessuras da camada de

silício.

82

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

40

45

50

55

60

65

70

75

TSi=80nm

TSi=60nm

TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

AV

[dB

]

LLD

[m]


VDS = 1,5 V para diversas espessuras da camada de silício.


Tabela 4 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco para diferentes espessuras da

camada de silício.

TSi [nm] LLD otimizado [μm] AV máximo [dB]

40 0,90 68

60 0,90 70

80 1,00 70


Comparando os transistores com espessura da camada de silício de 40 e 80 nm,

constata-se um incremento de somente 2 dB para o maior TSi. Além disso, o comprimento LLD

que maximiza o ganho de tensão de malha aberta se desloca para menores valores quando a

espessura da camada de silício é diminuída.


transcondutância, extraído com VGT = 200 mV e VDS = 1,5 V para várias espessuras da camada de

silício e comprimentos da região fracamente dopada. Verifica-se que o aumento da espessura da

camada de silício eleva tanto o ganho de tensão intrínseco quanto a frequência de ganho

unitário (aumento de gm). Para AV = 60 dB, o transistor com TSi = 80 nm (LLD ≈ 1,4 μm) eleva a

frequência de ganho unitário em 28% quando comparado com o dispositivo com TSi = 40 nm (LLD

≈ 1,4 μm).

83

6 8 10 12 14 16 18 20 22 24 26

40

45

50

55

60

65

70

75

LLD

=0,0

LLD

=0,2m

LLD

=0,4m

LLD

=0,6m

LLD

=0,8m

LLD

=0,9m LLD

=1,0m

LLD

=1,1m

LLD

=1,2m

LLD

=1,4m

LLD

=1,6m

VDS

=1,5V

VGT

=200mV

L=2m

TSi=80nm

TSi=60nm

TSi=40nm

AV

[dB

]

gm [S]


= 1,5 V para diversas espessuras da camada de silício.


3.2.3 INFLUÊNCIA DA ESPESSURA DO ÓXIDO DE PORTA SOBRE O LLD OTIMIZADO

Neste item, a influência da espessura do óxido de porta sobre as características

analógicas dos transistores é apresentada, através de simulações, mantendo todos os outros

parâmetros tecnológicos constantes e L = 2 μm. As Figuras 45 e 46 apresentam a

transcondutância e a condutância de saída em função do comprimento LLD, respectivamente,

extraídas com VGT = 200 mV e VDS = 1,5 V, para espessuras do óxido de porta de 10, 20 e 31

nm.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

5

10

15

20

25

30

35

40 T

oxf=31nm

Toxf

=20nm

Toxf

=10nm

VDS

=1,5V

VGT

=200mV

L=2m

gm [S

]

LLD

[m]


diversas espessuras do óxido de porta.


84

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

1E-8

1E-7

Toxf

=31nm

Toxf

=20nm

Toxf

=10nm

VDS

=1,5V

VGT

=200mV

L=2m

gD [S

]

LLD

[m]


para diversas espessuras do óxido de porta.


De acordo com a Figura 45, nota-se que o decréscimo da espessura do óxido de porta

permite uma melhora na transcondutância devido ao melhor controle das cargas de depleção

no canal. Entretanto, ao analisar a Figura 46, verifica-se que a condutância de saída começa a

aumentar (degradar) de maneira precoce para menores espessuras do óxido de porta, uma vez

que a condutância de dreno é diretamente proporcional à capacitância do óxido de porta.

Desta forma, o benefício do menor efeito de modulação do comprimento de canal

proporcionado pela presença da região LD ocorre até um comprimento LLD menor do que o

observado para óxidos mais espessos.

A Figura 47 exibe o ganho de tensão intrínseco em função do comprimento LLD,

extraído com VGT = 200 mV e VDS = 1,5 V, para diferentes espessuras do óxido de porta. Em

relação ao decréscimo da espessura do óxido de porta, observa-se um deslocamento do

máximo ganho de tensão de malha aberta para menores comprimentos da região fracamente

dopada, devido à maior degradação da condutância de dreno. Embora o valor máximo de AV

tenha variado em, no máximo, 3 dB.

A Tabela 5 apresenta o comprimento LLD otimizado e o máximo ganho de tensão

intrínseco obtidos para diversas espessuras do óxido de porta. Pode-se observar que o ganho

de tensão intrínseco aumenta apenas 2 dB para o transistor com espessura do óxido de porta

de 10 nm em comparação com o dispositivo de Toxf de 31 nm. Adicionalmente, o

comprimento LLD otimizado apresenta uma importante variação, seguindo uma redução linear

com a diminuição da espessura do óxido de porta.

85

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

35

40

45

50

55

60

65

70

75

80

VDS

=1,5V

VGT

=200mV

L=2m

Toxf

=31nm

Toxf

=20nm

Toxf

=10nm

AV [d

B]

LLD

[m]


VDS = 1,5 V para diversas espessuras do óxido de porta.


Tabela 5 – Comprimento LLD otimizado e máximo ganho de tensão intrínseco para diferentes espessuras do

óxido de porta.

Toxf [nm] LLD otimizado [μm] AV máximo [dB]

10 0,80 72

20 0,90 73

31 1,00 70


Na Figura 48 é apresentado o ganho de tensão de malha aberta em função da

transcondutância, extraído com VGT = 200 mV e VDS = 1,5 V para diversas espessuras do óxido

de porta e comprimentos da região fracamente dopada. Pode-se observar que a redução da

espessura do óxido de porta eleva significativamente a transcondutância e, por conseguinte, a

frequência de ganho unitário. Para AV = 60 dB, o dispositivo com Toxf = 10 nm (LLD ≈ 1,3 μm)

apresenta um aumento de 82% de gm e, consequentemente, uma elevação de fT quando comparado

com o transistor com Toxf = 31 nm (LLD ≈ 1,4 μm).

86

5 10 15 20 25 30 35 40

35

40

45

50

55

60

65

70

75

VDS

=1,5V

VGT

=200mV

L=2m

Toxf

=31nm

Toxf

=20nm

Toxf

=10nm

AV [d

B]

gm [S]


= 1,5 V para diversas espessuras do óxido de porta.


3.2.4 INFLUÊNCIA DA REDUÇÃO SIMULTÂNEA DAS ESPESSURAS DO ÓXIDO DE PORTA E DA

CAMADA DE SILÍCIO SOBRE O LLD OTIMIZADO

Os resultados das seções anteriores mostraram que a redução das espessuras do óxido

de porta e da camada de silício contribuem para a diminuição do comprimento LLD que

maximiza o ganho de tensão de malha aberta. De maneira a avaliar os efeitos da redução

simultânea destes parâmetros sobre o comprimento LLD otimizado, são apresentadas nas

Figuras 49 e 50, a transcondutância e a condutância de saída, respectivamente, extraídas de

dois conjuntos de dispositivos GC: sendo um com TSi = 40 nm e Toxf = 10 nm e o outro com

TSi = 80 nm e Toxf = 31 nm (tecnologia da UCL).

Analisando as Figuras 41 e 45, é possível constatar que a redução da espessura do

óxido de porta tem maior influência sobre a transcondutância do que a diminuição da

espessura da camada de silício, incrementando-a, devido ao melhor controle das cargas de

depleção no canal. No entanto, o decréscimo da espessura do filme de silício degrada

levemente a transcondutância, principalmente para maiores comprimentos LLD, em razão do

maior campo elétrico vertical. Quando avaliado os dois parâmetros juntos (Figura 49),

percebe-se que, para a tecnologia com reduzidos Toxf e TSi, a transcondutância é maior e

menos dependente do comprimento LLD. Na Figura 50, é possível notar um apreciável

deslocamento na condutância de saída, visto que a diminuição de ambos os parâmetros tende

87

a degradar a condutância de dreno, tanto pelo alto campo elétrico vertical quanto pela maior

capacitância do óxido de porta.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

6

8

10

12

14

16

18

20

22

24

26

28

Toxf

=31nm e TSi=80nm

Toxf

=10nm e TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

gm [S

]

LLD

[m]

Figura 49 – Transcondutância em função do comprimento LLD, extraída com VGT = 200 mV e VDS = 1,5 V,

variando Toxf e TSi simultaneamente.


-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

1E-8

1E-7

Toxf

=31nm e TSi=80nm

Toxf

=10nm e TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

gD [S

]

LLD

[m]

Figura 50 – Condutância de saída em função do comprimento LLD, extraída com VGT = 200 mV e VDS = 1,5 V,

variando Toxf e TSi simultaneamente.


A Figura 51 mostra o comportamento do ganho de tensão de malha aberta em função

do comprimento LLD, extraído com VGT = 200 mV e VDS = 1,5 V, obtido a partir dos

resultados expostos nas Figuras 49 e 50. Como esperado, são verificados, um deslocamento

de 300 nm em direção a menores valores para o LLD otimizado e uma redução de 7 dB no

88

ganho de tensão intrínseco devido à degradação da condutância de saída causada pelo

decréscimo das espessuras do óxido de porta e da camada de silício.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

40

45

50

55

60

65

70

75

Toxf

=31nm e TSi=80nm

Toxf

=10nm e TSi=40nm

VDS

=1,5V

VGT

=200mV

L=2m

AV

[dB

]

LLD

[m]


VDS = 1,5 V, variando Toxf e TSi simultaneamente.



transcondutância, extraído com VGT = 200 mV e VDS = 1,5 V, variando Toxf e TSi simultaneamente

e os comprimentos da região fracamente dopada. Verifica-se que a tecnologia da UCLouvain

apresenta maior ganho de tensão de malha aberta em um maior faixa, mas reduzida

transcondutância e, por conseguinte, diminuta frequência de ganho de tensão unitário. Enquanto

que a tecnologia com reduzidos Toxf e TSi possui melhores frequências de ganho unitário devido ao

melhor controle das cargas de depleção no canal que está relacionado com a diminuição de Toxf.

No entanto, esta tecnologia apresenta reduzido AV.

89

6 8 10 12 14 16 18 20 22 24 26 28

40

45

50

55

60

65

70

75

VGT

=200mV

VDS

=1,5V

L=2m

Toxf

=31nm e TSi=80nm

Toxf

=10nm e TSi=40nm

AV

[dB

]

gm [S]


= 1,5 V, variando Toxf e TSi simultaneamente.


3.3 INFLUÊNCIA DA POLARIZAÇÃO DE PORTA SOBRE O DESEMPENHO ANALÓGICO DO

TRANSISTOR GC SOI NMOSFET

Esta seção avalia o desempenho analógico do transistor SOI nMOSFET de canal

gradual concernente à influência da sobretensão de condução sobre os comprimentos da

região fracamente dopada que maximizam o ganho de tensão intrínseco, a frequência de

ganho unitário e a tensão de ruptura de dreno. Foi verificado que o ótimo comprimento da

região fracamente dopada depende da área de aplicação dos dispositivos GC.

3.3.1 RESULTADOS EXPERIMENTAIS

Primeiramente, medidas experimentais de transistores GC SOI foram estudadas de

maneira a avaliar a influência da sobretensão de condução sobre o comprimento otimizado da

região fracamente dopada. As Figuras 53 e 54 apresentam a transcondutância e a condutância

de saída, respectivamente, em função do comprimento LLD para diferentes sobretensões de

condução, extraídas com VDS = 1,5 V. Verifica-se que o incremento da sobretensão de

condução eleva a transcondutância e a condutância de dreno devido ao mais forte regime de

inversão, uma vez que tanto gm quanto gD são diretamente proporcionais à VGT.

90

Para todas sobretensões de condução, a mínima condutância de dreno foi observada

para comprimento LLD em torno de 0,8 μm (LLD/L = 0,4). É interessante mencionar que

semelhante valor foi demonstrado experimentalmente na ref. [21].

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

0,0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

L=2m

VDS

=1,5V

VGT

=0V

VGT

=200mV

VGT

=400mV

VGT

=600mV

gm [m

S]

LLD

[m]

Figura 53 – Transcondutância em função do comprimento LLD, extraído com VDS = 1,5 V para diferentes

sobretensões de condução.


-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

1E-7

1E-6

1E-5 L=2m

VDS

=1,5V

VGT

=0V

VGT

=200mV

VGT

=400mV

VGT

=600mV

gD [S

]

LLD

[m]

Figura 54 – Condutância de dreno em função do comprimento LLD, extraído com VDS = 1,5 V para diferentes

sobretensões de condução.


O ganho de tensão intrínseco é apresentado na Figura 55(A) em função do

comprimento LLD, extraído com VDS = 1,5 V e diferentes VGT. Nota-se que o aumento da

sobretensão de condução reduz o ganho de tensão de malha aberta em consequência da

degradação da condutância de dreno, a qual é mais pronunciada do que a melhoria da

transcondutância. No entanto, para VGT = 200 mV e LLD > 0,5 µm, constata-se uma inversão

91

no comportamento de AV em comparação com o dispositivo polarizado com VGT = 0 V,

devido à melhora de AV proporcionada pelo aumento de gm e redução de gD ser superior para

o dispositivo com VGT = 200 mV. Além disso, é possível verificar que o incremento de AV em

relação ao transistor uniformemente dopado é mais significativo com o aumento de VGT.

Comparando o transistor uniformemente dopado com o dispositivo de canal gradual no ponto

de otimizado LLD, para VGT = 0 V, há um aumento de 17 dB enquanto que, para VGT = 600

mV, um incremento de 21 dB é observado.

A Figura 55(B) apresenta o ganho de tensão intrínseco em função da transcondutância,

extraído para VDS = 1,5 V e diversas sobretensões de condução. Como se pode observar, a

maior frequência de ganho unitário (maior gm) é obtida para maior VGT, enquanto que o

máximo AV ocorre para VGT = 200 mV, o qual é próximo do regime de inversão moderada.

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

30

35

40

45

50

55

60

65

L=2m

VDS

=1,5V

VGT

=0V

VGT

=200mV

VGT

=400mV

VGT

=600mV

AV [d

B]

LLD

[m]

0,0 0,1 0,2 0,3 0,4 0,5 0,6 0,7

30

35

40

45

50

55

60

65

L=2m

VDS

=1,5V

VGT

=0V

VGT

=200mV

VGT

=400mV

VGT

=600mV

AV [d

B]

gm [mS]

Figura 55 – Ganho de tensão de malha aberta em função do comprimento LLD (A) e da transcondutância (B),

extraído com VDS = 1,5 V para diferentes sobretensões de condução.


A Figura 56 apresenta a tensão de ruptura de dreno extraída para diversas sobretensões

de condução. Diferentemente do ganho de tensão de malha aberta, nenhuma variação do

ótimo LLD com a sobretensão de condução foi verificada, sendo o comprimento LLD que

otimiza BVDS igual a 0,5 μm, o qual é menor do que o comprimento LLD para máximo ganho

de tensão de malha aberta. No entanto, um aumento de BVDS ocorre com o incremento de

VGT, o qual está relacionado com a maior tensão de saturação. Uma elevação de

aproximadamente 200 mV foi observada na tensão de ruptura de dreno para LLD = 0,5 μm

com o aumento de VGT de 0 para 600 mV.

(A) (B)

92

-0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6

1,9

2,0

2,1

2,2

2,3

2,4

2,5

2,6

2,7

2,8

2,9

L=2m

VGT

=0V

VGT

=200mV

VGT

=400mV

VGT

=600mV

BV

DS [V

]

LLD

[m]

Figura 56 – Tensão de ruptura de dreno em função do comprimento LLD para diferentes sobretensões de

condução.


3.3.2 SIMULAÇÕES NUMÉRICAS BIDIMENSIONAIS

De maneira a analisar a influência da sobretensão de condução sobre o comprimento

LLD otimizado em todos os regimes de inversão com diversos comprimentos totais de canal,

foram realizadas simulações numéricas bidimensionais com parâmetros tecnológicos

idênticos aos transistores experimentais. A Figura 57 apresenta a relação gm/IDS em função da

sobretensão de condução para transistores GC e uniformemente dopado com L = 2 μm,

extraído com VDS = 1,5 V. A partir destas curvas, os valores de VGT foram escolhidos,

assegurando a polarização do transistor desde o regime de inversão fraca até forte.

-0,5 0,0 0,5 1,0 1,5 2,0 2,5 3,0

0

5

10

15

20

25

30

35

40

SOI Convencional

GC SOI com LLD

/L=0,3

gm/I

DS [V

-1]

VGT

[V]

L=2m

VDS

=1,5V

--- VGT

= -0,25V

--- VGT

= -0,10V

--- VGT

= 0,00V

--- VGT

= 0,20V

--- VGT

= 0,50V

--- VGT

= 1,00V

Figura 57 – Relação gm/IDS em função da sobretensão de condução para dispositivos com L = 2 μm.


93

As Figuras 58 e 59 apresentam a transcondutância e a condutância de saída,

respectivamente, em função do comprimento LLD e VGT, extraído com VDS = 1,5 V para

transistores com L = 2 μm. Como apresentado anteriormente, o aumento do comprimento LLD

eleva a transcondutância devido à redução do comprimento efetivo de canal. Além disso, o

aumento da sobretensão de condução também eleva gm para todos os transistores. Desta

forma, para um circuito visando alta frequência, quão maior é a região LD, melhor é fT. Com

base na Figura 59, nota-se uma redução da condutância de dreno com o aumento do

comprimento LLD até um determinado limite, conforme explicado na seção 3.1.2.

Adicionalmente, uma elevação de gD é constatada com o incremento de VGT, bem como uma

diminuição do comprimento LLD que otimiza a condutância de dreno.

-0 ,4

-0 ,2

0 ,00 ,2

0 ,40 , 6

0 , 81 , 0

1 , 2

0,00,20,40,60,81,01,21,41 ,61 ,8

0

5

10

15

20

25

30

35

VDS

=1,5V

L L D [m]

g m [

S]

V G T [V

]

0,000

2,500E-06

5,000E-06

7,500E-06

1,250E-05

1,500E-05

1,750E-05

2,000E-05

2,250E-05

2,500E-05

2,750E-05

3,000E-05

3,250E-05

3,500E-05

Figura 58 – Transcondutância em função de LLD e VGT, extraído com VDS = 1,5 V para L = 2 μm.


-0,20,0

0,20,4

0,60 ,8

1 ,0

0 ,00 ,20 ,40 ,60 ,81 ,01 , 21 , 41 , 61 , 81E-13

1E-12

1E-11

1E-10

1E-9

1E-8

1E-7

1E-6

L L D [m]

g D [

S]

V GT [V

]

1,000E-12

1,000E-11

1,000E-10

1,000E-09

1,000E-08

1,000E-07

1,200E-06

1,350E-06

1,500E-06

2,000E-06

VDS

=1,5V

Figura 59 – Condutância de dreno em função de LLD e VGT, extraído com VDS = 1,5 V para L = 2 μm.


94

A Figura 60 exibe o ganho de tensão de malha aberta em função do comprimento LLD

e VGT, extraído com VDS = 1,5 V para L = 2 μm. Como visto nos resultados experimentais, o

aumento de VGT causa um decréscimo de AV, o qual está relacionado com a maior degradação

de gD em relação à melhoria de gm. Além disso, o comprimento LLD de máximo ganho de

tensão intrínseco decresce com o aumento de VGT devido à maior condutância de dreno. Para

VGT próximo à inversão fraca (VGT < 0 V) e LLD < 1,1 μm, o ganho de tensão intrínseco varia

somente 2 dB.

- 0 , 2

0 , 0

0 ,2

0 ,4

0 ,6

0 ,8

1 ,0

0102030

40

50

60

70

80

90

100

110

0,00,2

0,40,6

0,81,0

1,21,4

1 ,61 ,8

VDS

=1,5V

AV [dB

]

L LD [

m]V G T [V]

23,20

33,63

44,05

54,48

64,90

75,33

85,75

96,18

106,6

Figura 60 – Ganho de tensão de malha aberta em função de LLD e VGT, extraído com VDS = 1,5 V para L = 2 μm.


A Tabela 6 apresenta o ganho de tensão de malha aberta do transistor SOI

convencional, o comprimento LLD otimizado e o máximo ganho de tensão intrínseco para

duas sobretensões de condução. É possível observar um aumento de 50 dB no máximo ganho

de tensão de malha aberta para VGT = 0 V, e o otimizado LLD é deslocado de 1,2 para 0,5 μm

quanto VGT é elevado para 1 V. Considerando estes casos, é verificado um aumento de 37 e 9

dB em AV, respectivamente, em comparação com o transistor SOI uniformemente dopado.

Tabela 6 – Ganho de tensão de malha aberta do transistor SOI convencional, comprimento LLD otimizado e o

máximo ganho de tensão intrínseco para duas sobretensões de condução.

VGT [V] AV SOI convencional [dB] LLD otimizado [μm] AV máximo [dB]

0 51 1,20 88

1 29 0,50 38


95

A Figura 61 avalia a influência do comprimento total de canal sobre o comprimento

LLD que otimiza AV para diversos VGT, extraído com VDS = 1,5 V. É possível constatar que o

ótimo LLD se eleva com o incremento do comprimento total de canal e que o otimizado

comprimento LLD não é constante para mesmos comprimentos totais de canal. No entanto,

observa-se uma mesma tendência do comprimento LLD otimizado com o aumento de L para

todas as sobretensões de condução analisadas. Para L ≥ 4 μm e VGT ≥ 0 V, é verificada uma

tendência do ótimo LLD em permanecer em um comprimento específico. No caso de VGT =

500 mV, o LLD otimizado está entre 1 e 1,2 μm. Adicionalmente, o incremento de VGT causa

um decréscimo do LLD otimizado para todos L estudados. Para L ≥ 4 μm, a redução do ótimo

LLD para maior AV é aproximadamente constante e igual a 0,4 μm quando variando VGT de

200 mV para 500 mV.

0 1 2 3 4 5 6 7 8 9 10 11

0,5

1,0

1,5

2,0

2,5

3,0

3,5V

DS=1,5V

VGT

=-250mV VGT

=0V

VGT

=200mV VGT

=500mV

VGT

=1V

LL

D o

tim

iza

do

[m

]

L [m]

Figura 61 – Comprimento LLD otimizado em função do comprimento total de canal, extraído com VDS = 1,5 V e

diversos VGT.


As Figuras 62 e 63 exibem, respectivamente, a transcondutância e o ganho de tensão

de malha aberta extraídos nos comprimentos LLD otimizados em função do comprimento total

de canal para VDS = 1,5 V e diversos VGT.

96

0 1 2 3 4 5 6 7 8 9 10 11

0

10

20

30

40

50

60

VDS

=1,5V

VGT

=-250mV VGT

=0V

VGT

=200mV VGT

=500mV

VGT

=1V

gm [S

]

L [m]

Figura 62 – Transcondutância extraída nos comprimentos LLD que otimizam AV em função do comprimento total

de canal para VDS = 1,5 V e diversos VGT.


0 1 2 3 4 5 6 7 8 9 10 11

20

40

60

80

100

120

140

160

VDS

=1,5V

VGT

=-250mV VGT

=0V

VGT

=200mV VGT

=500mV

VGT

=1V

Máxim

o A

V [d

B]

L [m]

Figura 63 – Máximo ganho de tensão de malha aberta em função do comprimento total de canal, extraído com

VDS = 1,5 V e diversos VGT.


Analisando a Figura 62, pode-se observar que o aumento do comprimento total de

canal reduz a transcondutância devido à maior resistência do canal, e a elevação da

sobretensão de condução possibilita maior gm para todos L. A partir da Figura 63, é possível

verificar um incremento do máximo ganho de tensão de malha aberta com o decréscimo da

sobretensão de condução para todos os comprimentos totais de canal em razão da menor

condutância de dreno. Além disso, um aumento do máximo ganho de tensão intrínseco é

constatado com o incremento de L devido ao reduzido gD.

97

A Figura 64 apresenta a tensão de ruptura de dreno obtida para diferentes sobretensões

de condução e L = 2 μm. Pode-se observar que LLD entre 0,4 e 0,6 μm possibilita a maior

tensão de ruptura de dreno para todos VGT estudados. Além disso, o aumento da sobretensão

de condução eleva a tensão de ruptura de dreno devido à maior tensão de saturação.

A tensão de ruptura de dreno também foi extraída para outros comprimentos totais de

canal. Como notado nos resultados experimentais, o comprimento LLD que otimiza a tensão de

ruptura de dreno não varia com a sobretensão de condução em todos os regimes de inversão.

Para L = 0,75 μm, o ótimo LLD é igual a 0,3 μm, enquanto que o comprimento LLD otimizado

é igual a 0,4 μm para 1 μm ≤ L ≤ 10 μm.

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8

2,0

2,2

2,4

2,6

2,8

3,0

VGT

=-250mV

VGT

=0V

VGT

=200mV

VGT

=500mV

BV

DS [V

]

LLD

[m]

L=2m

Figura 64 – Tensão de ruptura de dreno em função do comprimento LLD para diversas sobretensões de condução

e L = 2 μm.


98

4 DESEMPENHO DO TRANSISTOR SOI NMOSFET DE CANAL GRADUAL E A

ASSOCIAÇÃO SÉRIE ASSIMÉTRICA DE TRANSISTORES SOI NMOSFETS

EM ESPELHOS DE CORRENTE COM ARQUITETURA FONTE COMUM

Em tecnologias altamente submicrométricas, pode haver dificuldade na definição da

região fracamente dopada do transistor SOI de canal gradual devido à difusão de impurezas

aceitadoras na interface entre as regiões forte e fracamente dopadas. Como alternativa, tem-se

a associação série assimétrica de transistores SOI nMOSFETs [29].

Espelhos de corrente com configuração fonte comum formados por transistores SOI

nMOSFET de canal gradual e associações séries assimétrica e simétrica SOI nMOSFET com

variações no comprimento de canal dos transistores individuais também fabricados na

tecnologia SOI FD da UCLouvain, Bélgica, com os mesmos parâmetros tecnológicos e

geométricos citados na Seção 2.7, foram objetos de estudo, sendo avaliados tanto por meio de

resultados experimentais, quanto através de simulações numéricas bidimensionais de

dispositivos.

A precisão de espelhamento, a resistência de saída e a excursão do sinal de saída (VOS)

são usadas como figuras de mérito para esta análise, confrontando o desempenho do transistor

SOI de canal gradual e das associações séries nas configurações simétrica e assimétrica com

os dispostivos SOI convencionais compostos por apenas um único transistor. Deve-se

destacar que se trata do primeiro estudo já realizado sobre a associação série assimétrica

implementada em circuitos analógicos.

4.1 RESULTADOS EXPERIMENTAIS DA ASSOCIAÇÃO SÉRIE ASSIMÉTRICA DE

TRANSISTORES

Inicialmente, são apresentadas as medidas experimentais realizadas em espelhos de

corrente compostos por associação série simétrica (ambos os transistores dopados com

NHD = 6×1016

cm-3

na região do canal) e assimétrica (transistores MS e MD dopados com

NHD = 6×1016

cm-3

e NLD = 1×1015

cm-3

, respectivamente, na região do canal), além do transistor

convencional. Foram variados os comprimentos de canal de cada transistor individual,

mantendo o comprimento total de canal (L = LS + LD) igual a 4 μm. As curvas experimentais

99

foram obtidas a partir de sete diferentes circuitos de cada configuração de maneira a obter o

valor médio e o desvio padrão (σ).

4.1.1 VANTAGENS DA ASSOCIAÇÃO SÉRIE ASSIMÉTRICA EM NÍVEL DE TRANSISTOR

As Figuras 65(A) e 65(B) apresentam as curvas experimentais médias da corrente de

dreno e da transcondutância, respectivamente, em função da sobretensão de condução para o

transistor de saída que compõe os espelhos de corrente implementados com transistores S-SC,

A-SC e convencional, extraído com VDS = 50 mV.

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

0

5

10

15

20

25

30

35

40

45

VDS

=50mV SOI Convencional L=4m

S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I DS

,médio [A

]

VGT

[V]

-0,5 0,0 0,5 1,0 1,5 2,0 2,5

0

5

10

15

20

25

30

35

VDS

=50mV

SOI Convencional L=4m

S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

gm

,médio [S

]

VGT

[V]

Figura 65 – Curvas experimentais da corrente de dreno (A) e da transcondutância (B) em função da sobretensão

de condução para transistores convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, extraídas com VDS = 50 mV.


A partir das curvas da Figura 65, pode-se notar que o dispositivo S-SC apresenta nível

de corrente de dreno e transcondutância similares ao transistor SOI convencional. No caso da

estrutura A-SC, para um comprimento total de canal fixo, o aumento do comprimento de

canal do transistor próximo ao dreno causa uma maior corrente de dreno e transcondutância,

graças ao incremento do potencial que alcança o dreno do transistor próximo à fonte (MS),

devido à reduzida resistência do transistor MD (ligada a sua menor tensão de limiar). Desta

forma, o dispositivo A-SC se comporta como um único transistor com L LS. Na Figura

65(B), para o transistor A-SC, verifica-se uma maior transcondutância com o aumento de LD

para VGT em inversão moderada, enquanto que em regime de inversão forte, a

transcondutância é similar entre as estruturas.

(A) (B)

100

A Figura 66(A) apresenta as curvas experimentais médias da corrente de dreno em

função da tensão de dreno para o transistor de saída dos mesmos espelhos de corrente

analisados na Figura 65, extraídas com VGT = 200 mV. É possível observar que o dispositivo

S-SC exibe nível de corrente de dreno similar quando comparado com os transistores

convencionais, mas com menos pronunciado incremento de corrente na região de ruptura,

uma vez que os pares elétron-lacuna gerados devido ao alto campo elétrico próximo ao dreno

se recombinam na região N+ intermediária. É importante mencionar que além de apresentar

maior corrente de dreno com a redução de LS, o transistor A-SC promove o aumento da

tensão de ruptura de dreno, visto que o transistor fracamente dopado reduz o pico do campo

elétrico, diminuindo o efeito bipolar parasitário desencadeado pela ionização por impacto de

portadores. Como o transistor MD trabalha em saturação, a variação da polarização de dreno

do transistor próximo à fonte (MS) é diminuída, resultando em uma reduzida condutância de

saída, como pode ser visualizada nas curvas da Figura 66(B), que apresenta a condutância de

dreno média em função da tensão de dreno obtida pela derivada das curvas da corrente de

dreno.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0

5

10

15

20

25

30

35

40

VGT

=200mV


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I DS

,mé

dio [A

]

VDS

[V]0,0 0,5 1,0 1,5 2,0 2,5 3,0

1E-9

1E-8

1E-7

1E-6

1E-5

1E-4

1E-3

0,01

VGT

=200mV


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

gD

,médio [S

]

VDS

[V]

Figura 66 – Curvas experimentais da corrente de dreno (A) e da condutância de saída (B) em função da tensão de

dreno para transistores convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, extraídas com VGT = 200 mV.


4.1.2 PRECISÃO DE ESPELHAMENTO

Como os transistores de entrada e saída dos espelhos de corrente apresentam o mesmo

comprimento e largura de canal, a precisão de espelhamento deveria ser teoricamente igual a

um. No entanto, descasamento intrínseco e diferenças entre as condições de polarização dos

(A) (B)

101

transistores que compõem o espelho de corrente podem desviar a precisão de espelhamento da

unidade [81].

A Figura 67(A) apresenta as curvas médias da precisão de espelhamento em função da

corrente de entrada com tensão de entrada idêntica à tensão de saída. Esta análise determina

se existe descasamento intrínseco entre os transistores que compõem o espelho de corrente,

que é um efeito randômico nos dados medidos [74]. A partir destas curvas, é possível notar

que o espelho de corrente que apresenta o menor descasamento intrínseco corresponde ao SOI

convencional com L = 4 μm, seguido pelo espelho de corrente S-SC. Entre os espelhos de

corrente A-SC, o que apresentou maior descasamento intrínseco foi o A-SC LS = 1 μm e LD =

3 μm devido à redução do comprimento de canal do transistor fortemente dopado [74]. Por

outro lado, a redução de LD não causa a mesma piora do casamento. Esta maior dispersão

entre as curvas é também visualisada na Figura 67(B), a qual apresenta a razão entre o desvio

padrão da precisão de espelhamento (σIout/Iin) e o valor médio da precisão de espelhamento

para cada configuração de espelho de corrente. Independentemente da configuração, quando

os circuitos se aproximam da inversão fraca, a precisão de espelhamento desvia da unidade

devido ao descasamento da tensão de limiar, o qual é predominante neste regime de inversão

[73], embora quando os espelhos de corrente são polarizados na inversão forte, todas as

configurações apresentam precisão de espelhamento próxima da unidade e o desvio tende a

zero entre as diferentes amostras do mesmo circuito.

1E-8 1E-7 1E-6 1E-5 1E-4 1E-3

0,90

0,95

1,00

1,05

1,10

1,15


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

(IO

UT/I

IN) m

édio

IIN

[A]

VIN

=VOUT

1E-8 1E-7 1E-6 1E-5 1E-4 1E-3

0

2

4

6

8

10

12

14

16

18

20

22

24

VIN

=VOUT


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I O

UT/I

IN

/ (I

OU

T/I

IN) m

édio [

%]

IIN

[A]

Figura 67 – Curvas experimentais IOUT/IIN (A) e sua razão Desvio Padrão/Média (B) em função da corrente de

entrada para espelhos de corrente compostos por transistores convencionais, associações séries simétrica e

assimétrica de transistores com comprimento total de canal de 4 μm, extraídas com VIN = VOUT.


(A) (B)

102

Nas Figuras 67(A) e 67(B), a corrente de entrada foi obtida a partir da excursão da

tensão de entrada de 0 a 3 V, conforme mostrado na Figura 68, onde são apresentadas as

correntes de entrada em escalas linear (A) e logarítmica (B) em função da tensão de entrada

para as diversas configurações de espelhos de corrente.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,2

0,4

0,6

0,8

1,0

1,2


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I IN,m

édio [

mA

]

VIN

[V]

0,0 0,5 1,0 1,5 2,0 2,5 3,0

1E-9

1E-8

1E-7

1E-6

1E-5

1E-4

1E-3

0,01


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I IN,m

édio [

A]

VIN

[V]

Figura 68 - Curvas experimentais da corrente de entrada em função da tensão de entrada em escalas linear (A) e

logarítmica (B) para espelhos de corrente compostos por transistores convencionais, associações séries simétrica

e assimétrica de transistores com comprimento total de canal de 4 μm.


A Figura 69 mostra as curvas médias da precisão de espelhamento em função da

corrente de entrada, medidas com VOUT = 1,5 V. A partir destes resultados, pode-se notar que,

embora os espelhos de corrente com transistor único e S-SC apresentem melhor descasamento

intrínseco, estes circuitos apresentam pior precisão de espelhamento do que qualquer A-SC

quando polarizado com constante VOUT em qualquer nível de inversão. As estruturas A-SC

com LS = LD = 2 μm e LS = 3 μm e LD = 1 μm apresentaram a melhor precisão de

espelhamento, a qual está relacionada com a melhora da condutância de dreno e ionização por

impacto, as quais reduzem a dependência da corrente de saída com variações na polarização.

É possível notar que em inversões forte e moderada, a precisão de espelhamento é muito

próxima à unidade para as estruturas A-SC com maiores LS. Quando os dispositivos se

aproximam da inversão fraca, a precisão de espelhamento desvia da unidade para os

dispositivos S-SC, convencional e A-SC LS = 1 μm e LD = 3 μm, devido ao mais pronunciado

descasamento intrínseco no último caso e devido à maior degradação da condutância de saída

nos outros casos. Para elevadas correntes de entrada, é possível notar que a precisão de

(A) (B)

103

espelhamento desvia da unidade para todos os espelhos de corrente, uma vez que o transistor

de saída está operando em triodo.

1E-8 1E-7 1E-6 1E-5 1E-4 1E-3

0,8

0,9

1,0

1,1

1,2

1,3

1,4

1,5

1,6

VOUT

=1,5V


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

(IO

UT/I

IN) m

éd

io

IIN

[A]

Figura 69 – Curvas experimentais (IOUT/IIN) em função da corrente de entrada para espelhos de corrente

compostos por transistores convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, extraídas com VOUT = 1,5 V.


A Figura 70 apresenta as curvas médias da corrente de saída em função da tensão de

saída, medidas com IIN = 1 μA (A) e 100 μA (B), as quais polarizam os dispositivos nos

regimes de inversão moderada e forte, respectivamente. Pode-se notar que os espelhos de

corrente A-SC tem grande confiabilidade em espelhar IIN para IOUT em uma maior faixa de

VOUT em comparação com os espelhos de corrente formados por transistores simples e S-SC

para estes regimes de inversão. Embora o espelho de corrente A-SC LS = 1 μm e LD = 3 μm

exiba o pior comportamento entre as estruturas A-SC devido ao maior descasamento

intrínseco, verifica-se uma melhora quando o dispositivo move do regime de inversão

moderada para forte. Para o espelho de corrente A-SC LS = LD = 2 μm e VOUT = 2,5 V, as

precisões de espelhamento obtidas para IIN = 1 e 100 μA foram 0,996 e 1,015,

respectivamente, mostrando que quando o espelho de corrente A-SC se aproxima da inversão

forte, há uma degradação no desempenho analógico devido à maior concentração de elétrons

em ambos os transistores que compõem a associação série de transistores (resistências

similares entre os transistores MS e MD).

104

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,5

1,0

1,5

2,0

2,5

IIN

=1A


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

I OU

T,m

éd

io [A

]

VOUT

[V]

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0

20

40

60

80

100

120

140


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

IIN

=100A

I OU

T,m

éd

io [A

]

VOUT

[V]

Figura 70 – Curvas experimentais da corrente de saída em função da tensão de saída para espelhos de corrente

compostos por transistores convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, polarizadas com IIN = 1 μA (A) e 100 μA (B).


Para IIN = 1 μA e VOUT = 1,1 V, as precisões de espelhamento obtidas para os espelhos

de corrente A-SC LS = LD = 2 μm, S-SC e convencional foram 0,990, 1,035 e 1,017,

respectivamente, indicando que a estrutura A-SC apresenta uma melhor precisão de

espelhamento devido ao reduzido efeito de modulação do comprimento de canal.

4.1.3 EXCURSÃO DO SINAL DE SAÍDA

Outra maneira de avaliar quão bom o espelho de corrente é, se encontra na análise da

excursão do sinal de saída, dada pela diferença entre a tensão de ruptura de dreno e a tensão

(A)

(B)

105

de saturação. Quanto maior a excursão do sinal de saída, maior é a faixa de tensão na qual o

espelho de corrente fornece uma corrente constante. Estes parâmetros foram obtidos usando o

método descrito na ref. [57] e extraídos a partir das curvas IOUT(VOUT) mostradas na Figura

70, medidas para diferentes IIN, as quais polarizam os dispositivos em inversões moderada e

forte. A Tabela 7 exibe a tensão de saturação, a tensão de ruptura de dreno e a excursão do

sinal de saída extraídas para diferentes espelhos de corrente implementados com estruturas

padrão e associação série de transistores.

Tabela 7 – Tensão de saturação, tensão de ruptura de dreno e excursão do sinal de saída para diferentes espelhos

de corrente polarizados em regimes de inversão moderada e forte.

VSAT [V] BVDS [V] VOS [V]

IIN [A] 1u 100u 1u 100u 1u 100u

SOI Convencional

L = 4μm 0,14 0,73 1,40 1,83 1,26 1,10

A-SC LS = 3μm

e LD = 1μm 0,12 0,76 > 3,00 > 3,00 > 2,88 > 2,24

A-SC LS = 2μm

e LD = 2μm 0,10 0,77 > 3,00 > 3,00 > 2,90 > 2,23

A-SC LS = 1μm

e LD = 3μm 0,47 0,80 2,30 2,41 1,83 1,61

S-SC LS = 2μm

e LD = 2μm 0,13 0,71 1,29 1,79 1,16 1,08


Os espelhos de corrente A-SC apresentam maior excursão do sinal de saída em relação

aos espelhos de corrente formados por transistores convencionais devido principalmente ao

aumento da tensão de ruptura de dreno relacionada à menor concentração de dopantes do

transistor fracamente dopado, o que reduz o pico do campo elétrico na junção canal/dreno da

associação série assimétrica. Além disso, uma pequena redução da tensão de saturação, a qual

diminui com o aumento de LD (redução de LS) contribui para a elevação da excursão do sinal

de saída, exceção para o espelho de corrente A-SC LS = 1 μm e LD = 3 μm e quando o

dispositivo opera em regime de inversão forte. Nestes casos, é verificado um aumento de

VSAT com o incremento de LD.

O espelho de corrente S-SC LS = LD = 2 μm apresenta excursão do sinal de saída

inferior à obtida para os espelhos de corrente compostos por transistores convencionais, uma

vez que sua tensão de ruptura de dreno decai levemente.

106

4.1.4 RESISTÊNCIA DE SAÍDA

A resistência de saída é um parâmetro essencial em um espelho de corrente, como

discutido anteriormente. Este parâmetro foi extraído das curvas IOUT(VOUT) para

VOUT = 1,1 V, a partir do inverso da condutância de dreno do transistor de saída, sendo

apresentado na Figura 71 em função da corrente de entrada. A já mencionada melhora da

condutância de saída é a razão dos espelhos de corrente A-SC apresentarem maior resistência

de saída entre todos os espelhos de corrente analisados. Para IIN = 1 μA, a resistência de saída

para o espelho de corrente A-SC LS = LD = 2 μm é 14 vezes a resistência de saída exibida pelo

espelho de corrente formado por transistores convencionais, enquanto que o espelho de

corrente S-SC com mesmas dimensões apresenta ROUT 0,8 vezes a resistência de saída obtida

pela mesma referência.

1E-6 1E-5 1E-4

105

106

107

108

109

VOUT

=1,1V


S-SC - LS=2m; L

D=2m

A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

A-SC - LS=1m; L

D=3m

RO

UT

,mé

dio [

]

IIN

[A]

Figura 71 – Curvas experimentais da resistência de saída em função da corrente de entrada para espelhos de

corrente compostos por transistores convencionais, associações séries simétrica e assimétrica de transistores com

comprimento total de canal de 4 μm, extraídas com VOUT = 1,1 V.


Quando os espelhos de corrente A-SC estão operando em inversão forte, pode-se notar

uma considerável redução de ROUT, a qual está relacionada, como mencionado anteriormente,

à similaridade das resistências dos transistores MS e MD, devido à alta concentração de

elétrons em ambos os transistores, indicando que a estrutura A-SC começa a se comportar

como um dispositivo S-SC de mesmo comprimento total de canal. Para IIN = 100 μA, a

resistência de saída para o espelho de corrente A-SC LS = LD = 2 μm reduz a apenas 2 vezes a

resistência de saída apresentada pelo espelho de corrente composto por transistores

107

convencionais. É possível notar que para a faixa inteira de corrente aplicada, o espelho de

corrente A-SC LS = 1 μm e LD = 3 μm apresenta o pior ROUT entre todos os espelhos de

corrente A-SC, o qual está relacionado com a redução de LS que degrada gD,OUT.

4.2 SIMULAÇÕES NUMÉRICAS BIDIMENSIONAIS

Os resultados experimentais mostraram que melhorias podem ser alcançadas na

precisão de espelhamento, excursão do sinal de saída e resistência de saída quando reduzindo

LD (aumentando LS) da associação série assimétrica de transistores. No entanto, pelos

dispositivos fabricados disponíveis, não é possível estudar separadamente os efeitos de LS e

LD sobre o desempenho do espelho de corrente.

De maneira a investigar mais detalhadamente o desempenho de espelhos de corrente

fonte comum implementados com dispositivos SOI convencionais e de canal gradual, e

associações séries de transistores, simulações numéricas bidimensionais com parâmetros

tecnológicos similares aos dispostivos experimentais foram realizadas com o software

Sentaurus. Os parâmetros dos modelos foram ajustados de modo a se adequarem com os

resultados experimentais de transistores individuais com concentração de dopantes de 1x1015

cm-3

e 6x1016

cm-3

. As simulações apresentam a vantagem de eliminar o descasamento

intrínseco, permitindo a análise somente do efeito do transistor SOI convencional e de canal

gradual, e das associações séries simétricas e assimétricas. Deve-se destacar que estas

simulações têm por finalidade realizar também uma comparação entre o transistor SOI de

canal gradual e a associação série assimétrica de transistores SOI em espelhos de corrente

fonte comum.

A Figura 72 apresenta as curvas (IOUT/IIN) em função da corrente de entrada

normalizada (IIN/(W/L)) para espelhos de corrente implementados com transistores SOI

convencionais de L = 2 e 4 μm, dispositivos de canal gradual com diversas relações LLD/L e

associações séries com diferentes comprimentos LS e LD (LS + LD = 4 μm, como nos dados

experimentais), polarizado com VOUT = 1,5 V. Como esperado, para transistores

convencionais, a redução do comprimento total de canal piora a precisão de espelhamento

devido à maior condutância de dreno. Embora o uso de transistores S-SC LS = LD = 2 μm

possa melhorar a precisão de espelhamento em relação ao espelho de corrente formado por

transistores convencionais de L = 2 μm, a utilização de transistores A-SC torna a precisão de

espelhamento mais próxima à unidade. Além disso, o aumento de LS (redução de LD) melhora

108

a precisão de espelhamento, tornando-a melhor do que para espelhos de corrente compostos

por transistores SOI convencionais de canal longo, especialmente em regime de inversão

forte.

Confrontando o desempenho de espelhos de corrente formados por transistores SOI de

canal gradual e associação série assimétrica de transistores de mesma relação LLD/L (LD/L),

verifica-se uma pior precisão de espelhamento para os espelhos de corrente A-SC, o que se

deve à presença de uma região N+ intermediária que se traduz em uma resistência série

associada ao transistor MOS, degradando o desempenho dos espelhos de corrente A-SC.

Assim como para os espelhos de corrente A-SC, a melhor precisão de espelhamento para os

espelhos de corrente de canal gradual foi obtida com transistor de LHD = 3 μm e LLD = 1 μm,

uma vez que, conforme visto na seção 3.1.2, a condutância de saída para o dispositivo de L =

4 μm sofre uma degradação para LLD > 1,4 μm.

Para altas correntes, verifica-se que a precisão de espelhamento desvia da unidade para

todos os espelhos de corrente, o que indica que o transistor de saída está operando em triodo.

Deve-se destacar que as tendências obtidas estão de acordo com os dados experimentais.

1E-8 1E-7 1E-6 1E-5 1E-4

0,80

0,85

0,90

0,95

1,00

1,05

1,10

1,15



A-SC - LS=3m; L

D=1m

A-SC - LS=2m; L

D=2m

S-SC - LS=2m; L

D=2m

GC - LHD

=3m; LLD

=1m

GC - LHD

=2m; LLD

=2m

GC - LHD

=1m; LLD

=3m

Inversão ForteInversão Moderada

VOUT

=1,5V

I OU

T/I

IN

IIN

/(W/L) [A]

Figura 72 – Curvas simuladas (IOUT/IIN) em função da corrente de entrada normalizada para espelhos de corrente

compostos por transistores convencionais, canal gradual e associações séries simétrica e assimétrica de

transistores com comprimento total de canal de 2 e 4 μm, extraídas com VOUT = 1,5 V.


A Figura 73 apresenta as curvas da corrente de saída em função da tensão de saída,

obtidas com IIN = 1 μA para os espelhos de corrente A-SC, S-SC, SOI convencional e de

canal gradual. É possível constatar um aumento da tensão de ruptura de dreno para os

espelhos de corrente A-SC e de canal gradual em comparação com as estruturas convencional

109

e S-SC. Para VOUT = 1,5 V, as resistências de saída para os espelhos de corrente A-SC LS =

LD = 2 μm e GC LHD = LLD = 2 μm são, respectivamente, 6 e 36 vezes a resistência de saída

obtida para o espelho de corrente composto por transistores SOI convencionais, enquanto que

o espelho de corrente S-SC não demonstrou nenhuma vantagem evidente.

Analisando os espelhos de corrente GC, verifica-se que, mantendo o comprimento

total de canal fixo em 4 μm, o aumento do comprimento da região fortemente dopada

(redução do comprimento da região fracamente dopada) proporciona uma corrente de saída

mais próxima da corrente de entrada, em razão da melhor precisão de espelhamento verificada

na Figura 72.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,2

0,4

0,6

0,8

1,0

1,2

1,4


A-SC - LS=2m; L

D=2m

S-SC - LS=2m; L

D=2m

GC - LHD

=3m; LLD

=1m

GC - LHD

=2m; LLD

=2m

GC - LHD

=1m; LLD

=3m

IIN

=1A

I OU

T [A

]

VOUT [V]

Figura 73 – Curvas simuladas da corrente de saída em função da tensão de saída para espelhos de corrente

compostos por transistores convencionais, canal gradual, associações séries simétrica e assimétrica de

transistores com comprimento total de canal de 4 μm, extraídas com IIN = 1 μA.


Nos resultados anteriores, foi mantido o comprimento total de canal constante,

variando LS (LHD) e LD (LLD) ao mesmo tempo. Como próxima etapa, é analizada a influência

dos comprimentos LS (LHD) e LD (LLD) da associação série assimétrica (canal gradual) no

desempenho analógico dos espelhos de corrente.

A Figura 74 apresenta a precisão de espelhamento em função de IIN/(W/L) variando

LD (LLD) com LS (LHD) fixo em 2 μm (A), e variando LS (LHD) com LD (LLD) constante em 2

μm (B), extraída com VOUT = 1,5 V. Como se pode observar, o aumento de LD (LLD) exibe

pequena influência na precisão de espelhamento, melhorando-a na inversão moderada. Por

exemplo, para IIN/(W/L) = 20 nA, uma melhora máxima de 1% (0,3%) na precisão de

espelhamento foi observada entre os espelhos de corrente A-SC (GC). Analisando a Figura

110

74(A) e comparando os dispositivos que oferecem o melhor desempenho para os espelhos de

corrente GC e A-SC, constata-se, para IIN/(W/L) = 20 nA, uma melhora de 2% na precisão de

espelhamento para o espelho de corrente GC em consequência da menor resistência série dos

transistores de canal gradual quando comparada com a associação série assimétrica de

transistores SOI.

Por outro lado, a partir da Figura 74(B), nota-se uma significativa melhora da precisão

de espelhamento com o aumento de LS (LHD), principalmente em inversão moderada,

indicando que o comportamento dos transistores de entrada e saída da associação série

assimétrica de transistores (canal gradual) é governado pelo transistor MS (região fortemente

dopada). Para IIN/(W/L) = 20 nA, uma melhora de 24% (10%) foi observada na precisão de

espelhamento para o espelho de corrente A-SC LS = 5 μm e LD = 2 μm (GC LHD = 5 μm e LLD

= 2 μm) em comparação com o espelho de corrente A-SC LS = 1 μm e LD = 2 μm (GC LHD =

1 μm e LLD = 2 μm). Para todas as configurações com idênticas relações LLD/L (LD/L), foi

verificada uma melhor precisão de espelhamento para o espelho de corrente GC.

1E-8 1E-7 1E-6 1E-5 1E-4

0,70

0,75

0,80

0,85

0,90

0,95

1,00

1,05

1,10

A-SC LD=1m A-SC L

D=2m

A-SC LD=3m A-SC L

D=4m

A-SC LD=5m GC L

LD=1m

GC LLD

=2m GC LLD

=3m

GC LLD

=4m GC LLD

=5m

VOUT

=1,5V

LS=L

HD=2m

I OU

T/I

IN

IIN

/(W/L) [A]1E-8 1E-7 1E-6 1E-5 1E-4

0,9

1,0

1,1

1,2

1,3

1,4

A-SC LS=1m A-SC L

S=3m

A-SC LS=5m GC L

HD=1m

GC LHD

=3m GC LHD

=5m

VOUT

=1,5V

LD=L

LD=2m

I OU

T/I

IN

IIN

/(W/L) [A]

Figura 74 - Curvas simuladas (IOUT/IIN) em função da corrente de entrada normalizada para espelhos de corrente

compostos por transistores A-SC (canal gradual) de diferentes LD (LLD) e LS (LHD) fixo em 2 μm (A), e

diferentes LS (LHD) com LD (LLD) fixo em 2 μm (B), extraídas com VOUT = 1,5 V.


A Figura 75 exibe a corrente de saída em função da tensão de saída, variando LD (LLD)

com LS (LHD) fixo em 2 μm (A), e variando LS (LHD) com LD (LLD) fixo em 2 μm (B),

extraída com IIN = 1 μA. É possível notar uma melhora em espelhar a corrente de entrada para

o ramo de saída com o aumento de LS (LHD) em comparação com o incremento de LD (LLD), a

qual está relacionada com a melhor precisão de espelhamento observada na Figura 74.

Comparando os espelhos de corrente A-SC LS = LD = 2 μm com A-SC LS = 2 μm e LD = 5

(A) (B)

111

μm, para VOUT = 1,5 V, o erro é reduzido em 0,3% com o aumento de LD, enquanto que

comparando o A-SC LS = LD = 2 μm com A-SC LS = 5 μm e LD = 2 μm, o erro é reduzido em

1,1% com o aumento de LS. Finalmente, há uma melhora em espelhar a corrente de entrada

para o ramo de saída de 0,8% para o A-SC LS = 5 μm e LD = 2 μm quando comparado com A-

SC LS = 2 μm e LD = 5 μm.

A resistência de saída para o espelho de corrente GC LHD = 5 μm e LLD = 2 μm é 3,5

vezes o ROUT do espelho de corrente GC LHD = 1 μm e LLD = 2 μm para VOUT = 1,5 V.

Quando confrontados os espelhos de corrente GC e A-SC, verifica-se uma grande

similaridade entre as curvas IOUT(VOUT) para todas as relações LLD/L (LD/L), uma vez que

próxima à inversão forte, as precisões de espelhamento tendem a ser muito semelhantes, como

pode ser visualizado na Figura 74. No entanto, comparando os espelhos de corrente A-SC LS

= 1 μm e LD = 2 μm, e GC LHD = 1 μm e LLD = 2 μm em VOUT = 1,5V, há uma melhora de 1%

na precisão de espelhamento para o espelho de corrente composto por transistores SOI de

canal gradual.

0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1,0

1,1

A-SC LD=2m

A-SC LD=3m

A-SC LD=5m

GC LLD

=2m

GC LLD

=3m

GC LLD

=4m

IIN

=1A

LS=L

HD=2m

I OU

T [A

]

VOUT

[V]0,0 0,5 1,0 1,5 2,0 2,5 3,0

0,0

0,1

0,2

0,3

0,4

0,5

0,6

0,7

0,8

0,9

1,0

1,1

A-SC LS=1m

A-SC LS=2m

A-SC LS=5m

GC LHD

=1m

GC LHD

=2m

GC LHD

=5m

IIN

=1A

LD=L

LD=2m

I OU

T [A

]

VOUT

[V]

Figura 75 - Curvas simuladas da corrente de saída em função da tensão de saída para espelhos de corrente

compostos por transistores A-SC (canal gradual) de diferentes LD (LLD) e LS (LHD) fixo em 2 μm (A), e

diferentes LS (LHD) com LD (LLD) fixo em 2 μm (B), extraídas com IIN = 1 μA.


(A) (B)

112

5 CONCLUSÕES E TRABALHOS FUTUROS

Neste trabalho, foi realizado um estudo das características analógicas de dispositivos

SOI convencionais, de canal gradual e associações séries simétrica e assimétrica de

transistores.

A motivação para o estudo dos transistores de canal gradual e associação série

assimétrica de transitores está relacionada com a redução dos efeitos indesejados nos

dispositivos convencionais decorrentes do corpo flutuante e bipolar parasita. Estas estruturas,

por apresentarem uma região fracamente dopada próxima ao dreno dos transistores, reduzem

o pico do campo elétrico na junção canal-dreno, minimizando a geração de pares elétron-

lacuna e, consequentemente, o efeito de ionização por impacto.

Com base em resultados experimentais e simulações numéricas bidimensionais de

dispositivos e de processos, foram estudadas as características analógicas destes dispositivos.

Inicialmente, foi analisado o desempenho analógico de transistores de canal gradual, o que se

mostrou superior aos dispositivos convencionais, sendo verificado, um aumento da corrente

de dreno, da transcondutância e da tensão de ruptura de dreno, bem como uma redução da

condutância de saída, permitindo um maior ganho de tensão de malha aberta e frequência de

ganho unitário.

Foi estudada a influência do comprimento da região fracamente dopada sobre o ponto

de máximo ganho de tensão intrínseco e máxima tensão de ruptura de dreno para diversos

comprimentos totais de canal de transistores fabricados na tecnologia SOI FD da UCLouvain.

Foi observado que o aumento do comprimento da região fracamente dopada causa um

incremento do ganho de tensão intrínseco, até o momento onde o menor efeito de modulação

do comprimento de canal é mais significativo do que a redução do comprimento efetivo de

canal, e a condutância de saída começa a ser incrementada, resultando na ocorrência de um

comprimento otimizado da região fracamente dopada que possibilita maior ganho de tensão

de malha aberta. Da mesma forma, foi constatado um comprimento otimizado da região

fracamente dopada para a tensão de ruptura de dreno. Obteve-se resultados expressivos que

indicam uma saturação do comprimento da região fracamente dopada que otimiza o ganho de

tensão de malha aberta e a tensão de ruptura de dreno com o aumento do comprimento total

de canal, sendo possível afirmar que comprimentos LLD entre 1,4 e 1,6 μm exibem o máximo

ganho de tensão intrínseco para L ≥ 4 μm com VGT = 200 mV e VDS = 1,5 V, e comprimentos

113

LLD em torno de 0,4 μm apresentam a máxima tensão de ruptura de dreno para VGT = 200 mV.

Verificou-se um incremento de 28 dB no ganho de tensão para o transistor de canal gradual

com L = 2 μm e LLD = 1 μm em comparação com o transistor uniformemente dopado de

mesmo comprimento total de canal.

Uma análise do comportamento analógico, por meio de simulações dos dispositivos

GC SOI MOSFET, foi efetuada variando os seguintes parâmetros tecnológicos e geométricos:

espessuras do óxido de porta e da camada de silício, concentração de dopantes da região

fortemente dopada e comprimento total de canal, mostrando como estes parâmetros afetam o

ganho de tensão intrínseco e o comprimento da região fracamente dopada requerido para obtê-

lo.

Foi constatado que o aumento do comprimento total de canal e da concentração de

dopantes da região fortemente dopada permitiu o maior ganho de tensão intrínseco devido ao

menor efeito de modulação do comprimento de canal. Um aumento de 39 dB foi observado

no ganho de tensão de malha aberta no comprimento otimizado da região fracamente dopada

para L = 2 μm quando comparado com L = 0,75 μm. As mudanças no comprimento total de

canal, na espessura do óxido de porta e na concentração de dopantes da região fortemente

dopada causaram o maior deslocamento no comprimento otimizado da região fracamente

dopada. Em todos os casos, o ótimo comprimento da região fracamente dopada foi diminuído

com a redução dos parâmetros tecnológicos. A redução simultânea das espessuras do óxido de

porta e da camada de silício (de TSi = 80 nm e Toxf = 31 nm para TSi = 40 nm e Toxf = 10 nm)

mostrou que o comprimento otimizado da região fracamente dopada diminui 300 nm,

indicando que o decréscimo das espessuras do óxido de porta e da camada de silício geram

um efeito aditivo em reduzir o comprimento otimizado da região fracamente dopada. A

tecnologia da UCLouvain apresentou maior ganho de tensão de malha aberta, mas menor

transcondutância e, consequentemente, reduzida frequência de ganho de tensão unitário. Para a

tecnologia com reduzidos Toxf e TSi, foram verificadas maiores frequências de ganho unitário

devido ao melhor controle das cargas de depleção no canal que estão relacionadas com a

diminuição da espessura do óxido de porta. Apesar disso, esta tecnologia apresentou reduzido

ganho de tensão intrínseco.

Um estudo da influência da polarização de porta sobre as características analógicas do

transistor SOI de canal gradual também foi realizado, tanto através de resultados experimentais

quanto simulações numéricas bidimensionais. Foi observado que o ótimo comprimento da região

fracamente dopada pode variar, dependendo da área de aplicação do dispositivo. Verificou-se que

114

o aumento da sobretensão de condução permite uma maior transcondutância e, consequentemente,

maior fT devido ao mais forte regime de inversão, mas há uma degradação da condutância de dreno

com o aumento de VGT. Como o incremento de gD é mais significativo do que o aumento de gm, o

ganho de tensão de malha aberta reduz com o aumento de VGT. Medidas experimentais mostraram,

para VGT = 0 V, um incremento de até 17 dB em AV enquanto que, para VGT = 600 mV, uma

elevação de até 21 dB foi verificada para dispositivos GC SOI em comparação com transistores

SOI uniformemente dopados. Foi observado também que o máximo AV ocorre para VGT = 200

mV, o qual é próximo do regime de inversão moderada. Adicionalmente, o aumento de VGT

desloca o comprimento LLD que otimiza AV para menores comprimentos, embora o LLD otimizado

tenda a um valor constante para longos comprimentos totais de canal para todos VGT estudados.

Resultados simulados mostraram um aumento de 50 dB em AV para VGT = 0 V em comparação

com VGT = 1 V para um ótimo LLD que varia de 1,2 para 0,5 μm. A máxima tensão de ruptura de

dreno experimental para L = 2 μm e diversos VGT foi obtida para LLD = 0,5 μm.

Aplicações de transistores SOI de canal gradual e das associações séries simétrica e

assimétrica de transistores SOI em espelhos de corrente com configuração fonte comum

também foram objetos de estudo. Os resultados obtidos mostraram que os espelhos de

corrente A-SC e GC promovem o aumento da excursão do sinal de saída e da resistência de

saída, bem como uma melhora da precisão de espelhamento em comparação com os espelhos

de corrente formados por transistor SOI convencional e associação série simétrica de

transistores.

As boas características apresentadas pelos espelhos de corrente A-SC e GC estão

relacionadas com a melhora da ionização por impacto e da condutância de saída oferecidas

por estes dispositivos. Para IIN = 1 μA, um aumento experimental maior do que 1,62 V foi

observado na excursão do sinal de saída para o espelho de corrente A-SC LS = 3 μm e LD = 1

μm em comparação com o espelho de corrente composto por transistores SOI convencionais.

Por meio de resultados experimentais, para VOUT = 1,1 V e IIN = 1 μA, a resistência de saída

para os espelhos de corrente A-SC e S-SC ambos com LS = LD = 2 μm são 14 e 0,8 vezes a

resistência de saída obtida para o espelho de corrente formado por transistores SOI

convencionais, respectivamente. Para IIN = 100 μA e VOUT = 1,1 V, a resistência de saída do

espelho de corrente A-SC LS = LD = 2 μm reduz para apenas 2 vezes a resistência de saída

apresentada pelo espelho de corrente composto por transistores SOI convencionais em razão

da similaridade de resistências entre os transistores MS e MD, enquanto que o espelho de

corrente S-SC LS = LD = 2 μm apresenta ROUT similar à mesma referência.

115

O aumento de LS (LHD) proporcionou uma melhora significativa na precisão de

espelhamento, principalmente em regime de inversão moderada, enquanto que o aumento de

LD (LLD) exibiu pequena influência. Este fato permite afirmar que o aumento de LS (LHD)

diminui o efeito de modulação do comprimento de canal em maiores níveis do que o

incremento de LD (LLD).

Através de simulações, verificou-se, para IIN/(W/L) = 20 nA e VOUT = 1,5 V, uma

melhora de 2% na precisão de espelhamento para o espelho de corrente GC LLD = 5 μm e LHD

= 2 μm comparativamente ao espelho de corrente A-SC LD = 5 μm e LS = 2 μm. Além disso,

uma melhora de 24% (10%) foi observada na precisão de espelhamento para o espelho de

corrente A-SC LS = 5 μm e LD = 2 μm (GC LHD = 5 μm e LLD = 2 μm) em comparação com o

espelho de corrente A-SC LS = 1 μm e LD = 2 μm (GC LHD = 1 μm e LLD = 2 μm). Para VOUT

= 1,5 V e IIN = 1 μA, a resistência de saída para o espelho de corrente GC LHD = LLD = 2 μm é

6 vezes a resistência de saída obtida para o espelho de corrente A-SC LS = LD = 2 μm.

Desta forma, foi verificado um desempenho superior para os espelhos de corrente

compostos por transistores SOI de canal gradual, sobretudo na precisão de espelhamento e

resistência de saída, sendo observados excursões de sinal de saída similares. Estas melhorias

estão relacionadas com a inexistência da região N+ intermediária presente na associação série

assimétrica de transistores que age como uma resistência série, degradando o desempenho dos

espelhos de corrente A-SC em comparação com os espelhos de corrente GC.

Como sugestões de trabalhos futuros, poder-se-ia avaliar o comportamento analógico

dos transistores SOI de canal gradual na tecnologia da UCLouvain quanto à influência da

temperatura e da espessura do óxido enterrado. O uso de métricas, tais como gm/IDS x

IDS/(W/L) e gm,max x AV seriam alternativas de modo a otimizar a tecnologia CMOS, visando

um melhor compromisso entre ganho de tensão de malha aberta e frequência de ganho

unitário. Concernente à associação série de transistores, seria interessante analisar o

desempenho destas estruturas quanto a aplicações em circuitos de corrente contínua, como por

exemplo, em amplificadores operacionais. Um estudo do descasamento, especialmente em

inversão fraca, seria outra opção de sequência deste trabalho. Quanto à operação em corrente

alternada, tal como par diferencial, o nó de porta do dispostivo SC pode ter uma maior

capacitância do que o transistor SOI convencional e, por isso, uma menor largura de banda,

este item pode ser explorado. Por fim, a criação de um modelo baseado nas curvas da corrente

de dreno em função da tensão aplicada de maneira a encontrar o melhor ponto de projeto

analógico seria extremamente útil tanto para transistores GC quanto SC.

116

REFERÊNCIAS

[1] COLINGE, J.P. Silicon-on-insulator technology: materials to VLSI. 3rd

ed.

Massachusetts: Kluwer Academic, 2004.

[2] HEMMENT, P. L. F. The SOI odyssey. In: SILICON-ON-INSULATOR

TECHNOLOGY AND DEVICES, 9., 2003. Proceedings… Pennington: The Electrochemical

Society, 2003. v. 5, p. 1-12.

[3] KRULL, W. A.; LEE, J. C. Demonstration of the benefits of SOI for high temperature

operation. In: SOS/SOI TECHNOLOGY WORKSHOP, 1988, Saint Simons Island.

Proceedings… IEEE, 1988. p. 69. Disponível em:

<http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=95439&url=http%3A%2F%2Fieeexp

lore.ieee.org%2Fiel2%2F780%2F3076%2F00095439.pdf%3Farnumber%3D95439>. Acesso

em: 08 jan. 2014.

[4] LERAY, J.L. et al. From substrate to VLSI: investigation of hardened SIMOX without

epitaxy, for dose, dose rate and SEU phenomena. IEEE Transactions on

Nuclear Science, v. 35, n. 6, p. 1355-1360, dez. 1988. Disponível em:


lore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D25464>. Acesso em: 08 jan. 2014.

[5] FUJISHIMA, M. et al. Low-power ½ frequency dividers using 0.1-μm CMOS circuits

built with ultraphin SIMOX substrates. IEEE Journal of Solid-State Circuits, v. 28, n. 4, p.

510-512, abr. 1993. Disponível em:

<http://ieeexplore.ieee.org/xpl/abstractAuthors.jsp?arnumber=210036>. Acesso em: 09 jan.

2014.

[6] KADO, Y. et al. Enhanced performance of multi-GHz PLL LSI’s using sub-I/4-

micron gate ultrathin film CMOS/SIMOX technology with synchroton X-ray lithography. In:

INTERNATIONAL ELECTRON DEVICES MEETING, 1993, Washington. Proceedings...

IEEE, 1993. p. 243-246. Disponível em:

<http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=347360&url=http%3A%2F%2Fieeex

plore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D347360>. Acesso em: 09 jan. 2014.

117

[7] SHAHIDI, G.G. et al. SOI for a 1-volt CMOS technology and application to a 512Kb

SRAM with 3.5ns access time. In: INTERNATIONAL ELECTRON DEVICES MEETING,

1993, Washington. Proceedings... IEEE, 1993. p. 813-816. Disponível em:


plore.ieee.org%2Fiel2%2F1088%2F8045%2F00347275.pdf%3Farnumber%3D347275>.

Acesso em: 10 jan. 2014.

[8] AMD Phenom II processors. Disponível em: < http://www.amd.com/en-

us/products/processors/desktop/phenom-ii>. Acesso em: 10 jan. 2014.

[9] MPC7448: risc microprocessor. Disponível em:

<http://www.freescale.com/webapp/sps/site/prod_summary.jsp?code=MPC7448>. Acesso

em: 11 jan. 2014.

[10] WENDEL, D. et al. The implementation of POWER7TM

: a highly parallel and scalable

multi-core high-end server processor. In: INTERNATIONAL SOLID-STATE CIRCUITS

CONFERENCE DIGEST OF TECHNICAL PAPERS (ISSCC), 2010, San Francisco.

Proceedings… IEEE, 2010. p. 102-103. Disponível em:

<http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=5434074&url=http%3A%2F%2Fieee

xplore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D5434074>. Acesso em: 13 jan.

2014.

[11] ADVANCED SUBSTRATE NEWS. The new generation: it’s all on SOI. Disponível

em: <http://www.advancedsubstratenews.com/2006/12/the-new-generation-its-all-on-soi/>.


[12] BARTH, J. et al. A 45 nm SOI embedded DRAM macro for the POWER™ processor

32 MByte on-chip L3 cache. IEEE Journal of Solid-State Circuits, v. 46, n. 1, p. 64-75, jan.

2011. Disponível em:


xplore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D5643084>. Acesso em: 18 jan.

2014.

[13] ADVANCED SUBSTRATE NEWS. JONES, H. Why migration to FD-SOI is a better

approach than bulk CMOS and FINFETS at 20nm and 14/16nm for price-sensitive markets.

Disponível em: <http://www.advancedsubstratenews.com/2014/03/why-migration-to-fd-soi-

is-a-better-approach-than-bulk-cmos-and-finfets-at-20nm-and-1416nm-for-price-sensitive-

markets/>. Acesso em: 25 jan. 2014.

118

[14] YOUNG, K.K. Short-channel effect in fully depleted SOI MOSFETs. IEEE

Transactions on Electron Devices, v. 36, n. 2, p. 399-402, fev. 1989. Disponível em:


lore.ieee.org%2Fiel1%2F16%2F789%2F00019942>. Acesso em: 25 jan. 2014.

[15] YOSHIMI, M. et al. Observation of mobility enhancement in ultrathin SOI

MOSFETs. Electronics Letters, v. 24, n. 17, p. 1078-1079, ago. 1988. Disponível em:

<http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=191746>. Acesso em: 26 jan.

2014.

[16] FOSSUM, J.G. ; CHOI, J.-Y ; SUNDARESAN, R. SOI design for competitive CMOS

VLSI. IEEE Transactions on Electron Devices, v. 37, n. 3, p.724-729, mar. 1990.

Disponível em:


lore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D47778>. Acesso em: 26 jan. 2014.

[17] COLINGE, J.P. Hot-electron effects in silicon-on-insulator n-channel MOSFETs.

IEEE Transactions on Electron Devices, v. 34, n. 10, p. 2173-2177, out. 1987. Disponível

em:


xplore.ieee.org%2Fiel5%2F16%2F31982%2F01486924.pdf%3Farnumber%3D1486924>.


[18] SU, L.T. et al. Hot-carrier effects in fully depleted SOI nMOSFETs. In:

INTERNATIONAL ELECTRON DEVICES MEETING TECHNICAL DIGEST, 1992, San

Francisco. Proceedings... IEEE, 1992. p. 349-352. Disponível em:


plore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D307376>. Acesso em: 28 jan. 2014.

[19] CHOI, J. Y.; FOSSUM, J. G. Analysis and control of floating-body bipolar effects in

fully depleted submicrometer SOI MOSFETs. IEEE Transactions on Electron Devices, v.

38, n. 6, p. 1384-1391, jun. 1991. Disponível em:



em: 29 jan. 2014.

[20] PAVANELLO, M.A. et al. The graded-channel SOI MOSFET to alleviate the

parasitic bipolar effects and improve the output characteristics. In. SILICON-ON-

INSULATOR TECHNOLOGY AND DEVICES, 9., 1999. Proceedings… Pennington: The

Electrochemical Society, 1999. v. 99-3, p. 293-298.

119

[21] PAVANELLO, M.A. et al. Analog performance and application of graded-channel

fully depleted SOI MOSFETs. Solid-State Electronics, v. 44, n. 7, p. 1219-1222, jul. 2000.

Disponível em: <http://www.sciencedirect.com/science/article/pii/S0038110100000344>.


[22] PAVANELLO, M.A.; MARTINO, J.A.; FLANDRE, D. Graded-channel fully

depleted silicon-on-insulator nMOSFET for reducing the parasitic bipolar effects. Solid-State

Electronics, v. 44, n. 6, p. 917-922, jun. 2000. Disponível em:

<http://www.sciencedirect.com/science/article/pii/S0038110100000320>. Acesso em: 01 fev.

2014.

[23] GIMENEZ, S.P. et al. Design of operational transconductance amplifiers with

improved gain by using graded-channel SOI nMOSFETs. In: SYMPOSIUM ON

INTEGRATED CIRCUITS AND SYSTEMS DESIGN, 16., 2003, São Paulo. Proceedings...

IEEE, 2003. p. 26-31. Disponível em:


xplore.ieee.org%2Fiel5%2F8726%2F27627%2F01232802>. Acesso em: 01 fev. 2014.

[24] SANTOS, A.; FLANDRE, D.; PAVANELLO, M.A. Impact of graded-channel SOI

MOSFET application on the performance of cascode and wilson current mirrors. In:

INTERNATIONAL SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND

DEVICES (SBMICRO), 22., 2007, Rio de Janeiro. Proceedings... Pennington: The

Electrochemical Society, 2007. p. 441-450. Disponível em:

<http://ecst.ecsdl.org/content/9/1/441.abstract>. Acesso em: 02 fev. 2014.

[25] SOUZA, M. de; FLANDRE, D.; PAVANELLO, M.A. Advantages of graded-channel

SOI nMOSFETs for application as source-follower analog buffer. Solid-State Electronics, v.

52, n. 12, p. 1933-1938, dez. 2008. Disponível em:

<http://www.sciencedirect.com/science/article/pii/S0038110108002955>. Acesso em: 03 fev.

2014.

[26] KILCHYTSKA, V. et al. Influence of device engineering on the analog and RF

performances of SOI MOSFETs. IEEE Transactions on Electron Devices, v. 50, n. 3, p.

577-588, mar. 2003. Disponível em:



Acesso em: 03 fev. 2014.

[27] SYNOPSYS. Sentaurus device user guide, 2010. Manual versão D-2010.03.

120

[28] SYNOPSYS. Sentaurus process user guide, 2013. Manual versão H-2013.03.

[29] SOUZA, M. de; FLANDRE, D. PAVANELLO, M.A. Asymmetric self-cascode

configuration to improve the analog performance of SOI nMOS transistors. In:

INTERNATIONAL SOI CONFERENCE, 2011, Tempe. Proceedings… IEEE, 2011. p. 1-2.

Disponível em: <http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6081716>.


[30] BUTI, T. N. et al. A new asymmetrical halo source GOLD drain (HS-GOLD) deep

sub-half-micrometer n-MOSFET design for reliability and performance. IEEE Transactions

on Electron Devices, v. 38, n. 8, p. 1757-1764, ago. 1991. Disponível em:


plore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D119011>. Acesso em: 06 fev. 2014.

[31] OGURA, S. et al. Design and characteristics of the lightly doped drain-source (LDD)

insulated gate field-effect transistor. IEEE Journal of Solid-State Circuits, v. 15, n. 4, p.

424-432, ago. 1980. Disponível em:




[32] CHANG, C.-P. Shallow trench isolation. In: BUSCHOW, K.H.J. (Ed.) et al.

Encyclopedia of materials: science and technology. Elsevier, 2003. p. 8437-8444.

Disponível em: <http://www.sciencedirect.com/science/article/pii/B0080431526015084>.


[33] SZE, S.M. Physics of semiconductor devices. 2nd

ed. New York: John Wiley and

Sons, 1981.

[34] KRISHNAN, S.; FOSSUM, J.G. Grasping SOI floating-body effects. IEEE Circuits

and Devices Magazine, v. 14, n. 4, p. 32-37, jul. 1998. Disponível em:


plore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D708479>. Acesso em: 08 fev. 2014.

[35] SHAHIDI, G.G. SOI Technology for the GHz era. IBM Journal of Research and

Development, v. 46, n. 2/3, p. 121-131, mar. 2002.

121

[36] HIROAKI, M. SOI becomes practicable. Seiko Epson: watch type IC with partially

depleted SOI. Semiconductor World, v. 19, n. 2, p. 74-77, 2000.

[37] CURRAN, B. et al. Power-constrained high-frequency circuits for the IBM POWER6

microprocessor. IBM Journal of Research and Development, v. 51, n. 6, p. 715-731, nov.



xplore.ieee.org%2Fiel5%2F5288520%2F5388622%2F05388625.pdf%3Farnumber%3D5388

625>. Acesso em: 10 fev. 2014.

[38] KEYES, E. AMD sticks with SOI at 65-nm node. Disponível em:

<http://www.eetimes.com/showArticle.jhtml?articleID=196701745>. Acesso em: 16 fev.

2014.

[39] KISTLER, N.; WOO, J. Detailed characterization and analysis of the breakdown

voltage in fully depleted SOI n-MOSFET’s. IEEE Transactions on Electron Devices, v. 41,

n. 7, p. 1217-1221, jul. 1994. Disponível em:

<http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=293350>. Acesso em: 16 fev.

2014.

[40] YOSHIMI, M. et al. Two-dimensional simulation and measurement of high-

performance MOSFETs made on a very thin SOI film. IEEE Transactions on Electron

Devices, v. 36, n. 3, p. 493-503, mar. 1989. Disponível em:



em: 17 fev. 2014.

[41] CHUANG, C.T.; LU, P.F.; ANDERSON, C.J. SOI for digital CMOS VLSI: design

considerations and advances. Proceedings of the IEEE, v. 86, n. 4, p. 689-720, abr. 1998.

Disponível em:




[42] LIM, H.K.; FOSSUM, J.G. Threshold voltage of thin-film silicon-on-insulator (SOI)

MOSFET’s. IEEE Transactions on Electron Devices, v. 30, n. 10, p. 1244-1251, out. 1983.

Disponível em:


xplore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D1483183>. Acesso em: 18 fev.

2014.

122

[43] FLANDRE, D. et al. Comparison of SOI versus bulk performances of CMOS

micropower single-stage OTAs. Electronics Letters, v. 30, n. 23, p. 1933-1934, nov. 1994.

Disponível em:




[44] LIM, H.K; FOSSUM, J.G. Current-voltage characteristics of thin-film SOI

MOSFET’s in strong inversion. IEEE Transactions on Electron Devices, v. 31, n. 4, p. 401-

408, abr. 1984. Disponível em:



2014.

[45] COLINGE, J.P.; COLINGE, C.A. Physics of semiconductor devices. Massachusetts:

Kluwer Academic, 2002.

[46] BREWS, J.R. Subthreshold behavior of uniformly and nonuniformly doped long-

channel MOSFET. IEEE Transactions on Electron Devices, v. 26, n. 9, p. 1282-1291, set.




2014.

[47] COLINGE, J.P. Advanced CMOS devices made in thin SOI films. In:

INTERNATIONAL WORKSHOP ON FUTURE ELECTRON DEVICES, 5., 1988, Japan.

Abstract… IEEE, 1988. p. 105-112.

[48] WOUTERS, D.J.; COLINGE, J.P.; MAES, H.E. Subthreshold slope in thin-film SOI

MOSFET’s. IEEE Transactions on Electron Devices, v. 37, n. 9, p. 2022-2033, set. 1990.

Disponível em:



em: 22 fev. 2014.

[49] SAH, C.T. et al. Effect of zinc impurity in silicon solar-cell efficiency. IEEE

Transactions on Electron Devices, v. 28, n. 3, p. 304-313, mar. 1981. Disponível em:




123

[50] GUTIERREZ, E.A.; DEEN, J.; CLAEYS, C.L. Low temperature electronics:

physics, devices, circuits and applications. San Diego: Academic Press, 1991.

[51] CAUGHEY, D.M.; THOMAS, R.E. Carrier mobilities in silicon empirically related to

doping and field. Proceedings of the IEEE, v. 55, n. 12, p. 2192-2193, dez. 1967. Disponível

em:



2014.

[52] DORKEL, J.M.; LETURCQ, Ph. Carrier mobilities in silicon semi-empirically related

to temperature, doping and injection level. Solid-State Electronics, v. 24, n. 9, p. 821-825,

set. 1981. Disponível em:

<http://www.sciencedirect.com/science/article/pii/0038110181900976>. Acesso em: 25 fev.

2014.

[53] LI, S.S.; THURBER, W.R. The dopant density and temperature dependence of

electron mobility and resistivity in n-type silicon. Solid-State Electronics, v. 20, n. 7, p. 609-

616, jul. 1977. Disponível em:

<http://www.sciencedirect.com/science/article/pii/0038110177901009>. Acesso em: 26 fev.

2014.

[54] VEERARAGHAVAN, S.; FOSSUM, J.G. A physical short-channel model for the

thin-film SOI MOSFET applicable to device and circuit CAD. IEEE Transactions on

Electron Devices, v. 35, n. 11, p. 1866-1875, nov. 1988. Disponível em:

<http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=7399&url=http%3A%2F%2Fieeexpl

ore.ieee.org%2Fiel1%2F16%2F386%2F00007399.pdf%3Farnumber%3D7399>. Acesso em:

01 mar. 2014.

[55] VEERARAGHAVAN, S.; FOSSUM, J.G. Short-channel effects in SOI MOSFETs.

IEEE Transactions on Electron Devices, v. 36, n. 3, p. 522-528, mar. 1989. Disponível em:


lore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D19963>. Acesso em: 01 mar. 2014.

[56] MULLER, R.S.; KAMINS, T.I. Device electronics for integrated circuits. 2nd

ed.

New York: Wiley, 1986.

124

[57] FERREIRA, R.S.; PAVANELLO, M.A. Improved current mirror performance using

graded-channel silicon-on-insulator devices in high temperature operation. In:


DEVICES (SBMICRO), 19., 2004, Porto de Galinhas. Proceedings... Pennington: The

Electrochemical Society, 2004. p. 45-50.

[58] SILVEIRA, F; FLANDRE, D.; JESPERS, P.G.A. A gm/ID based methodology for the

design of CMOS analog circuits and its application to the synthesis of a silicon-on-insulator

micropower OTA. IEEE Journal of Solid-State Circuits, v. 31, n. 9, p. 1314-1319, set.

1996. Disponível em: <http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=535416>.

Acesso em: 03 mar. 2014.

[59] SEDRA, A.S.; SMITH, K.C. Microeletrônica. 5. ed. São Paulo: Pearson Prentice

Hall, 2007.

[60] RAZAVI, B. Design of analog CMOS integrated circuits. New York: McGraw-Hill,

2001.

[61] VITTOZ, E.A. Low power design: ways to approach the limits. In:

INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE (ISSCC), 41., 1994, San

Francisco. Proceedings… IEEE, 1994. p. 14-18. Disponível em:




[62] FLANDRE, D. et al. Modelling and application of fully depleted SOI MOSFETs for

low voltage, low power analogue CMOS circuits. Solid-State Electronics, v. 39, n. 4, p. 455-

460, abr. 1996. Disponível em:

<http://www.sciencedirect.com/science/article/pii/0038110195001670>. Acesso em: 10 mar.

2014.

[63] PAVANELLO, M. A. Projeto, fabricação e caracterização elétrica de uma nova

estrutura para o SOI MOSFET. 2000. 138 p. Tese (Doutorado em Engenharia Elétrica) –

Universidade de São Paulo, São Paulo, 2000.

125

[64] CERDEIRA, A. et al. Advantages of the graded-channel SOI FD MOSFET for

application as a quasi-linear resistor. IEEE Transactions on Electron Devices, v. 52, n. 5, p.

967-972, mai. 2005. Disponível em:


xplore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D1424387>. Acesso em: 13 mar.

2014.

[65] PAVANELLO, M.A. et al. An asymmetric channel SOI nMOSFET for reducing

parasitic effects and improving output characteristics. Electrochemical and Solid-State

Letters, v. 1, p. 50-52, 2000. Disponível em: <http://esl.ecsdl.org/content/3/1/50.full.pdf>.


[66] DEHAN, M.; RASKIN, J.-P. An asymmetric channel SOI nMOSFET for improving

DC and microwave characteristics. Solid-State Electronics, v. 46, n. 7, p. 1005-1011, jul.


<http://www.sciencedirect.com/science/article/pii/S0038110102000345>. Acesso em: 16 mar.

2014.

[67] EMAM, M. et al. Experimental investigation of RF noise performance improvement in

graded channel MOSFETs. IEEE Transactions on Electron Devices, v. 56, n. 7, p. 1516-

1522, jul. 2009. Disponível em:




[68] ADRIAENSEN, S.; FLANDRE, D. Analysis of the thin-film SOI lateral bipolar

transistor and optimization of its output characteristics for high-temperature applications.

Solid-State Electronics, v. 46, n. 9, p. 1339-1343, set. 2002. Disponível em:

<http://www.sciencedirect.com/science/article/pii/S0038110102000692>. Acesso em: 20 mar.

2014.

[69] NEMER, J.P. et al. Analog performance of submicron GC SOI nMOSFETs. In:

INTERNATIONAL CARIBBEAN CONFERENCE ON DEVICES, CIRCUITS AND

SYSTEMS (ICCDCS), 8., 2012, Playa del Carmen. Proceedings... IEEE, 2012. p. 1–4.

Disponível em:

<http://ieeexplore.ieee.org/xpl/articleDetails.jsp?tp=&arnumber=6188930&queryText%3DAn

alog+Performance+of+Submicron+GC+SOI+nMOSFETs>. Acesso em: 22 mar. 2014.

126

[70] SOUZA M. de; FLANDRE, D.; PAVANELLO, M.A. Study of matching properties of

graded-channel SOI MOSFETs. Journal of Integrated Circuits and Systems, v. 3, n. 2, p.

69-75, 2008.

[71] GALUP-MONTORO, C.; SCHNEIDER, M.C. Series-parallel association of FET’s for

high gain and high frequency applications. IEEE Journal of Solid-State Circuits, v. 29, n. 9,

p. 1094-1101, set. 1994. Disponível em:


plore.ieee.org%2Fiel1%2F4%2F7514%2F00309905>. Acesso em: 25 mar. 2014.

[72] SOUZA, M. de; FLANDRE, D.; PAVANELLO, M.A. Analog performance of

asymmetric self-cascode p-channel fully depleted SOI transistors. In: INTERNATIONAL

CARIBBEAN CONFERENCE ON DEVICES, CIRCUITS AND SYSTEMS (ICCDCS), 8.,

2012, Playa del Carmen. Proceedings… IEEE, 2012. p. 1-4. Disponível em:


xplore.ieee.org%2Fiel5%2F6178311%2F6188876%2F06188932.pdf%3Farnumber%3D6188

932>. Acesso em: 01 abr. 2014.

[73] LAKER, K.R.; SANSEN W.M.C. Design of analog integrated circuits and systems.

New York: McGraw-Hill, 1994.

[74] PELGROM, M.J.M.; DUINMAIJER A.C.J.; WELBERS, A.P.G. Matching properties

of MOS transistors. IEEE Journal of Solid-State Circuits, v. 24, n. 5, p. 1433-1440, out.



plore.ieee.org%2Fiel4%2F4%2F1494%2F00572629.pdf%3Farnumber%3D572629>. Acesso

em: 02 abr. 2014.

[75] FLANDRE, D. et al. Fully depleted SOI CMOS technology for heterogeneous

micropower, high temperature or RF microsystems. Solid-State Electronics, v. 45, n. 4, p.

541-549, abr. 2001. Disponível em:

<http://www.sciencedirect.com/science/article/pii/S0038110101000843>. Acesso em: 04 abr.

2014.

[76] KLAASSEN, D.B.M. A unified mobility model for device simulation - II temperature

dependence of carrier mobility and lifetime. Solid-State Electronics, v. 35, n. 7, p. 961-967,

jul. 1992. Disponível em:

<http://www.sciencedirect.com/science/article/pii/0038110192903268>. Acesso em: 06 abr.

2014.

127

[77] LOMBARDI, C. et al. A physically based mobility model for numerical simulation of

nonplanar devices. IEEE Transactions on Computer Aided Design, v. 7, n. 11, p. 1164-

1171, nov. 1988. Disponível em:

<http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=9186&url=http%3A%2F%2Fieeexpl

ore.ieee.org%2Fiel1%2F469%2F00009186>. Acesso em: 06 abr. 2014.

[78] CANALI, C. et al. Electron and hole drift velocity measurements in silicon and their

relation to electric field and temperature. IEEE Transaction on Electron Devices, v. 22, n.

11, p. 1045-1047, nov. 1975. Disponível em:



Acesso em: 07 abr. 2014.

[79] OVERSTRAETEN, R.V.; MAN, H. De. Measurement of the ionizations rates in

diffused silicon p-n junctions. Solid-State Electronics, v. 13, n. 5, p. 583-608, mai. 1970.

Disponível em: <http://www.sciencedirect.com/science/article/pii/0038110170901395>.

Acesso em: 07 abr. 2014.

[80] ORTIZ-CONDE, A. et al. A review of recent MOSFET threshold voltage extraction

methods. Microelectronics Reliability, v. 42, n. 4-5, p. 583-596, abr. 2002. Disponível em:

<http://www.sciencedirect.com/science/article/pii/S0026271402000276>. Acesso em: 13 abr.

2014.

[81] LAKSHMIKUMAR, K.R.; HADAWAY, R.A.; COPELAND, M.A. Characterization

and modeling of mismatch in MOS transistors for precision analog design. IEEE Journal of

Solid-State Circuits, v. 21, n. 6, p. 1057-1066, dez. 1986. Disponível em:


xplore.ieee.org%2Fxpls%2Fabs_all.jsp%3Farnumber%3D1052648>. Acesso em: 13 mai.

2014.

128

APÊNDICE A

Exemplo de arquivo para gerar um dispositivo de canal gradual no Sentaurus Structure

Editor:

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

;; sde -e -l xx.scm ;;

;; tecplot_sv xx_msh.tdr ;;

;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;

; Limpa

(sde:clear)

; Dimensoes

(define L (/ @L@ 1000))

(define Lld (/ @Lld@ 1000))

(define Lhd (- L Lld))

(define Lfonte 0.25)

(define W 1)

(define tox 0.031)

(define tsi 0.08)

(define toxb 0.39)

(define Nah 3e16)

(define Nal 1e+15)

(define Nd 1e+21)

(define RefinoDrenoDist 0.020)

(define RefinoDrenoCanalDist 0.020)

; Nome

(define nome "GC_L_@L@_Lld_@Lld@_Nhd_3e16")

;;;;;;;;;;;;;

;; REGIOES ;;

;;;;;;;;;;;;;

; Define o óxido enterrado

(define r1 (sdegeo:create-rectangle

(position (- (+ (/ L 2) Lfonte)) (- (/ toxb 2)) 0.0)

(position (+ (/ L 2) Lfonte) (/ toxb 2) 0.0)

"Oxide" "region_corpo"

)

)

; Define a fonte


(position (- (+ (/ L 2) Lfonte)) (/ toxb 2) 0.0)

(position (- (- (/ L 2) 0.1)) (+ (/ toxb 2) tsi) 0.0)

"Silicon" "region_fonte"

)

)

; Define LHD

129


(position (- (- (/ L 2) 0.1)) (/ toxb 2) 0.0)

(position (+ (- (/ L 2)) Lhd) (+ (/ toxb 2) tsi) 0.0)

"Silicon" "LHD"

)

)

; Define LLD


(position (+ (- (/ L 2)) Lhd) (/ toxb 2) 0.0)

(position (- (/ L 2) 0.1) (+ (/ toxb 2) tsi) 0.0)

"Silicon" "LLD"

)

)

; Define o dreno


(position (- (/ L 2) 0.1) (/ toxb 2) 0.0)

(position (+ (/ L 2) Lfonte) (+ (/ toxb 2) tsi) 0.0)

"Silicon" "region_dreno"

)

)

; Define o óxido de porta


(position (- (/ L 2)) (+ (/ toxb 2) tsi) 0.0)

(position (+ (/ L 2)) (+ (+ (/ toxb 2) tsi) tox) 0.0)

"Oxide" "region_oxporta"

)

)

(sde:save-model "/home/eletrica/Rafael/GC/Projeto_teste")

;;;;;;;;;;;;;;

;; CONTATOS ;;

;;;;;;;;;;;;;;

;Insere ponto

(sdegeo:insert-vertex (position (+ (- (+ (/ L 2) Lfonte)) 0.1) (+ (/

toxb 2) tsi) 0))

(sdegeo:insert-vertex (position (- (+ (/ L 2) Lfonte) 0.1) (+ (/ toxb

2) tsi) 0))

(sdegeo:define-contact-set "fonte" 4 (color:rgb 1 0 0 ) "##" )

(sdegeo:define-contact-set "dreno" 4 (color:rgb 1 0 0 ) "##" )

(sdegeo:define-contact-set "porta" 4 (color:rgb 1 0 0 ) "##" )

(sdegeo:define-contact-set "corpo" 4 (color:rgb 1 0 0 ) "##" )

; Contato de fonte

(sdegeo:set-current-contact-set "fonte")

(sdegeo:define-2d-contact (list (car (find-edge-id (position (+ (- (+

(/ L 2) Lfonte)) 0.05) (+ (/ toxb 2) tsi) 0)))) "fonte")

; Contato de dreno

(sdegeo:set-current-contact-set "dreno")

(sdegeo:define-2d-contact (list (car (find-edge-id (position (- (+ (/ L

2) Lfonte) 0.05) (+ (/ toxb 2) tsi) 0)))) "dreno")

130

; Contato de porta

(sdegeo:set-current-contact-set "porta")

(sdegeo:define-2d-contact (list (car (find-edge-id (position 0 (+ (+ (/

toxb 2) tsi) tox) 0)))) "porta")

; Contato de corpo

(sdegeo:set-current-contact-set "corpo")

(sdegeo:define-2d-contact (list (car (find-edge-id (position 0 (- (/

toxb 2)) 0)))) "corpo")

;;;;;;;;;;;;;

;; DOPAGEM ;;

;;;;;;;;;;;;;

; Fonte

(sdedr:define-constant-profile "ConstantProfileDefinition_fontedreno"

"ArsenicActiveConcentration" Nd)

(sdedr:define-constant-profile-region "ConstantProfilePlacement_fonte"

"ConstantProfileDefinition_fontedreno" "region_fonte")

; Dreno

(sdedr:define-constant-profile "ConstantProfileDefinition_fontedreno"

"ArsenicActiveConcentration" Nd)

(sdedr:define-constant-profile-region "ConstantProfilePlacement_dreno"

"ConstantProfileDefinition_fontedreno" "region_dreno")

; LHD

(sdedr:define-constant-profile "ConstantProfileDefinition_LHD"

"BoronActiveConcentration" Nah)

(sdedr:define-constant-profile-region "ConstantProfilePlacement_LHD"

"ConstantProfileDefinition_LHD" "LHD")

; LLD

(sdedr:define-constant-profile "ConstantProfileDefinition_LLD"

"BoronActiveConcentration" Nal)

(sdedr:define-constant-profile-region "ConstantProfilePlacement_LLD"

"ConstantProfileDefinition_LLD" "LLD")

; Definição refino

(sdedr:define-refinement-size "RefinementDefinition_interface" (/ L 50)

(/ tsi 20) (/ L 100) (/ tsi 40) )

(sdedr:define-refeval-window "Refino0" "Rectangle" (position (+ (- (/

L 2)) 0.09) (/ toxb 2) 0) (position (+ (- (/ L 2)) 0.11) (+ (/ toxb 2)

tsi) 0))

(sdedr:define-refinement-placement "Ref0"

"RefinementDefinition_interface" "Refino0")

(sdedr:define-refeval-window "Refino1" "Rectangle" (position (- (+ (-

(/ L 2)) Lhd) 0.01) (/ toxb 2) 0) (position (+ (+ (- (/ L 2)) Lhd)

0.01) (+ (/ toxb 2) tsi) 0))



131

(sdedr:define-refeval-window "Refino2" "Rectangle" (position (- (/ L

2) 0.11) (/ toxb 2) 0) (position (- (/ L 2) 0.09) (+ (/ toxb 2) tsi)

0))




2)) (- (+ (/ toxb 2) tsi) 0.01) 0) (position (/ L 2) (+ (+ (/ toxb 2)

tsi) 0.01) 0))




2)) (- (/ toxb 2) 0.01) 0) (position (/ L 2) (+ (/ toxb 2) 0.01) 0))



(sdedr:define-refinement-size "RefinementDefinition_fontedreno" (/

Lfonte 20) (/ tsi 10) (/ Lfonte 40) (/ tsi 20) )

(sdedr:define-refinement-region "RefinementPlacement_fonte"

"RefinementDefinition_fontedreno" "region_fonte" )

(sdedr:define-refinement-size "RefinementDefinition_fontedreno" (/

Lfonte 20) (/ tsi 10) (/ Lfonte 40) (/ tsi 20) )

(sdedr:define-refinement-region "RefinementPlacement_dreno"

"RefinementDefinition_fontedreno" "region_dreno" )

(sdedr:define-refinement-size "RefinementDefinition_LHD" (/ L 20) (/

tsi 10) (/ L 40) (/ tsi 20) )

(sdedr:define-refinement-region "RefinementPlacement_LHD"

"RefinementDefinition_LHD" "LHD" )

(sdedr:define-refinement-size "RefinementDefinition_LLD" (/ L 20) (/

tsi 10) (/ L 40) (/ tsi 20) )

(sdedr:define-refinement-region "RefinementPlacement_LLD"

"RefinementDefinition_LLD" "LLD" )

(sdedr:define-refinement-size "RefinementDefinition_oxporta" (/ L 10)

(/ tox 1) (/ L 20) (/ tox 2) )

(sdedr:define-refinement-region "RefinementPlacement_oxporta"

"RefinementDefinition_oxporta" "region_oxporta" )

(sdedr:define-refinement-size "RefinementDefinition_corpo" (/ (+ L (*

Lfonte 2)) 20) (/ toxb 10) (/ (+ L (* Lfonte 2)) 40) (/ toxb 20))

(sdedr:define-refinement-region "RefinementPlacement_corpo"

"RefinementDefinition_corpo" "region_corpo" )

(sde:set-meshing-command "snmesh -a -c boxmethod")

(sdedr:append-cmd-file "")

(sde:save-model "GC_L_@L@_Lld_@Lld@_Nhd_3e16")

(sde:build-mesh "snmesh" "-a -c boxmethod"

"GC_L_@L@_Lld_@Lld@_Nhd_3e16")

"Meshing successful"

132

APÊNDICE B

Exemplo de arquivo de simulação de dispositivo no Sentaurus Device:

Device Q1{

Electrode{

{Name="fonte" Voltage=0.000 DistResist=2e-6}

{Name="dreno" Voltage=0.000 DistResist=2e-6}

{Name="porta" Voltage=0.000 workfunction=4.15}

{Name="corpo" Voltage=0.000 workfunction=4.95}

}

File {

* input files:

Grid = "GC_L_@L@_Lld_@Lld@_Nhd_3e16_msh.tdr"

Doping = "GC_L_@L@_Lld_@Lld@_Nhd_3e16_msh.tdr"

Parameter = "models.par"

}

Physics(

MaterialInterface="Silicon/Oxide") {

charge(Conc=7.3e+10)

}

Physics{

Mobility(PhuMob

Enormal

HighFieldSaturation

DopingDependence)

Recombination(SRH(DopingDep) Auger Avalanche)

EffectiveIntrinsecDensity(BandGapNarrowing (OldSlotboom))

Temperature=300

}

}

System {

Vsource_pset Vg (b a) {dc=0.0}

Vsource_pset Vd (c a) {dc=0.0}

Q1 nmos("fonte"=a "dreno"=c "porta"=b "corpo"=a)

Plot "IdxVd_Vgt_200mV_GC_L_@L@_Lld_@Lld@_Nhd_3e16.txt" (v(b a) v(c

a) i(nmos c))

Set (a=0)

}

File{

* output files:

Plot = "IdxVd_Vgt_200mV_GC_L_@L@_Lld_@Lld@_Nhd_3e16_des.tdr"

Current = "IdxVd_Vgt_200mV_GC_L_@L@_Lld_@Lld@_Nhd_3e16_des.plt"

Output = "IdxVd_Vgt_200mV_GC_L_@L@_Lld_@Lld@_Nhd_3e16_des.log"

}

Plot {

eDensity hDensity eCurrent hCurrent

Potential SpaceCharge ElectricField

eMobility hMobility eVelocity hVelocity

Doping DonorConcentration AcceptorConcentration

}

133

Math {

Extrapolate

RelErrControl

Digits=4

Notdamped=50

iterations=100

NoCheckTransientError

}

Solve {

#-initial solution:

Poisson

Coupled{Poisson Electron hole}

#-ramp gate:

Quasistationary(Maxstep= 0.01 Minstep=1e-6

Goal{Parameter=Vg.dc Value=0.26})

{Coupled{Poisson Electron hole}CurrentPlot (Time = (-1))}


Goal{Parameter=Vd.dc Value=@Vd@})

{Coupled{Poisson Electron hole}CurrentPlot (Time=(range=(0

1) intervals=300))}

}

134

APÊNDICE C

Exemplo de arquivo de simulação de processo no Sentaurus Process:

#################################################################

#Processo de Fabricação CMOS

#################################################################

!(

set L [expr @L@/1000.0]

set Lld [expr @Lld@/1000.0]

set Lhd [expr $L-$Lld]

set a [expr $L/2]

)!

math coord.ucs

pdbSet Grid MGoals UseLines 1

##############

#Grade em x

##############

line x loc=-0.093 spac=0.0005 tag=top

line x loc=-0.05 spac=0.001

line x loc=-0.02 spac=0.002

line x loc=0.0 spac=0.005 tag=topox

line x loc=0.2 spac=0.05

line x loc=0.39 spac=0.05 tag=botox

line x loc=0.5 spac=2 tag=bottom

####################

#Grade em y

####################

line y loc=0.0 spac=0.1 tag=left

line y loc=0.25 spac=0.1

line y loc=!(puts -nonewline [format "%.3f" [expr $L+0.25]])! spac=0.1

line y loc=!(puts -nonewline [format "%.3f" [expr $L+0.5]])! spac=0.1

tag=right

###################################

#definindo numero de processadores

###################################

math numThreads= 2

#####################

# Definindo a lamina

#####################

region silicon ylo=left yhi=right xlo=top xhi=topox

region oxide ylo=left yhi=right xlo=topox xhi=botox

region silicon ylo=left yhi=right xlo=botox xhi=bottom

135

############################################

#Definindo a concentração inicial da lamina

############################################

init concentration=1.0e15<cm-3> field=boron wafer.orient=100

############################################

#Oxidacao de porta (parte 1)

############################################

mgoals min.normal.size=0.01 accuracy=1e-4 max.box.angle=165 \

normal.growth.ratio=4

refinebox interface.materials = {Silicon Oxide}

diffuse temperature=950<C> time= 53<min> O2

diffuse temperature=950<C> time= 20<min>


grid remesh

#struct tdr=GC_SOI_L_@L@_Lld_@Lld@_0

############################################

#Implantacao Ionica para ajuste de Vth

############################################

mask name=Lhd left=0.25 right=!(puts -nonewline [format "%.3f" [expr

$Lhd+0.25]])!<um>

photo mask=Lhd thickness=1

implant boron dose=1.00e12<cm-2> energy=20<keV> tilt=7

strip Resist



############################################

#Oxidacao de porta (parte 2)

############################################

mgoals min.normal.size=0.01 accuracy=1e-4 max.box.angle=165 \

normal.growth.ratio=4

refinebox interface.materials = {Silicon Oxide}




grid remesh


#####################

#Definicao Si=poli

#####################

deposit poly type=isotropic thickness=0.34<um>



mask name=gate_poly left=0.25 right=!(puts -nonewline [format "%.3f"

[expr $L+0.25]])!<um>

etch poly type=anisotropic thickness=0.35<um> mask=gate_poly

136



################################

#Implantacao de fonte e dreno

################################

implant Arsenic dose=4.0e15<cm-2> energy=40<keV> tilt=7



#########

#Contact

#########

deposit oxide type=isotropic thickness=250<nm>



mask name=al_ox left=0.115 right=0.135<um> negative

mask name=al_ox left=!(puts -nonewline [format "%.3f" [expr $a+0.24]])!

right=!(puts -nonewline [format "%.3f" [expr $a+0.26]])!<um> negative

mask name=al_ox left=!(puts -nonewline [format "%.3f" [expr

$L+0.365]])! right=!(puts -nonewline [format "%.3f" [expr

$L+0.385]])!<um> negative

etch oxide type=anisotropic thickness=0.8<um> mask=al_ox


deposit aluminum type=isotropic thickness=50<nm>

mask name=tung left=0.05 right=0.2<um>

mask name=tung left=!(puts -nonewline [format "%.3f" [expr $a+0.2]])!

right=!(puts -nonewline [format "%.3f" [expr $a+0.3]])!<um>

mask name=tung left=!(puts -nonewline [format "%.3f" [expr $L+0.3]])!

right=!(puts -nonewline [format "%.3f" [expr $L+0.45]])!<um>

etch aluminum type=anisotropic thickness=0.5<um> mask=tung


###########

#Electrode

###########

contact name= "source" box Aluminum adjacent.material= Silicon ylo=

0.115 yhi= 0.135 xlo= -2.4 xhi= 0.45

contact name= "gate" box Aluminum adjacent.material= poly ylo= !(puts -

nonewline [format "%.3f" [expr $a+0.24]])! yhi= !(puts -nonewline

[format "%.3f" [expr $a+0.26]])! xlo= -2.21 xhi= 0.45

contact name= "drain" box Aluminum adjacent.material=Silicon ylo=

!(puts -nonewline [format "%.3f" [expr $L+0.365]])! yhi= !(puts -

nonewline [format "%.3f" [expr $L+0.385]])! xlo= -2.4 xhi= 0.45

contact name= "substrate" bottom Silicon

struct tdr=GC_SOI_L_@L@_Lld_@Lld@_7

137

APÊNDICE D

Exemplo de arquivo de simulação de espelho de corrente fonte comum no Sentaurus Device:

Device Q {

Electrode{

{Name="fonte" Voltage=0.000 DistResist=2e-6}

{Name="dreno" Voltage=0.00 DistResist=2e-6}

{Name="porta" Voltage=0.00 Material="PolySi"(N)}

{Name="corpo" Voltage=0.00 workfunction=4.95}

}

File {

* input files:

Grid = "GC_L_@L@_Lld_@Lld@_tbox_390n_msh.tdr"

Doping ="GC_L_@L@_Lld_@Lld@_tbox_390n_msh.tdr"

Parameter="models.par"

}

Physics(MaterialInterface="Silicon/Oxide") {charge(Conc=7.3e+10)}

Physics {

Mobility(

PhuMob

Enormal

HighFieldSaturation

DopingDependence

)

Recombination(SRH(DopingDep) Auger Avalanche)

EffectiveIntrinsicDensity(BandGapNarrowing

(OldSlotboom))

Temperature=300

}

}

System {

Isource_pset Iin (0 a) {dc=0}

Vsource_pset Vout (b 0) {dc=0}

Q in( "fonte"=c "dreno"=a "porta"=a "corpo"=c )

Q out( "fonte"=c "dreno"=b "porta"=a "corpo"=c )

Plot "IoutxVout_Iin_1u_L_@L@_Lld_@[email protected]" (v(b 0) i(out

b))

Set (c=0)

}

File {

Current = "CM_Iin_1u_L_@L@_Lld_@Lld@_des.plt"

Output = "CM_Iin_1u_L_@L@_Lld_@Lld@_des.log"

}

Plot {

eDensity hDensity eCurrent hCurrent

138

Potential SpaceCharge ElectricField

eMobility hMobility eVelocity hVelocity

Doping DonorConcentration AcceptorConcentration

}

Math {

Extrapolate

RelErrControl

Digits=4

Notdamped=50

Iterations=100

NoCheckTransientError

Method=ils

#number_of_threads=2

ExtendedPrecision

}

Solve {

#Âinitial solution:

Poisson


Quasistationary(Maxstep= 0.5

Minstep= 1e-12

Goal{Parameter=Iin.dc Value=1e-6}

){Coupled{Poisson Electron hole}CurrentPlot (Time = (-1))}

}

Solve {

#Âinitial solution:

Poisson



Goal{Parameter=Vout.dc Value=3}

){Coupled{Poisson Electron hole}CurrentPlot (Time = (range =

(0 1) intervals = 300))}

}

139

APÊNDICE E

Arquivo models.par para ajuste das simulações com os resultados experimentais:

Material = "Silicon" {

PhuMob:

{ * Philips Unified Mobility Model:

mumax_As = 1.100e+03 # [cm^2/Vs]

}

EnormalDependence

{ * mu_Enorm^(-1) = mu_ac^(-1) + mu_sr^(-1) with:

* mu_ac = B / Enorm + C (T/T0)^(-k) ((N+N2)/N0)^lambda / Enorm^(1/3)

* mu_sr^-1 = Enorm^(A+alpha*n/(N+N1)^nu) / delta + Enorm^3 / eta

* EnormalDependence is added with factor exp(-l/l_crit), where l is

* the distance to the nearest point of semiconductor/insulator

interface.

* Factor is equal to 1 if l_crit > 100.

B = 1.0000e+07 , 9.9250e+06 # [cm/s]

C = 3.7000e+02 , 2.9470e+03 # [cm^(5/3)/(V^(2/3)s)]

}

HighFieldDependence:

{ * Caughey-Thomas model:

* mu_highfield = ( (alpha+1)*mu_lowfield ) /

* ( alpha + ( 1 + ( (alpha+1)*mu_lowfield*E/vsat)^beta

)^(1/beta) )

* beta = beta0 (T/T0)^betaexp.

beta0 = 1.5 , 1.213 # [1]

betaexp = 0.66 , 0.17 # [1]

alpha = 0.0000e+00 , 0.0000e+00 # [1]

}

vanOverstraetendeMan * Impact Ionization:

{ * G_impact = alpha_n n v_drift_n + alpha_p p v_drift_p

* with alpha = gamma a exp(-b gamma/E) for E<E0 (low) and E>E0

(high)

* with gamma = tanh(hbarOmega/(2kT0)) / tanh(hbarOmega/(2kT))

a(low) = 2.0000e+06 , 1.5820e+06 # [1/cm]

a(high) = 2.0000e+06 , 6.7100e+05 # [1/cm]

b(low) = 2.5000e+06 , 2.0360e+06 # [V/cm]

b(high) = 2.5000e+06 , 1.6930e+06 # [V/cm]

E0 = 4.0000e+05 , 4.0000e+05 # [V/cm]

hbarOmega = 0.063 , 0.063 # [eV]

}

}

140

APÊNDICE F

As atividades desenvolvidas permitiram gerar as seguintes publicações:

ASSALTI, R.; SOUZA, M. de. Influência do comprimento da região fracamente

dopada nas características elétricas de transistores SOI nMOSFET de canal gradual. In:

SIMPÓSIO DE PESQUISA DO GRANDE ABC (SPGABC), 3., 2013, São Bernardo do

Campo. Resumos... p. 1-2.

ASSALTI, R.; SOUZA, M. de. Influence of lightly doped region length on the

electrical characteristics of graded-channel SOI nMOSFET. In: MICROELECTRONICS

STUDENTS FORUM (SFORUM), 13., 2013, Curitiba. Proceedings... Porto Alegre:

Sociedade Brasileira de Computação, 2013. p. 1-4. Disponível em:

<http://www.lbd.dcc.ufmg.br/colecoes/sforum/2013/0023.pdf>. Acesso em: 28 jan. 2015.

ASSALTI, R.; PAVANELLO, M.A.; FLANDRE, D.; SOUZA, M. de. Dependência

do comprimento ótimo da região fracamente dopada do transistor GC SOI nMOSFET com a

tensão de porta. In: SIMPÓSIO DE PESQUISA DO GRANDE ABC (SPGABC), 4., 2014,

São Bernardo do Campo. Resumos... p. 1-2.

ASSALTI, R.; SOUZA, M. de. Analog performance of graded-channel SOI

nMOSFET with technological parameters scaling. In: WORKSHOP ON

SEMICONDUCTORS AND MICRO & NANO TECHNOLOGY (SEMINATEC), 9., 2014,

São Paulo. Proceedings... p. 1-2.

ASSALTI, R.; PAVANELLO, M.A.; FLANDRE, D.; SOUZA, M. de. Technological

parameters scaling influence on the analog performance of graded-channel SOI nMOSFET

transistors. In: INTERNATIONAL CARIBBEAN CONFERENCE ON DEVICES,

CIRCUITS AND SYSTEMS (ICCDCS), 9., 2014, Playa del Carmen. Proceedings... IEEE,

2014. p. 1–6. Disponível em:

<http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=7016159&sortType%3Dasc_p_Se

quence%26filter%3DAND(p_IS_Number%3A7016143)>. Acesso em: 28 jan. 2015.

141

ASSALTI, R.; d’OLIVEIRA, L.M.; PAVANELLO, M.A.; FLANDRE, D.; SOUZA,

M. de. Performance of common-source current mirrors with asymmetric self-cascode SOI

nMOSFETs. In: WORKSHOP OF THE THEMATIC NETWORK ON SILICON ON

INSULATOR TECHNOLOGY, DEVICE AND CIRCUITS (EUROSOI), 10., 2014,

Tarragona. Proceedings... p. 1-2.

ASSALTI, R.; PAVANELLO, M.A.; FLANDRE, D.; SOUZA, M. de. Dependence of

the optimum length of lightly doped region of GC SOI nMOSFET with front gate bias. In:


DEVICES (SBMICRO), 29., 2014, Aracaju. Proceedings... IEEE, 2014. p. 1-4. Disponível

em:

<http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6940099&pageNumber%3D3284

1%26rowsPerPage%3D100>. Acesso em: 28 jan. 2015.

ASSALTI, R.; d’OLIVEIRA, L.M.; PAVANELLO, M.A.; FLANDRE, D.; SOUZA,

M. de. Experimental and simulation analysis of electrical characteristics of common-source

current mirrors implemented with asymmetric self-cascode SOI nMOSFETs. Solid-State

Electronics (em avaliação).

influÊncia de parÂmetros tecnolÓgicos e geomÉtricos sobre

Documents