elt601 – eletrônica digital ii - elt2014 - engenharia eletrônica -...

ELT601 – Eletrônica Digital IIGraduação em Engenharia Eletrônica

Universidade Federal de Itajubá IESTI

Prof. Rodrigo de Paula Rodrigues

Verilog HDLDescrição algorítmica

Descrição algorítmica

Verilog | Descrição algorítmica

A

F

B

C

ERepresentaçãoIntermediária

RTL

Circuitodigital

ELT601 – Eletrônica Digital II

D

Descrições


X Y

Por fluxo e estrutural Algorítmica


Código concorrente

Hardware opera de forma paralela

Código sequencial

Descrição algorítmica em Verilog


AB

E

C

D

F

Comando 1

Comando 2

Comando N

...

Bloco ‘a’


F

D

D

Comando 1

Comando 2

Comando M

...

Bloco ‘b’

Bloco ‘always’


always @( )

begin

lista de comandos a serem executados

opcionais no casode um único comando ser

executado

[ ]

lista de sensibilidade

[ ]


end

serem executadosexecutado

[ ]

[ … ] parâmetro opcional

Bloco ‘always’


Comando 1

Comando 2Comando 3

always @( ... )

...

Evento de ativação

Comando 1

Comando 2

Comando 3Flu

xo


Comando N ...

Fim

Comando N

Bloco ‘always’ - Ativação


always always @( a ) always @( b or c )

d

always @(posedge d)

a b c

ou


negedge!

Comandos sequenciais


always @( ... )

Comando sequencial

comando

reg


dados integerfloat

tiposbloqueadoresnão bloqueadores

! Não sintetizável

Registros


reg ;

nome do registro

“dimensão”

[[ ]]


“dimensão”especificação

dos limites


tamanho e 1 bit

Números inteiros


integer ;

lista de inteiros

tamanho de 32 bits “número de inteiros”especificação

[[ ]]



tamanho de 32 bitssinalizado especificação

dos limites

Atribuições bloqueadoras


Registro a receber a atribuição

registro Valor de atribuição

a = b;c = d ^ w;

d = ~ e;

f = g | b;

...*


valor ou equação de atribuição

* Aplicável ao se modelar lógica sequencial

Importante:A análise e atribuição

são realizadas no mesmo momento do

comando

Atribuições não bloqueadoras


Registro a receber a atribuição

registro Valor de atribuição ...<

a <= b;

c <= d ^ w;d <= ~ e;

f <= g | b;

*


valor ou equação de atribuição

f <= g | b;

* Aplicável ao modelamento de lógica combinacional

Importante:A análise é realizada no momento do comando,

enquanto a atribuição, ao final do bloco


Exemplos

1 Levante o circuito gerado por cada um do trechos de descrições apresentados

1module M1( a, b, c );

input a, b; // entradasoutput c; // saídasreg c; // registros

a

a


always @( a or b )begin

c = a | b;end

endmodule

a

bc


Exemplos

1 b module M2( a, b, clk );

input a, clk; // entradasoutput b; // saídasreg b; // registros

always @( posedge clk )begin

b = a;

a C b

FF D

D Q


b = a;end

endmodule

clk

FF D


Exemplos

1 c module M3( a, b, clk );

input a, clk; // entradasoutput b; // saídasreg b, s; // registros

always @( negedge clk )begin

s = a;

a

clk

C b

FF D

D Q


s = a;b = s;

end

endmodule


Exercícios

1 d module M4( a, b, clk );

input a, clk; // entradasoutput b; // saídasreg b, s; // registros

always @( negedge clk )begin

s <= a;

a

clk

b

FF D

D Q

FF D

D Q

“s” “b”


s <= a;b <= s;

end

endmodule

Operadores lógicos


Símbolo Função lógica

&& E

|| Ou

! Negação

Exemplo

a && b

c || d

! e

== Teste de igualdade f == g


== Teste de igualdade f == g

!= Teste de desigualdade w != h

=== Teste de igualdade (x, z) w === h

!== Teste de desigualdade (x, z) x !== y

Operadores lógicos


Resultado:

0

A && B

A = 2’d3, B = 2’d0

Resultado:

1

A || BResultado:

1

! BResultado:

0

! AResultado:

0

A == B

A = 3’b0xx, B = 3’b0xz, C = 3’b0xx


Resultado:

x

A && B

A = 3’b0xx, B = 3’b0xz, C = 3’b0xx

Resultado:

x

A != BResultado:

1

A !== BResultado:

0

A === BResultado:

1

A === C

Operadores relativos


Símbolo Função

<= Menor ou igual a

> Maior que

< Menor que

Exemplo

a <= b

c > d

a < b


<= Menor ou igual a a <= b

>= Maior ou igual a f >= g

Operadores relativos


A = 4, B = 3, X = 4’b1010, Y = 4’b1101, Z = 4’b1xxx

Resultado:

A <= BResultado:

A > BResultado:

Y >= XResultado:

Y < ZResultado:

A > Z


Resultado:

0Resultado:

1Resultado:

1Resultado:

xResultado:

x

Estrutura de comparação ‘SE’


if ( )

;

Formato 1

if ( )

;

else

;

Formato 2

if ( )

begin

Formato 4

if ( )

;

else if ( )

;

Formato 3


;end

;

else

;

Estrutura de comparação ‘SE’


if ( A == 1’b1 )

S = B & C ;

Formato 1

if ( A == 1’b1 )

S = B & C;

else

S = B | C;

Formato 2

if ( A === 1’bx )

begin

C <= A & B;D <= C | E;

Formato 4

if ( A == 2’b01 )

S = 4’b1010;

else if ( A == 2’b10 )

S = 4’b1110;

Formato 3


S = B | C; D <= C | E;F <= ~ G;

end

S = 4’b1110;

else

S = 4’b0000;

Estrutura de comparação ‘CASO’


expressão de teste

case ( )

: ;: ;: ;

11

22

33

expressão de teste

alternativas

comandos a serem executados no caso da alternativa associada ser verdadeira

um único comando ou


default : ;

endcase

padrão

...


[ ]alternativapadrão

um único comando ou um bloco de comandos entre as palavras begine end



case ( controle )

2’b00, 2’b01 : saida = x | y;2’b10 : begin

saida = x ^ y;sinal = 1’b1;


sinal = 1’b1;end

2’b11 : sinal = 1’b0;

endcase



case ( funcao_ula )

3’b000 : saida = x & y;3’b001 : saida = x | y;3’b101 : saida = x ^ y;3’b110 : saida = ~x ;default : saida = 4’h0;


default : saida = 4’h0;

endcase



casez

casex

Estado z é tratado como ‘não importa’


Estados x e z são tratados como ‘não importa’



reg [3:0] codigo;integer estado;

casex ( codigo )

4’b1xxx : estado = 1;4’bx1xx : estado = 2;4’bxx1x : estado = 3;


4’bxx1x : estado = 3;4’bxxx1 : estado = 4;

endcase

Estrutura de repetição ‘Enquanto’


while ( ) ;

while ( )begin

end

expressão de teste


endcomando a ser

executado enquanto a condição de teste for

verdadeira

bloco de comandos a serem executado enquanto a condição de teste for verdadeira

Estrutura de repetição ‘Enquanto’


reg [0:9] entrada, saida;integer indice;…

indice = 0;

while ( indice < 10 )begin


saida[ indice ] = entrada[ indice ] ^ 1’b1;indice = indice + 1;

end…

Estrutura de repetição ‘Para’


inicializaçãoinicialização

for ( ; ; ) begin

end

testeatualização

for ( ; ; ) ;


comando a ser executado enquanto a

condição de teste for verdadeira

bloco de comandos a serem executado enquanto a condição de teste for verdadeira

end

Estrutura de repetição ‘Para’


reg [0:9] entrada, saida;integer indice;…

for ( indice = 0; indice < 10; indice = indice + 1 )begin

saida[ indice ] = entrada[ indice ] ^ 1’b1;


saida[ indice ] = entrada[ indice ] ^ 1’b1;

end…

Exemplos – Mux 2 para 1


/* /* Mux 2 para 1 comportamental

*/module mux2p1( a, b, s, z );

input a, b, s; // entradasoutput z; // saídasreg z; // registro de saída

always @( a or b or s )begin

za

b

0

1


beginif ( s == 1’b1 )

z = b;else

z = a;end

endmodule

s

Exemplos – Circuito combinacional


/* /* Combinacional

*/module combinacional( a, b, c, d );

input a, b, c; // entradasoutput d; // saídasreg s, d; // registros

always @( a or b or c )begin

a

b

c d

s

sinal interno


begins <= a & b;d <= s & c;

end

endmodule

c d

Exemplos – Demux 4 para 1


/* Demux 4 para 1 comportamentalDemux 4 para 1 comportamental

*/module demux4p1( I, S, O );

input I; // entrada Iinput [1:0] S; // entradas de seleçãooutput [3:0] O; // saídasreg [3:0] O; // registro de saídainteger cnt; // contador

always @( I or S )begin

IO0O1O2O3

00011011


beginfor (cnt = 0; cnt < 4; cnt = cnt + 1 )

if ( cnt == S ) O[ cnt ] = I;

elseO[ cnt ] = 1’b0;

endendmodule

s1 s0


Exercícios

1 Implemente um demux 4 para 1 por meio da construção comportamental ‘case’

2 Implemente um decodificador de prioridade de 4 entradas e 2 saídas



Demux 4 para 1

IO0O1O2O3

00011011


s1 s0


Codificador de prioridade

s1

E0E1E2E3

s0Codif.Prioridade

E3 E1 E2 E0 S1 S01 x x x 1 10 1 x x 1 00 0 1 x 0 10 0 0 1 0 0

Entradas Saídas


Verilog | Fim

Obrigado


elt601 – eletrônica digital ii - elt2014 - engenharia eletrônica -...

Documents