ee610 eletrônica digital i 2_b família cmos circuitos lógicos-digitais
TRANSCRIPT
1
CMOS A 1
EE610 Eletrônica Digital IProf. Fabiano FruettEmail: [email protected]
2_b Família CMOS
2. Semestre de 2007
CMOS A 2
Circuitos lógicos-digitaisFamília CMOS
• Transistor MOS, revisão dos conceitos• Inversor• Característica de transferência• Comportamento dinâmico• Portas lógicas• Portas de transmissão
2
CMOS A 3Fig. 5.1
Estrutura física do NMOS tipo enriquecimento
1 µm ≤ L ≤ 10 µm2 µm ≤ W ≤ 500 µm
0.02 µm ≤ ≤ 0.1 µm Espessura do óxido
Estado da arte:L ≅ 0.045 µm
Espessura
do óxido ≅ 1.5 nm
CMOS A 4Fig. 5.2
Indução do canal
Região depletada de portadores
3
CMOS A 5Fig. 5.3
VGS > Vt e VDS pequeno Condutância controlada por VGS
CMOS A 6Fig. 5.5
VGS > Vt e
VDS ⇑Estreitamento do canal
4
CMOS A 7Fig. 5.6
Corrente de dreno iD versus a tensão dreno-fonte vDS , para vGS > Vt
CMOS A 8Fig. 5.11
Característica iD - vDS para um NMOS
( )´ 212D n GS t DS DS
Wi k v V v vL = − −
( )2'12D n GS t
Wi k v VL
= −
Região linear (Triodo):
Região de saturação:
´n n oxk C= µ
Sendo que:
2
AV
5
CMOS A 9
Mobilidade de elétrons: 2580 cm /Vsnµ Espessura do óxido: 0,02 a 0,1 µmoxt = Permissividade do óxido:
0
14 13
3,97
3,97 8,85 10 3,5 10 F/cmox
− −
=
= × × = ×
ε ε
Capacitância do óxido:
2
2
/
1,75 fF/µm para 0,02 µm
0,35 fF/µm para 0,1 µm
ox ox ox
ox
ox
C ttt
=
= =
= =
ε
Parâmetro de transcondutância do processo:
´
2
2
100 µA/V para 0,02 µm
20 µA/V para 0,1 µm
n n ox
ox
ox
k Ct
t
=
=
=
µ
Fonte: Sedra Tabela 5.1
CMOS A 10Fig. 5.12
Característica iD – vGS do NMOS na saturação
Vt = 1 V e k’n(W/L) = 0.5 mA/V2
( )2'12D n GS t
Wi k v VL
= −
6
CMOS A 11
Característica iD - vDS para o PMOS
CMOS A 12
Simbologia
7
CMOS A 13Fig. 5.9
Seção transversal de um circuito integrado CMOS substrato P
CMOS A 14
Modulação do comprimento do canal
8
CMOS A 15
A função do substrato – O Efeito de Corpo
SBv
0 2 2t t f SB fV V Vγ φ φ = + + −
Parâmetro de efeito de corpo:
2 A S
ox
qNC
εγ =
Vt corrigido:
CMOS A 16
MOSFET tipo depleçãoEste dispositivo possui um canal pré-implantadoAo contrário do MOSFET tipo enriquecimento, não há a necessidade de induzir o canal.
9
CMOS A 17
MOSFET tipo depleção
CMOS A 18
Comparação das características iD-vGSpara transistores MOSFETs operando na
região de saturação
10
CMOS A 19Fig. 5.55
Inversor CMOS
simplificado
CMOS A 20Fig. 5.56
Operação estática do circuito para vI = VDD
11
CMOS A 21Fig. 5.57
CMOS A 22
Características desejáveis de um inversor CMOS (em operação estática):
• Excursão do sinal de saída máxima possível, indo de 0 a VDD.
• Margens de ruído largas e simétricas. • Dissipação de potência estática mínima em ambos
os estados de operação.• Baixa resistência de saída. • Capacidade de operar com altas correntes de saída
em ambos os sentidos. • Resistência de entrada infinita
12
CMOS A 23Fig. 13.5
Característica de transferência de tensão do inversor CMOS quando QN e QP estão casados
CMOS A 24
Limites entre operação estática e dinâmica
13
CMOS A 25Fig. 5.58
Característica de transferência de tensão do inversor CMOS
CMOS A 26
Projeto buscando simetria
O inversor CMOS é normalmente projetado usando as dimensões mínimas de canal para os transistores NMOS e PMOS. A largura W no NMOS é normalmente 1,5 a 2 vezes o valor de L e a largura do PMOS µn/µp vezes maior. Isto garante simetria na CTT, na capacidade de corrente (fonte e sorvedouro) e no tempo de atraso de propagação.
14
CMOS A 27
Análise do atraso de propagação de sinal no inversor
Fig. 13.6
CMOS A 28Fig. 5.59
Operação dinâmica
15
CMOS A 29
Conselhos para projetistas
• Minimizar a capacitância C– Layout, dimensões mínimas
• Compromisso W/L, tP, mas C
• VDD, tp, mas PD [geralmente VDD édeterminado pela tecnologia]
CMOS A 30
Layout do inversor CMOS
n-well
n-well contact (n+)
p+ diffusions
polysilicon
n+ diffusions
substrate contact (p+)
polysilicon contacts
diffusion contacts
16
CMOS A 31
Exercício A: Ache uma expressão para Vth em função de VDD, Vtp, Vtn, k’p(W/L)p e k’n(W/L)n. Para simplificar chame k’p(W/L)p=kp e k’n(W/L)n=kn.
a] Quais seriam as variáveis de projeto que você usaria para alterar o ponto Vth?
b] Como projetar o inversor CMOS para fazer Vth=VDD/3 e para Vth=2VDD/3?
CMOS A 32
Exercício B: Um inversor CMOS utiliza dispositivos canal n e canal p de tamanhos idênticos. Se µn=2µp, Vt=1 V e VDD=5V,
obtenha:
a] VIL, VIH, Vth e as margens de ruído. b] Desenhe a CTT deste inversor.c] Repita a CTT para VDD=10 V
Sugetão: Simule em Pspice, compare e faça seus comentários.
17
CMOS A 33
Exercício C: Um inversor MOS tem um tempo deatraso na propagação de 1.2 ns quando carregado por um circuito similar:• a] Se a corrente disponível para carregar a capacitância de
carga é metade daquela disponível para descarregá-la, que valores de tPLH e tPHL você espera?
• b] Se o atraso na propagação aumenta em 70% quando uma capacitância externa de 1 pF é acoplada à saída do inversor, qual o valor da capacitância combinada interna de entrada e saída?
• c] Sem a capacitância externa de 1 pF e retirando-se o inversor de carga observa-se uma redução de 40 % no atraso de propagação. Qual a sua estimativa para os valores das capacitâncias internas de saída e de entrada?