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Desenvolvimento de um Sensor Magnético Integrado
em Tecnologia 0.13um CMOS
Bruno José Camacho Vieira Abreu
Dissertação para obtenção do Grau de Mestre em
Engenharia Eletrónica
Orientadores: Prof. João Manuel Torres Caldinhas Simões Vaz,
Prof. Pedro Nuno Mendonça dos Santos
Júri
Presidente: Prof. Pedro Miguel Pinto Ramos
Orientador: Prof. João Manuel Torres Caldinhas Simões Vaz
Vogal: Prof. Jorge Manuel Correia Guilherme
Maio 2018
ii
iii
ABSTRACT
The magnetic sensor has a great importance in day-to-day life and are used in several areas like
computational, automotive, aerospace and industrial level. There are several physical phenomena that
allow to detect the magnetic field according to the sensibility of field measurement (low, medium and
high). The magnetic sensors on the market are essentially of medium and high sensitivity, whose use is,
for example, to obtain the positioning on the earth (GPS), magnetic resonance (medical examination) or
detect anomalies on the earth (study of the structure and physical properties of the Earth).
The magnetic sensor based on a MAGFET device uses the Hall effect to detect the magnetic field and it is
intended for low sensitivity applications, it realizes higher measurements in relation to the earth magnetic
field. MAGFET is the only magnetic sensor that it is possible to a fully integrate in standard CMOS
technology.
MAGFET is obtained from a NMOS transistor, in which the transistor drain is divided into two
drains originating two currents in transistor (split-drain). Due to the Lorentz force, when subjected to a
magnetic field the current in the channel is deflected according to the intensity of the magnetic field. This
deflection causes a current unbalance proportional to the applied magnetic field. This unbalance results
in a current difference in the MAGFET, by the principle of Hall Effect.
For the experimental characterization of MAGFET it was developed coils to produce a magnetic
field, however the field produced by these was too weak. However, it was only possible to realize
measurements with a strong magnet (in the order of Tesla) and the relative sensibility of MAGET was
obtained below of 1%.
In the implementation of the integrated magnetic sensor it is necessary to detect the unbalance
of the currents in the MAGFET and to convert this unbalance into a digital signal (ADC). By a theoretical
analysis it concluded that it is preferable to use a dual-ramp ADC with a differential topology instead of a
single-ended topology, where the main advantages are a greater output excursion and it be immune to
noise and the common mode perturbation.
The implemented system is constituted by analogic signal conditioning of MAGFET and by the
differential dual ramp ADC with input voltage. In this first prototype, the objective is to have an
approximate idea of the dynamic range of the sensor and for it the ADC have a low resolution (4 bits). The
system has a low current consumption, on what a large percentage of consumption is due to the currents
polarization in the drains of the MAGFET.
iv
RESUMO
Os sensores magnéticos têm uma grande importância no dia-á-dia e são utilizados em diversas
áreas, nomeadamente nos domínios computacional, automóvel, aeroespacial, industrial, entre outros.
Existem diversos fenómenos físicos que permitem detetar o campo magnético de acordo com a
sensibilidade de medição do campo (baixa, média e alta). Os sensores magnéticos existentes no mercado
são essencialmente de média e alta sensibilidade, cuja utilização é, por exemplo, obter o posicionamento
na terra (GPS), ressonância magnética (exame médico) ou detetar anomalias na terra (estudo da estrutura
e propriedades físicas da Terra).
O sensor magnético baseado num dispositivo MAGFET utiliza o efeito de Hall para detetar o campo
magnético e destina-se a aplicações de baixa sensibilidade, isto é, realiza medições superiores em relação
ao campo magnético da terra. O MAGFET é o único sensor magnético possível de integrar
complementarmente em tecnologia CMOS standard.
O MAGFET é obtido a partir de um transístor NMOS padrão, em que o drain do transístor é
dividido em dois drains originando duas correntes no transístor (split-drain). Devido à força de Lorentz,
quando submetida a um campo magnético, a corrente no canal é desviada consoante a intensidade do
mesmo. Este desvio gera um desequilíbrio das correntes proporcional ao campo magnético aplicado. Por
sua vez, tal desequilíbrio resulta em uma diferença de corrente no MAGFET, pelo princípio de Efeito de
Hall.
Para a caracterização experimental do MAGFET desenvolveram-se bobinas para produzir um
campo magnético, no entanto o campo produzido por estas era demasiado fraco, não se notando
alterações significativas nas correntes do MAGFET. Todavia, só foi possível realizar medições com um íman
forte (na ordem de Tesla), na qual se obteve uma sensibilidade relativa no MAGFET até 1%.
Na implementação do sensor magnético integrado é necessário detetar o desequilíbrio das
correntes no MAGFET e converter esse desequilíbrio num sinal digital (ADC). Através de uma análise
teórica conclui-se que é preferível utilizar um ADC de dupla rampa com uma topologia diferencial em vez
de uma topologia single-ended, em que as principais vantagens são a maior excursão de saída e ser imune
ao ruído e às perturbações de modo comum.
O sistema implementado é constituído pelo condicionamento do sinal analógico no MAGFET e
pelo ADC de dupla rampa diferencial com entrada em tensão. Neste primeiro protótipo, o objetivo é ter
uma ideia aproximada da gama dinâmica do sensor e por isso utilizou-se o ADC com baixa resolução (4
bits). O sistema tem um consumo de corrente baixo, sendo uma grande percentagem devida à polarização
das correntes nos drains do MAGFET.
v
AGRADECIMENTOS
Em primeiro lugar queria agradecer ao Professor João Vaz pela orientação, disponibilidade e
conhecimento transmitido. Só assim foi possível realizar este projeto. Queria agradecer ao Professor João
Goes, da Faculdade de Ciências e Tecnologia, da Universidade Nova de Lisboa, pela disponibilização do
equipamento de wire-bonding. E também queria agradecer ao Professor Ricardo Póvoa pela sua
disponibilidade e ajuda para realizar a montagem chip-on-board dos meus circuitos integrados.
Queria agradecer ao Professor Octavian Postolache, do grupo de Instrumentação e Medidas do Instituto
de Telecomunicações, pela fabricação das bobinas. E também agradecer ao Professor Marco Pereira, da
Escola Náutica Infante D. Henrique, pelo apoio prestado no projeto do PCB.
Queria agradecer à minha família pelo apoio dado especialmente o da minha mãe, Fátima Abreu.
Também queria homenagear a Sandra Silva, em sempre acreditou em mim e ajudou-me imenso para que
o mestrado fosse possível. Por último queria agradecer a todos os meus amigos especialmente à Antonela
Jesus e ao Nuno Rodrigues que tiveram sempre presentes e me ajudaram quando eu mais precisei.
vi
Índice
ABSTRACT .................................................................................................................................................... iii
RESUMO ...................................................................................................................................................... iv
AGRADECIMENTOS ....................................................................................................................................... v
1.Introdução ................................................................................................................................................. 1
1.1. Motivação ................................................................................................................................... 1
1.2. Objetivos ..................................................................................................................................... 2
1.3. Especificações ............................................................................................................................. 3
1.4. Estrutura do Relatório ................................................................................................................. 4
2. Sensores Magnéticos ........................................................................................................................... 5
2.1. Sensor MAGFET ........................................................................................................................... 8
3. Caracterização experimental do MAGFET ......................................................................................... 14
3.1. Desenvolvimento e implementação dos MAGFETs no PCB ...................................................... 14
3.2. Caracterização experimental dos MAGFETs ............................................................................. 16
3.2.1. Comportamento sem campo magnético .................................................................................. 17
3.2.2. Comportamento com campo magnético .................................................................................. 21
3.3. Modelo MAGFET ....................................................................................................................... 24
4. Análise dos circuitos para implementação ............................................................................................. 30
4.1. ADC de dupla rampa single-ended vs diferencial ............................................................................ 31
4.2. Topologia Single-ended ................................................................................................................... 35
4.2.1. Circuito analógico ......................................................................................................................... 35
4.2.2. ADC single-ended ......................................................................................................................... 40
4.3. Topologia diferencial ....................................................................................................................... 42
4.4. Comparação dos circuitos apresentados ......................................................................................... 46
5. Sensor magnético integrado................................................................................................................... 48
5.1. Integrador diferencial ...................................................................................................................... 50
5.1.1. Topologias do AMPOP diferencial ................................................................................................ 50
5.1.2. Implementação AMPOP diferencial ............................................................................................. 52
5.1.3. Implementação do integrador diferencial .................................................................................... 58
vii
5.2. Comparador ..................................................................................................................................... 62
5.3. Contador .......................................................................................................................................... 66
5.4. Controlador ..................................................................................................................................... 69
5.5. Simulações finais ao sistema ........................................................................................................... 73
6. Conclusão ............................................................................................................................................... 80
6.1. Recomendações para trabalhos futuros.......................................................................................... 80
7. Bibliografia .............................................................................................................................................. 81
Anexo A ...................................................................................................................................................... 82
Anexo B....................................................................................................................................................... 84
Índice de figuras
Figura 1 – Classificação dos sensores de acordo o estímulo de entrada. ..................................................... 5
Figura 2 - Integração do sensor magnético em um Rádio para IoT. ............................................................ 5
Figura 3 – Gama de medição do campo para cada tipo de sensor magnético. ............................................ 6
Figura 4 – Estrutura do MAGFET em 3 dimensões. ...................................................................................... 8
Figura 5- Polarização do sensor MAGFET (a) e as respetivas correntes (b)................................................. 9
Figura 6 – Efeito de Hall num condutor. ..................................................................................................... 10
Figura 7 – Plano vetorial para as cargas negativas (a) e o seu funcionamento num condutor (b). ........... 11
Figura 8 – Desequilíbrio das correntes (∆Id): positiva(a) ou negativa(b). ................................................. 11
Figura 9 – MAGFET1A com W=38µm e L= 50µm; MAGFET2A com W=38µm; L= 90µm ............................ 14
Figura 10 – MAGFET1A com W=20µm e L= 50um; MAGFET2A com W=20µm; L= 70µm. ......................... 15
Figura 11 – PCB com dimensão 3.1 por 1.7 cm para o sensor MAGFET. .................................................... 15
Figura 12 – Símbolo do MAGFET. ............................................................................................................... 16
Figura 13 – Curva característica de um transístor NMOS. .......................................................................... 16
Figura 14 – Curva característica do MAGFET1A (W=38µm e L= 50µm) na ausência de campo. ................ 17
Figura 15 – Curva característica do MAGFET1B (W=38µm e L= 90µm) na ausência de campo. ................ 17
Figura 16 - Curva característica do MAGFET2A (W=20µm e L= 50µm) na ausência de campo.................. 18
Figura 17 - Curva característica do MAGFET2B (W=20µm e L= 70µm) na ausência de campo. ................ 18
Figura 18 – Ligação em série da resistência com o MAGFET. .................................................................... 20
Figura 19 – Bobinas desenvolvidas para criar um campo magnético. ....................................................... 21
Figura 20 – Íman de neodímio .................................................................................................................... 22
Figura 21 – Exemplo do modelo de nível 1 para o MAGFET1A. ................................................................. 25
Figura 22 – Modelo de nível 2 do MAGFET 1A (W=38µm e L= 50µm). ..................................................... 26
Figura 23 -Modelo de nível 2 do MAGFET1B (W=38µm e L= 90µm). ......................................................... 27
viii
Figura 24 – Modelo de nível 2 para o MAGFET2A (W=20µm e L= 50µm). ................................................. 27
Figura 25 – Modelo de nível 2 para o MAGFET 2B (W=20µm e L= 70µm). ................................................ 28
Figura 26- Símbolo (a) e o esquema equivalente do MAGFET (b). ............................................................. 28
Figura 27 – Implementação do sensor magnético com uma topologia singled-ended. ............................. 30
Figura 28- Implementação do sensor magnético com uma topologia diferencial. .................................... 30
Figura 29- ADC de dupla rampa com uma topologia single-ended (a) e o funcionamento do integrador em
função do tempo (b). .................................................................................................................................. 32
Figura 30 - ADC de dupla rampa com uma topologia diferencial (a) e o funcionamento do integrador em
função do tempo (b). .................................................................................................................................. 34
Figura 31 – Espelho de corrente simples(a) e espelho de cascode (b). ...................................................... 35
Figura 32 – circuito da diferença de correntes com espelhos cascode. ..................................................... 36
Figura 33 - circuito da diferença de correntes com AMPOPs e espelho de correntes. .............................. 37
Figura 34 – AMPOP de 1 andar com espelho de corrente em cada entrada. ............................................ 38
Figura 35 – Esquemático da implementação do sensor magnético com topologia single-ended. ............ 40
Figura 36 – Funcionamento do ADC de dupla rampa single-ended. .......................................................... 41
Figura 37- Esquemático da implementação do sensor magnético em diferencial, com entrada em corrente.
.................................................................................................................................................................... 42
Figura 38- Esquemático da implementação do sensor magnético em diferencial, com entrada em tensão.
.................................................................................................................................................................... 43
Figura 39 - Funcionamento de cada saída do integrador diferencial, com entrada em tensão ou em
corrente. ..................................................................................................................................................... 44
Figura 40 - Funcionamento do ADC de dupla rampa diferencial, com entrada em tensão ou em corrente.
.................................................................................................................................................................... 45
Figura 41 – Implementação do sensor magnético integrado na tecnologia 0.13 µm CMOS. .................... 48
Figura 42- OTA com topologia cascode telescópico. ................................................................................. 50
Figura 43 – OTA com topologia cascode dobrado. ..................................................................................... 51
Figura 44 – OTA com topologia espelhado. ................................................................................................ 51
Figura 45 – AMPOP diferencial de dois andares com compensação de miller (condensador e resistência).
.................................................................................................................................................................... 52
Figura 46 - AMPOP diferencial com topologia de dois andares, em que inclui o circuito de realimentação
de modo comum (CMFB). .......................................................................................................................... 52
Figura 47 - Ganho do AMPOP diferencial para cada caso de dispersão de fabrico. ................................... 54
Figura 48 – Ganho e fase do AMPOP diferencial em malha aberta. .......................................................... 54
Figura 49 – Variação com a temperatura do ganho diferencial de baixa frequência................................. 55
Figura 50 – Excursão de saída diferencial do amplificador para o caso nominal. ...................................... 55
Figura 51 - Excursão de saída diferencial do integrador diferencial para o caso MC. ................................ 56
Figura 52- Saída diferencial do AMPOP (curva verde) e o slew rate do AMPOP (curva vermelha). .......... 56
Figura 53- Implementação do integrador diferencial com entrada em tensão. ........................................ 58
ix
Figura 54 – Funcionamento do integrador diferencial para um desequilíbrio máximo negativo no sensor
MAGFET. ..................................................................................................................................................... 59
Figura 55 - Funcionamento do integrador diferencial para um desequilíbrio máximo positivo no sensor
MAGFET. ..................................................................................................................................................... 59
Figura 56- Saída diferencial positiva e negativa do AMPOP em relação ao corners de fabrico nos
transístores ................................................................................................................................................. 60
Figura 57 - Saída diferencial positiva e negativa do AMPOP em relação à simulação MC com transístores,
condensadores e resistências. .................................................................................................................... 60
Figura 58 - Saída diferencial positiva e negativa do AMPOP com variação da fonte de alimentação de ± 5%.
.................................................................................................................................................................... 61
Figura 59 – Sinais enviados para o bloco de controlo. ............................................................................... 62
Figura 60 – Comparador de 2 andares. ...................................................................................................... 62
Figura 61 – Ganho diferencial do comparador para cada caso de dispersão de fabrico. .......................... 63
Figura 62 – Excursão de saída do comparador em relação á dispersão de fabrico. ................................... 64
Figura 63 - Excursão de saída do comparador para o caso MC. ................................................................. 64
Figura 64 – Ganho diferencial do comparador com variação da temperatura. ......................................... 65
Figura 65 – Saída do comparador (curva verde) e o slew rate do comparador (curva vermelha). ............ 65
Figura 66 –Esquema do Latch SR (a) e a sua tabela de verdade (b). .......................................................... 66
Figura 67 - Flip-flop SR mestre-escravo. ..................................................................................................... 67
Figura 68 – Flip-flop JK mestre-escravo implementado para o desenvolvimento do contador. ................ 67
Figura 69 – Contador de 4 bits desenvolvido com flip-flops JK. ................................................................. 68
Figura 70 – Funcionamento do contador de 4 bits..................................................................................... 68
Figura 71 – Integrador diferencial com as diferentes fases do bloco de controlo ..................................... 69
Figura 72 – Fluxograma do código efetuado para o bloco de controlo. ..................................................... 70
Figura 73 – Esquema com portas lógicas do bloco de controlo. ................................................................ 71
Figura 74 – Report do controlador em relação à área representada e à potencia. ................................... 71
Figura 75 – Report do controlador em relação aos tempos de propagação nas gates. ............................. 72
Figura 76 – Bloco com as entradas e saídas do sensor magnético integrado. ........................................... 73
Figura 77 – Simulação mix signal do sistema implementado, sem a presença de campo magnético no
MAGFET. ..................................................................................................................................................... 74
Figura 78 - Simulação mix signal do sistema implementado, com um desequilíbrio negativo máximo no
MAGFET. ..................................................................................................................................................... 75
Figura 79 - Simulação mix signal do sistema implementado, com um desequilíbrio positivo máximo no
MAGFET. ..................................................................................................................................................... 75
Figura 80 – Simulação mix signal para o pior caso dos corners para um desequilíbrio máximo negativo. 77
Figura 81 - Simulação mix signal para o pior caso dos corners para um desequilíbrio máximo positivo. .. 78
Figura 82 – Layout da PCB desenvolvida para introduzir o chip dos MAGFETs. ......................................... 82
Figura 83 – Chip MAGFET na placa desenvolvida. ...................................................................................... 82
x
Índice de tabelas
Tabela 1 – Especificações do sensor magnético integrado .......................................................................... 3
Tabela 2- Diferentes categorias dos sensores e exemplos de aplicações no mercado. ............................... 7
Tabela 3- Dimensões de cada MAGFET. ..................................................................................................... 15
Tabela 4 –Corrente em cada drain e respetivo offset, com Vg=1V e Vds = 0,6V. ........................................ 19
Tabela 5 - Corrente em cada drain e respetivo offset, com Vg=1V e Vds = 1V. ........................................... 19
Tabela 6- Dimensões de cada bobina. ........................................................................................................ 21
Tabela 7 - Variações e sensibilidade de cada MAGFET com Vg=1 V e Vds1,2 = 0,6V. ................................... 23
Tabela 8 – Variações e sensibilidade de cada MAGFET com Vg=1 V e Vd1,2 = 1V. ....................................... 23
Tabela 9 - Comparação entre os vários ADCs. ........................................................................................... 31
Tabela 10- Características do AMPOP de 1 andar desenvolvido. ............................................................... 38
Tabela 11 – Comparação entre o espelho cascode e o circuito com os AMPOPs. ..................................... 39
Tabela 12 – Comparação entre a topologia single-ended e diferencial. .................................................... 46
Tabela 13 – Comparação entre ADC diferencial de corrente e de tensão. ................................................ 47
Tabela 14 – Funcionamento do MAGFET1A no sistema. ........................................................................... 49
Tabela 15 – Corners de fabrico realizados para os circuitos implementados. ........................................... 49
Tabela 16 – Características do AMPOP diferencial de 2 andares. .............................................................. 53
Tabela 17 – Dimensões dos transístores utilizados no AMPOP diferencial de dois andares. .................... 57
Tabela 18 – Valores dos componentes utilizados para o integrador diferencial ....................................... 61
Tabela 19 – Características do comparador de 2 andares. ........................................................................ 63
Tabela 20 – Dimensões dos componentes utilizados no comparador. ...................................................... 66
Tabela 21 – Leitura tendo em conta os erros de offset do sistema. .......................................................... 76
Tabela 22 – Leitura obtida pelo sistema em relação ao corners para os transístores. .............................. 76
Tabela 23 - Leitura obtida pelo sistema em relação ao corners para os condensadores e resistências. ... 77
Tabela 24 - Leitura obtida pelo sistema com variação da fonte de alimentação. .................................... 78
Tabela 25 – Consumo, potência e energia do sensor magnético implementado ...................................... 79
xi
ACRÓNIMOS
ADC Analog-to-digital converter
AMR Anisotropic magnetoresistance
CMFB Common Mode Feedback
CMOS Complementary metal-oxide-semiconductor
GMR Giant magnetoresistors
GPS Global positioning system
IC integrated circuit
IOT Internet of things
MAGFET Magnetic Field Effect Transistor
MEMS Micro electro mechanical systems
PCB Printed circuit board
PTAT Proportional to absolute temperature
PSRR Power supply rejection ratio
SAR Successive-Approximations Register
SMD Surface Mounting Device
SOC System On Chip
SQUID Superconducting Quantum Interference Device
SR Slew rate
1
1.Introdução
Nos últimos anos verificou-se uma evolução da micro e nano eletrónica, estando presente em
inúmeras áreas, quer na vida quotidiana e profissional. Os sensores são elementos que permitem a
interação com o meio ambiente, sendo possível desenvolver sensores mais eficientes, de reduzido
tamanho e baixo consumo, para medição e controlo de um determinado fenómeno físico/químico.
Este projeto consistiu em desenvolver um Sensor magnético completamente integrado (chip) em
tecnologia CMOS (Complementary metal oxide semiconductor).
O Sensor magnético é implementado com a tecnologia da UMC CMOS 0.13 µm e utilizou-se o software
de projetos de circuitos integrados da Cadence para desenhar os circuitos elétricos e realizar simulações
de acordo com as especificações pretendidas.
1.1. Motivação
Os Sensores têm uma grande importância no dia-a-dia e são utilizados em diversas áreas como a
nível, automóvel, computacional, aeroespacial, saúde, industrial, entre outros. A área automóvel é a mais
utilizada seguida das outras áreas [1].
Os sensores existentes no mercado são essencialmente sensores integrados (IC), no entanto estes
sensores comerciais têm um grande consumo de corrente, na ordem dos miliamperes. Assim o principal
interesse é desenvolver um sensor magnético de baixo consumo integrado em um único chip.
Os sensores magnéticos permitem simplesmente medir um campo magnético ou, a partir deste,
medir outros parâmetros, sendo que estes têm de ter uma relação proporcional ou inversa com o campo
magnético. Estes sensores são utilizados para por exemplo a deteção de proximidade (automóvel,
industrial), controlo de fluxo de corrente (industrial), mapeamento da atividade cerebral(saúde), entre
outros [2].
Existem diversos fenómenos físicos (técnicas) para detetar o campo magnético de acordo com a
sensibilidade de medição do campo (baixa, média e alta). Cada fenómeno físico utilizado diferencia o tipo
de sensor magnético e sendo os mais comuns os de Efeito de Hall, Magnetoresistivos, Fluxgate, SQUID e
os baseados na utilização de bobinas [2].
2
Os sensores comerciais existentes são essencialmente destinados a aplicações de média e alta
sensibilidade, isto é, permitem medir campos abaixo e em torno do valor do campo terrestre magnético.
Estes sensores utilizam técnicas complexas cuja utilização é, por exemplo, obter o posicionamento na
terra (GPS), ressonância magnética (exame médico) ou detetar anomalias na terra (estudo da estrutura e
propriedades físicas da Terra).
O sensor magnético MAGFET utiliza a técnica de efeito de Hall para detetar o campo magnético
e destina-se a aplicações de baixa sensibilidade, isto é, realiza medições de campos com valor superior ao
campo magnético da terra. O MAGFET é o único sensor magnético possível de integrar
complementarmente na tecnologia CMOS standard.
O desenvolvimento do MAGFET na tecnologia CMOS tem a vantagem de não necessitar de outros
processos e circuitos adicionais em comparação com outros sensores magnéticos existentes no mercado
(por exemplo com a tecnologia MEMS).
1.2. Objetivos
O principal objetivo deste trabalho é realizar o estudo ao sensor MAGFET e desenvolver um
sensor magnético completamente integrado de baixo consumo que inclui o sensor MAGFET e outros
circuitos eletrónicos necessários para detetar de forma eficaz o campo magnético e convertê-lo num sinal
digital (ADC).
O Sensor magnético integrado será futuramente utilizado em um rádio Wireless para ser usado
em sensores da internet das coisas (IoT), sendo que este realiza a leitura e transmite a informação do
sensor magnético. Para este tipo de aplicações, onde o funcionamento é por curtos períodos de tempo,
é importante minimizar o consumo de energia e, naturalmente, a área ocupada. A resolução do ADC é
baixa pois, neste primeiro protótipo, o objetivo é ter uma ideia aproximada da gama dinâmica do sensor.
3
1.3. Especificações
Pretende-se desenvolver um sensor magnético integrado na tecnologia 0.13 µm CMOS com baixo
consumo e o menos sensível a variações de temperatura e dispersão de fabrico. A aquisição dos dados
do sensor não é realizada frequentemente e assim a velocidade de resposta do sensor (ADC) pode ser
baixa. A tabela seguinte apresenta as especificações do sensor magnético integrado.
Tabela 1 – Especificações do sensor magnético integrado
Parâmetros Valor/ Unidade
Tensão de alimentação 1.2 ± 0.05 V
Faixa de operação de temperatura - 40 a +120 °C
Área do chip < 0.4 mm2
Consumo de corrente < 100 uA
Consumo de energia (cada conversão) <100 µJ
Sensibilidade magnética > 0.1 T/mV
Gama dinâmica de sensibilidade 1mT - 10T
Tempo de conversão < 50 ms
Resolução do ADC
4-8 bits
Frequência do Clock 31.25 kHz
4
1.4. Estrutura do Relatório
Este relatório é desenvolvido na cadeira de dissertação do mestrado em engenharia eletrónica.
O primeiro capítulo é uma introdução ao trabalho que contém a motivação, objetivos e as especificações
para o desenvolvimento do sensor magnético integrado.
O segundo capítulo aborda o estado de arte dos sensores magnéticos e realiza um estudo mais profundo
sobre o funcionamento teórico do MAGFET.
No terceiro capítulo apresentam-se os layouts dos MAGFETs fabricados e realiza-se uma caracterização
experimental de cada um, verificando-se os seus comportamentos na ausência e presença de campo
magnético. Por fim a partir da caracterização experimental obtém-se um modelo comportamental
apropriado para simulação elétrica para os MAGFETs.
No quarto capítulo apresentam-se e analisam-se os circuitos possíveis para a implementação do sensor
magnético integrado.
No quinto capítulo apresenta todo o trabalho desenvolvido para a implementação do sensor magnético
integrado na tecnologia 0.13 µm CMOS. Este capítulo tem todos os circuitos utilizados e simulações
efetuadas para a implementação do sistema.
O sexto capítulo contém as conclusões do trabalho e possíveis investigações para o futuro.
5
Figura 1 – Classificação dos sensores de acordo o estímulo de entrada.
Figura 2 - Integração do sensor magnético em um Rádio para IoT.
2. Sensores Magnéticos
Um sensor é um dispositivo muito relevante e utilizado no dia-a-dia. A utilização dos sensores
permitiu uma maior monitorização, controlo e segurança em diversas áreas como a nível automóvel,
computacional, aeroespacial, industrial e saúde, entre outras.
Os Sensores são dispositivos que produzem uma mudança na saída (preferencialmente elétrica)
em função de um estímulo produzido na entrada. Os sensores são classificados de acordo a grandeza é
que são sensíveis (estímulo) e estes podem ser mecânicos, térmicos, magnéticos, químicos e de radiação
[1].
A integração dos sensores com técnicas de fabricação mais reduzidas (micro e nano eletrónica)
permitiu uma grande evolução tecnológica e assim produzir sensores integrados de baixo consumo e
pequenas dimensões [1].
O sensor MAGFET desenvolvido em micro e nano eletrónica (tecnologia CMOS) reage a
estímulos magnéticos e assim este varia o sinal elétrico consoante o valor do campo magnético. O
desenvolvimento do sensor magnético consiste em detetar esse sinal elétrico e convertê-lo em um sinal
digital proporcional ao campo magnético.
O sensor magnético será inserido em um Rádio Wireless para a internet das coisas (IoT), sendo
este que recebe a leitura e transmite a informação vinda do Sensor.
6
Figura 3 – Gama de medição do campo para cada tipo de sensor
magnético.
Os sensores magnéticos permitem simplesmente medir um campo magnético ou a partir do
campo medir outros parâmetros, sendo que estes têm de ter uma relação proporcional ou inversa com o
campo magnético. Exemplos de aplicação dos sensores magnéticos podem ser detetores de proximidade,
deslocamento, fluxo de corrente, entre outros [2].
Como o campo magnético é uma grandeza vetorial, a medição do campo pode ser vetorial ou
escalar. O sensor pode medir componentes vetoriais (vetoriais) ou apenas medir a intensidade total do
campo magnético (escalar) [2]. Os sensores vetoriais permitem obter o campo magnético em cada eixo
(x, y e z), sendo que estes são os mais utilizados em relação aos sensores escalares [2].
Existem diversos fenómenos físicos para detetar o campo magnético, e cada fenómeno físico
utilizado diferencia o tipo de sensor magnético. Assim os sensores magnéticos mais utilizados são os de
Efeito de Hall, Magnetoresistivos, Fluxgate, SQUID, Bobinas [2]. A figura seguinte representa a gama de
medição do campo para os diferentes tipos de sensores magnéticos. Sendo que o E (Earth) representa o
campo magnético da terra e este é entre 20 a 70 µT.
De acordo com a gama de medição do campo magnético, os sensores magnéticos podem ser
divididos em 3 categorias: sensores de baixa, média e alta sensibilidade [2]. Os sensores de baixa
sensibilidade só conseguem medir campos de valores muito superiores em relação ao campo magnético
da Terra, os de média sensibilidade conseguem medir campos da ordem de grandeza do terrestre, e os
de alta sensibilidade abaixo do valor do campo terrestre.
É de salientar que alguns sensores têm uma gama de medição maior, e assim abranger mais que
uma categoria de sensibilidade como é no caso do magnetoresistivo e bobinas. A tabela seguinte
apresenta as diferentes categorias dos sensores e exemplos de aplicações mais comuns no mercado [2].
7
Tabela 2- Diferentes categorias dos sensores e exemplos de aplicações no mercado.
Categoria Aplicações
Baixa sensibilidade Deteta abertura ou fecho de uma porta;
Deteta proximidade de um obstáculo;
Mede a rotação de um motor;
Controlo de uma corrente;
Média sensibilidade Bússola para detetar o posicionamento na terra;
Controlar e determinar a altitude dos foguetes espaciais;
Alta sensibilidade Deteta anomalias na Terra;
Mapeamento da atividade cerebral;
O Efeito de Hall é o sensor magnético mais utilizado no mercado de circuitos integrados isto
porque esta técnica é perfeitamente compatível com tecnologia de microeletrónica, não sendo necessário
nenhum processamento extra de fabricação. Esta compatibilidade permitiu desenvolver um sensor de
baixo custo e de dimensões reduzidas, integrando num único chip [2].
Resumidamente, o efeito de Hall consiste numa diferença de potencial elétrico criado quando é aplicado
um campo magnético em um determinado condutor. Esta diferença de potencial resulta em uma tensão
ou corrente proporcional à densidade do fluxo magnético [3].
A seguir ao Efeito de Hall, os sensores magnetoresistivos são os mais utilizados. No entanto em
circuitos integrados necessitam de processos e fabricação extra (por exemplo, tecnologia MEMS). Isto
porque utilizam certas propriedades nos materiais (magnetorresistência), em que a resistividade do
material altera-se quando sujeita a um campo magnético.
O aparecimento da tecnologia MEMS (Micro-Electro-Mechanical Systems) permitiu a integração
de processos mecânicos em circuitos eletrónicos integrados. Esta tecnologia permitiu a integração de
inúmeros sensores com os circuitos de micro eletrónica. Devido à tecnologia MEMS, por exemplo o
mercado dos sensores de pressão teve uma grande evolução no mercado automóvel e industrial [4].
Efetuou-se uma breve pesquisa ao mercado dos sensores magnéticos, na qual verificou-se que
os sensores disponíveis são essencialmente os de Efeito de Hall e magnetoresistivo. Estes têm uma ampla
gama de características destinado para diversas aplicações de baixa e média sensibilidade como por
exemplo detetor de proximidade, controlo elétrico, motores DC, portas elétricas, entre outros. Em anexo
A estão disponíveis as especificações dos fabricantes de dois exemplos de sensores deste tipo disponíveis
no mercado.
8
Figura 4 – Estrutura do MAGFET em 3 dimensões.
No entanto estes sensores comerciais têm um grande consumo de corrente, sendo esta na ordem
dos miliamperes. Assim o principal objetivo é desenvolver um sensor magnético de baixo consumo
integrado em um único chip na tecnologia CMOS.
O único sensor magnético possível de integrar completamente em tecnologia CMOS standard é
o MAGFET. O sensor MAGFET é destinado para aplicações de baixa sensibilidade e utiliza a técnica de
efeito de Hall.
2.1. Sensor MAGFET
O MAGFET é um sensor magnético desenvolvido na tecnologia CMOS. Este é obtido a partir de
um transístor NMOS padrão, em que o drain do transístor é dividido em dois drains (split-drain) [5]. A
figura seguinte representa a estrutura do MAGFET em 3 dimensões, com as dimensões L (comprimento),
W (largura) e d (distância entre drains).
9
Figura 5- Polarização do sensor MAGFET (a) e as respetivas correntes (b).
À semelhança de um transístor MOS padrão, polarizando uma tensão adequada na Gate (Vg)
permite formar o canal entre os drains e a source (figura 5a). Assim na formação do canal obtêm-se uma
corrente na source do MAGFET (Is), sendo esta dividida igualmente pelos dois drains na ausência de
campo magnético [5] (figura 5b).
De salientar que a polarização dos drains pode ser em tensão ou corrente, no entanto é mais comum uma
polarização em tensão, que por sua vez forma uma corrente no canal.
Pelo referido anteriormente, verifica-se que a corrente de source é igual a soma das correntes de cada
drain como mostra a equação seguinte.
𝐼𝑠 = 𝐼𝑑1 + 𝐼𝑑2 (1)
, sendo Is a corrente na source e Id1,2 as respetivas correntes em cada drain do transístor.
Assim na ausência de campo magnético, idealmente, pode concluir-se que as correntes de cada drain são
iguais e a sua diferença é nula (∆Id).
𝐼𝑑1 = 𝐼𝑑2 =𝐼𝑠
2 (2)
∆𝐼𝑑 = 𝐼𝑑1 − 𝐼𝑑2 = 0 (3)
Referir que devido à dispersão de fabrico os drains podem não ter o mesmo L e com isso introduzir um
offset na diferença das correntes e assim um erro indesejável na ausência de campo [5].
Na presença de um campo magnético existirá uma diferença de corrente (∆𝐼𝑑) proporcional à
intensidade do campo aplicado. Sendo este funcionamento devido ao Efeito de Hall.
10
Figura 6 – Efeito de Hall num condutor.
O efeito de Hall ocorre num condutor onde existe a passagem de uma corrente elétrica (I) e este é
submetido a um campo magnético (B). A carga elétrica fica então sujeita à força de Lorentz originando
uma diferença de potencial e assim uma tensão Hall no condutor (VH) [6]. A figura 6 representa o efeito
de Hall num condutor quando submetido a um campo magnético.
A força de Lorentz é a soma das forças exercida na carga (q) devida ao campo elétrico (E) e ao
campo magnético (B), sendo dada pela equação 4.
= 𝐹𝐸 + 𝐹𝑀
= 𝑞( + ∗ ) (4)
, onde v é a velocidade da carga.
A carga (positiva ou negativa) quando sujeita a um campo elétrico, atuam as forças de atracão
ou de repulsão. Isto é a força elétrica entre duas cargas com o mesmo tipo (por exemplo cargas
positivas) designa-se por repulsão, enquanto se forem duas cargas diferentes (carga positiva e negativa)
designa-se por atração. Assim na presença de um campo elétrico, a força exercida é proporcional à
carga e ao campo elétrico (FE=qE).
Na presença de um campo magnético, a força magnética exercida é proporcional à carga, ao
campo magnético e à velocidade da carga. Esta força é sempre perpendicular ao campo e à velocidade
de acordo a regra do produto vetorial [6].
Pode-se concluir que na presença de uma força magnética produz uma diferença de potencial no
condutor e essa diferença resulta em uma força elétrica contrária ao do campo magnético, e quando isto
acontece a força de Lorentz se anula.
A figura seguinte mostra um plano do produto vetorial da força magnética para cargas negativas
(a) e o seu funcionamento num condutor (b). Salientar que para cargas positivas, a força magnética é de
sentido contrário em relação às cargas negativas.
11
Figura 7 – Plano vetorial para as cargas negativas (a) e o seu funcionamento num condutor (b).
Figura 8 – Desequilíbrio das correntes (∆Id): positiva(a) ou negativa(b).
A Força magnética será máxima ou mínima consoante o ângulo (Ɵ) entre os vetores do campo
magnético (B) e da velocidade da carga (v) como mostra a equação seguinte. Se estes tiverem em paralelo
a força é nula, pelo contrário se o campo magnético e a velocidade tiverem perpendiculares a força é
máxima.
𝐹𝑀 = 𝑞 ∗ ∗ ∗ sin Ɵ (5)
A figura 8 mostra o desvio das correntes no MAGFET consoante o sentido do campo magnético
aplicado. Salientar que o desvio só acontece quando o vetor do campo magnético (𝐵𝑧) é perpendicular ao
sentido da carga elétrica (𝑞).
12
Assim de acordo o princípio Efeito de Hall e a força de Lorentz, quando aplicado um campo magnético
perpendicular ao MAGFET (𝐵𝑧), uma força magnética é exercida sobre este resultando em uma deflexão
do fluxo da corrente e assim um desequilíbrio das correntes. Este desequilíbrio permite obter uma
diferença das correntes (∆𝐼𝑑) proporcional ao campo magnético aplicado.
Existe uma relação entre o desequilíbrio das correntes e o campo magnético, sendo que a
sensibilidade de medição de um dado valor de campo depende da deflexão criada na corrente de canal e
consequentemente da diferença das correntes (∆𝐼𝑑) [7].
A sensibilidade relativa do MAGFET (S) é definida como a razão entre a diferença das correntes
nos drains e o produto do campo magnético pela corrente total do sensor (IT) como mostra a equação 6
[7].
𝑆 = ∆𝐼
𝐼𝑇 𝐵=
|𝐼𝑑1 −𝐼𝑑2|
(𝐼𝑑1+𝐼𝑑2) 𝐵 (6)
Pelos artigos [7], [8] e [9] verifica-se que a diferença das correntes depende muito das
propriedades elétricas dos materiais constituintes e das dimensões do MAGFET, isto é, depende do
comprimento (L) e da mobilidade dos eletrões na camada inversora do transístor NMOS (µn).
O aumento do comprimento e da mobilidade do Sensor (transístor NMOS) permite uma maior
deflexão e consequentemente uma maior diferença das correntes para um campo magnético constante,
como mostra a equação seguinte [7].
𝐷𝑒𝑓𝑙𝑒𝑥ã𝑜 = ∆ 𝐼𝑑 = 𝐿 µ 𝐵 (7)
Assim o aumento da deflexão permite aumentar a sensibilidade de medição do campo magnético no
MAGFET.
Pode-se escolher o valor de L o maior possível, no entanto µn é imposto pelas técnicas de fabrico
do transístor. Ainda assim escolheu-se desenvolver o MAGFET a partir de um simples transístor NMOS da
tecnologia, pois este tem uma maior mobilidade em comparação com o transístor PMOS.
Além do L, também é necessário ter em conta o dimensionamento da largura do canal W e da
distância d entre os drains . Em relação a W, este não deve ser demasiado grande porque, a partir de certo
valor, a sensibilidade começa a diminuir com o aumento de W [7]. Quanto à distância entre os drains, esta
tem de ser a menor possível porque, verifica-se que quanto maior a distância, menor será a sensibilidade
relativa (S) do MAGFET [7].
Além dos parâmetros referidos, a Polarização do MAGFET (Vgs, Vd1 e Vd2) também é muito
importante. Isto porque a polarização permite obter uma determinada corrente, e por exemplo uma
corrente maior pode ter uma maior qualidade deflexão em relação a uma corrente menor, e
consequentemente aumentar a sensibilidade relativa do MAGFET [7].
13
Conclui-se então que a sensibilidade relativa de um MAGFET depende dos seguintes parâmetros
[7]:
• Dimensionamento de L, W e d.
• Mobilidade dos eletrões (µ).
• Polarização (Vgs, Vd1 e Vd2).
14
Figura 9 – MAGFET1A com W=38µm e L=
50µm; MAGFET2A com W=38µm; L= 90µm
3. Caracterização experimental do MAGFET
A partir do estudo realizado anteriormente sobre o sensor MAGFET, desenvolveram-se e
fabricaram-se quatro MAGFETs numa tecnologia CMOS de 0.13 µm, com diferentes dimensões de L, W e
d. Esta fabricação permitiu obter uma caracterização experimental de cada MAGFET, verificando o seu
comportamento na ausência e na presença de campo magnético.
Neste capítulo apresentam-se os layouts dos MAGFETs fabricados e analisa-se o comportamento
de cada um deles. É desenvolvida uma placa de circuito impresso (PCB) para montar os chips com os
MAGFETs fabricados permitindo assim realizar as sua medições.
Inicialmente fez-se a caracterização dos MAGFETs sem a presença de campo magnético, com o
objetivo de criar um modelo para cada MAGFET. Em seguida repetiu-se a caracterização com a presença
de campo magnético. Posteriormente os diferentes MAGFETs foram comparados em termos da
sensibilidade.
3.1. Desenvolvimento e implementação dos MAGFETs no PCB
Projetaram-se quatro MAGFETs a partir de um transístor NMOS padrão porque este possuí uma
maior mobilidade dos eletrões (µ𝑛) em relação ao transístor PMOS padrão. Deste modo a sensibilidade
do sensor terá um valor mais elevado.
As figuras 9 e 10 representam os layouts dos MAGFETs fabricados. Note-se que cada MAGFET
tem um L de valor elevado, sendo este o parâmetro mais importante para ter uma boa sensibilidade no
sensor.
15
Figura 10 – MAGFET1A com W=20µm e L= 50um; MAGFET2A
com W=20µm; L= 70µm.
Figura 11 – PCB com dimensão 3.1 por 1.7 cm para o sensor MAGFET.
A tabela seguinte mostra as dimensões de cada MAGFET desenvolvido. Note-se que os MAGFETs
desenvolvidos têm uma distância d entre os drains igual a 1.4 µm, sendo que este valor tem de ser o
menor possível para melhorar a sensibilidade do sensor. O valor escolhido para d é o mínimo aceitável
pela tecnologia.
Tabela 3- Dimensões de cada MAGFET.
Dimensões
MAGFET 1A W=38µm; L=50µm
MAGFET 1B W=38µm; L=90µm
MAGFET 2A W=20µm; L=50µm
MAGFET 2B W=20µm; L=70µm
Em seguida, desenvolveu-se uma PCB para montar os chips onde os MAGFETs foram fabricados
e assim realizar as medições necessárias para o estudo de cada um. A figura seguinte representa a PCB
desenvolvida onde os chips serão montados usando a técnica chip-on-board (CoB). A PCB tem um
comprimento igual a 3.1 cm e uma largura igual a 1.7 cm, sendo que em anexo A pode ver-se o layout da
PCB desenvolvida.
.
16
Figura 13 – Curva característica de um transístor NMOS.
Como cada PCB só tem 6 ligações para o chip, são precisas 2 placas da figura acima para
caracterizar os dois chips com um total de 4 MAGFETs. No anexo B apresenta-se as ligações bondwire do
chip para a PCB.
A figura seguinte mostra o símbolo do MAGFET, constituído pelos 2 drains (VD1 e VD2).
Figura 12 – Símbolo do MAGFET.
Sendo este semelhante a um transístor MOS padrão será necessário realizar a polarização na
gate (Vg) e também nos drains (Vd1,2). Referir que a tensão nos 2 drains deverão ser iguais para que as
respetivas correntes na ausência de campo magnético sejam idealmente idênticas.
3.2. Caracterização experimental dos MAGFETs
Com a PCB desenvolvida realizou-se o estudo de cada MAGFET com o objetivo de obter o modelo
elétrico para cada um, sendo este semelhante a um modelo de transístor MOS, em que o valor da corrente
é função do valor de Vgs e Vds. A figura seguinte mostra a curva característica de um transístor NMOS.
17
Figura 14 – Curva característica do MAGFET1A (W=38µm e L= 50µm) na ausência de campo.
Figura 15 – Curva característica do MAGFET1B (W=38µm e L= 90µm) na ausência de campo.
0,00E+00
1,00E-06
2,00E-06
3,00E-06
4,00E-06
5,00E-06
6,00E-06
7,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I d1,
2(A
)
Vds (V)
MAGFET 1A
ID1_VG=0,4V ID2_VG=0,4V ID1_VG=0,5V ID2_VG=0,5V
ID1_VG=0,6V ID2_VG=0,6V ID1_VG=0,7V ID2_VG=0,7V
ID1_VG=0,8V ID2_VG=0,8V ID1_VG=0,9V ID2_VG=0,9V
ID1_VG=1V ID2_VG=1V
0,00E+005,00E-071,00E-061,50E-062,00E-062,50E-063,00E-063,50E-064,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I d1,
2(A
)
Vds (V)
MAGFET 1B
ID1_VG=0,4V ID2_VG=0,4V ID1_VG=0,5V ID2_VG=0,5V
ID1_VG=0,6V ID2_VG=0,6V ID1_VG=0,7V ID2_VG=0,7V
ID1_VG=0,8V ID2_VG=0,8V ID1_VG=0,9V ID2_VG=0,9V
ID1_VG=1V ID2_VG=1V
3.2.1. Comportamento sem campo magnético
Usando um equipamento traçador de curvas que aplica varrimentos dos valores de Vg (de 0.4 a
1 V) e Vds=Vd1=Vd2 (de 0 a 1V), obtiveram-se as curvas característica das correntes (drain 1 e 2) em função
das tensões Vds e Vg. As figuras 14 e 15 representam a característica corrente-tensão dos MAGFET 1A e 1B
na ausência de campo magnético. Note a semelhança das características às de um transístor NMOS.
18
Figura 16 - Curva característica do MAGFET2A (W=20µm e L= 50µm) na ausência de campo.
Figura 17 - Curva característica do MAGFET2B (W=20µm e L= 70µm) na ausência de campo.
0,00E+00
1,00E-06
2,00E-06
3,00E-06
4,00E-060
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I D1,
2(A
)
Vds (V)
MAGFET 2A
ID1_VG=0,4V ID2_VG=0,4V ID1_VG=0,5V ID2_VG=0,5V
ID1_VG=0,6V ID2_VG=0,6V ID1_VG=0,7V ID2_VG=0,7V
ID1_VG=0,8V ID2_VG=0,8V ID1_VG=0,9V ID2_VG=0,9V
ID1_VG=1V ID2_VG=1V
0,00E+00
5,00E-07
1,00E-06
1,50E-06
2,00E-06
2,50E-06
3,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I d1,
2(A
)
Vds (V)
MAGFET 2B
ID1_VG=0,4V ID2_VG=0,4V ID1_VG=0,5V ID2_VG=0,5V
ID1_VG=0,6V ID2_VG=0,6V ID1_VG=0,7V ID2_VG=0,7V
ID1_VG=0,8V ID2_VG=0,8V ID1_VG=0,9V ID2_VG=0,9V
ID1_VG=1V ID2_VG=1V
As figuras 16 e 17 representam as curvas características dos MAGFET 2A e 2B na ausência de campo
magnético.
19
Observando as curvas caraterísticas de cada MAGFET verifica-se que a corrente em cada drain é
na ordem dos microamperes. Idealmente estas correntes deveriam ser iguais, no entanto verifica-se já
um offset entre as correntes (ID1-ID2) na ordem dos nano Amperes.
A tabela seguinte mostra um exemplo do offset das correntes para um funcionamento do
MAGFET na zona de saturação. A zona de saturação permite minimizar o erro de medição isto porque é a
zona onde as curvas das correntes não dependem de Vds.
Tabela 4 –Corrente em cada drain e respetivo offset, com Vg=1V e Vds = 0,6V.
Id1 (µA) Id2 (µA) Offset (nA)
MAGFET 1A 6,92 6,90 19,6
MAGFET 1B 3,86 3,82 45,8
MAGFET 2A 3,67 3,68 -42,1
MAGFET 2B 2,58 2,66 -81,5
Verifica-se que o offset máximo obtido é igual a 81,5 nA, sendo este valor apresentado para o MAGFET
2B. É de salientar que o erro obtido é aceitável, isto porque este encontra-se 2 grandezas abaixo das
correntes do MAGFET.
A tabela seguinte mostra outro exemplo do offset das correntes para uma tensão Vds igual a 1V.
É de referir que para este novo ponto de polarização do MAGFET o offset aumentou, com a exceção do
MAGFET 2B.
Tabela 5 - Corrente em cada drain e respetivo offset, com Vg=1V e Vds = 1V.
Id1 (µA) Id2 (µA) Offset (nA)
MAGFET 1A 6,93 6,91 28,1
MAGFET 1B 3,87 3,82 50,4
MAGFET 2A 3,66 3,71 -47,6
MAGFET 2B 2,59 2,66 -74,5
O offset das correntes pode ser causado por um erro sistemático de medida ou pelo próprio
sensor MAGFET (dimensionamento do layout e fabricação).
Em relação a um possível erro de medida, investigou-se se este podia ser proveniente dos cabos
e fichas utilizadas para ligar o equipamento às fichas da PCB que ligavam aos drains dos MAGFETs.
20
Figura 18 – Ligação em série da resistência com o MAGFET.
Para isso ligaram-se as extremidades desses fios à massa usando e usou-se o equipamento para impor
uma corrente de referência de 100 mA em cada fio. Seguidamente leu-se a tensão indicada pelo
equipamento em cada saída. Usando a lei de Ohm conseguiu-se estimar o valor da resistência de cada
acesso (R1 e R2).
Deste modo a influência do sistema de medida pode ser contabilizada pelo circuito representado
na figura seguinte. É de salientar que o durante a caracterização dos MAGFET o equipamento impõe uma
tensão de referência V nos seus portos para polarizar cada drain.
Conclui-se assim que as tensões em cada drain (VD1 e VD2) não são iguais, e o drain 1 e 2 têm uma
resistência ligada em série cujo o valo é igual a 0.37 e 0.38 Ω, respetivamente.
No entanto mesmo com a introdução das resistências, o offset de cada MAGFET mantêm-se o
mesmo isto porque o MAGFET na zona de saturação tem a sua curvatura de corrente quase na horizontal
e consequentemente não altera significativamente as correntes no MAGFET.
Assim verifica-se que o offset obtido não é devido a um erro de medida, mas possivelmente de
uma não simetria nos drains (dispersão de fabrico) que poderá causar este erro de offset obtido em cada
MAGFET. Por isso está afastada uma possível causa de o offset ter origem no equipamento pois a sua
precisão é da ordem de pico Amperes e assim conclui-se que esta assimetria nos drains é devido à sua
dispersão de fabrico nos MAGFET’s.
21
Figura 19 – Bobinas desenvolvidas para criar um
campo magnético.
3.2.2. Comportamento com campo magnético
Para aplicar um campo magnético no MAGFET, criaram-se duas bobinas com núcleo de ar e
enroladas num tubo de acrílico. A figura seguinte apresenta as bobinas desenvolvidas.
A tabela seguinte mostra as dimensões de cada bobina, tendo uma bobina uma indutância de
8,4 mH e a outra de 2,4 mH.
Tabela 6- Dimensões de cada bobina.
Raio do
fio
Comprimento (l) Nº de
espiras
(N)
Raio da
bobina
(R)
Bobina com
indutância de
8,4 mH
0,09 cm 12 cm 80 2 cm
Bobina com
indutância de
2,4 mH
0,145
cm
12 cm 135 2 cm
A indutância da bobina é calculada a partir da seguinte equação.
𝐿 = µ0 ∗ 𝑁2 ∗𝜋∗𝑅2
𝑙 (8)
, onde µ0 é a permeabilidade do vácuo igual a 4π x 10−7 H/m.
Para uma dada corrente (i) a percorrer uma bobina o campo magnético (B) gerado pode ser
calculado a partir da fórmula seguinte.
𝐵 =µ0∗ 𝑁∗𝑖
𝑙 (9)
22
Figura 20 – Íman de neodímio
Assim introduziu-se o sensor MAGFET no interior da bobina e através de um equipamento
calibrador de corrente (Fluke calibrator) aplicou-se uma corrente até um valor máximo de 1,5 A. Para a
corrente máxima aplicada na bobina com 80 espiras, criou-se um campo magnético na ordem de 1,25 mT.
Por outro lado, com a bobina de 135 espiras, o campo gerado é da ordem de 2,12 mT.
Verificou-se que o campo magnético gerado pelas bobinas não produziu alterações significativas
nas correntes do MAGFET. Isto deve-se ao fato que o sensor ter uma baixa sensibilidade e campos desta
ordem de grandeza (mT) serem ainda demasiado fracos. É necessário aplicar campos da ordem de Tesla
para obter uma resposta razoável por parte do sensor MAGFET.
As bobinas fabricadas com núcleo de acrílico tem uma permeabilidade baixa (µ0). A utilização
no núcleo de um material ferromagnético permitiria obter uma maior permeabilidade e
consequentemente obter campos superiores, sendo estes na ordem de Tesla.
Para verificar a reação do sensor para campos mais fortes, uma solução encontrada foi utilizar
um íman permanente de neodímio. Consultando o catálogo do fabricante do íman verifica-se que este
gera um campo magnético na ordem de 1,22 T.
Como referido anteriormente, o MAGFET irá funcionar na zona de saturação, e consequentemente
escolheu-se para polarização uma tensão na gate do MAGFET igual a 1V. A tabela seguinte mostra as
variações de cada MAGFET com o íman presente e ausente, e respetivas sensibilidades para um Vds1,2 de
0,6 V. Note-se que a sensibilidade relativa é calculada a partir da equação 6 e o B é igual a 1.22T.
23
Tabela 7 - Variações e sensibilidade de cada MAGFET com Vg=1 V e Vds1,2 = 0,6V.
Desequilíbrio negativo
Offset (nA) Id1 (µA) Id2 (µA) Desequilíbrio das
correntes (nA)
Sensibilidade relativa (%)
MAGFET1A 19,6 6,89 6,93 -55,9 -0,331
MAGFET1B 45,8 3,85 3,83 -28,2 -0,300
MAGFET2A -42,1 3,65 3,72 -29,5 -0,327
MAGFET2B -81,5 2,57 2,67 -18,6 -0,290 Desequilíbrio positivo
Offset (nA) Id1 (µA) Id2 (µA) Desequilíbrio das
correntes (nA)
Sensibilidade
relativa (%)
MAGFET1A 19,6 6,95 6,88 48,3 0,286
MAGFET1B 45,8 3,87 3,80 26,3 0,280
MAGFET2A -42,1 3,67 3,69 27,8 0,310
MAGFET2B -81,5 2,59 2,65 19,4 0,303
Chama-se a atenção de que ao desequilíbrio das correntes se subtrai o offset associado a cada
MAGFET para obter o valor correto de desvio das correntes devido à variação do campo. Referir que o
desequilíbrio positivo e negativo tem haver com a orientação do íman quando aproximado ao sensor
MAGFET.
A tabela seguinte mostra as variações de cada MAGFET com o íman, e respetivas sensibilidades
para um Vds1,2 de 1 V.
Tabela 8 – Variações e sensibilidade de cada MAGFET com Vg=1 V e Vd1,2 = 1V.
Desequilíbrio negativo
Offset (nA) Id1 (µA) Id2 (µA) Desequilíbrio das correntes
(nA)
Sensibilidade relativa (%)
MAGFET1A 28,1 6,91 6,94 -56,4 -0,333
MAGFET1B 50,4 3,86 3,84 -27,7E -0,294
MAGFET2A -47,6 3,65 3,73 -28,0 -0,311
MAGFET2B -74,5 2,58 2,67 -19,8 -0,307 Desequilíbrio positivo
Offset (nA) Id1 (µA) Id2 (µA) Desequilíbrio das correntes
(nA)
Sensibilidade relativa (%)
MAGFET1A 28,1 6,96 6,89 44,8 0,264
MAGFET1B 50,4 3,88 3,80 28,4 0,30
MAGFET2A -47,6 3,67 3,69 28,6 0,318
MAGFET2B -74,5 2,60 2,65 19,6 0,304
24
Pela tabela 6 e 7 pode-se concluir que para um desequilíbrio positivo em ambos os casos de Vds ,
o MAGFET 2A tem uma maior sensibilidade relativa para o campo magnético, e o MAGFET 1A tem uma
maior sensibilidade para um desequilíbrio negativo.
A sensibilidade relativa obtida com o íman está abaixo de 1%, sendo que para obter mais
conclusões seria necessário realizar medidas com campos magnéticos diferentes e obter uma relação
entre cada campo e sensibilidade verificando a sua relação linear. No entanto só foi possível realizar a
medição com o íman, que permitiu verificar o desequilíbrio das correntes para um campo mais forte (na
ordem de Tesla) em relação ao campo induzido pelas bobinas.
3.3. Modelo MAGFET
Como é óbvio o MAGFET não tem modelo elétrico disponibilizado pelo fabricante da tecnologia.
Sendo a estrutura física do MAGFET baseada num transístor NMOS, utiliza-se um modelo de transístor
NMOS como ponto de partida para o modelo a desenvolver. Só assim será possível fazer uma simulação
elétrica no ambiente Cadence.
Inicialmente utilizou-se o modelo mais simples para um MOSFET (Nível 1) que utiliza as seguintes
equações.
• Zona de Corte, 𝑉𝐺𝑆 < 𝑉𝑇
𝐼𝑑 = 0 ; (10)
• Zona de Tríodo, 𝑉𝐷𝑆 < 𝑉𝐺𝑆 − 𝑉𝑇
𝐼𝑑 = 𝑘 [2(𝑉𝐺𝑆 − 𝑉𝑇 )𝑉𝐷𝑆 − 𝑉𝐷𝑆 ] ; (11)
• Zona de saturação, 𝑉𝐷𝑆 ≥ 𝑉𝐺𝑆 − 𝑉𝑇
𝐼𝑑 = 𝑘( 𝑉𝐺𝑆 − 𝑉𝑇 )2 (1 + 𝜆𝑉𝐷𝑆 ) ; (12)
, onde k = 1
2 µ 𝐶𝑂𝑋
𝑊
𝐿.
25
Figura 21 – Exemplo do modelo de nível 1 para o MAGFET1A.
0,00E+00
2,00E-06
4,00E-06
6,00E-06
8,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I méd
io(A
)
Vds (V)
MAGFET 1A
ID_VG=0,4V ID_VG=0,5V ID_VG=0,6V
ID_VG=0,7V ID_VG=0,8V ID_VG=0.9V
ID_VG=1V ID_MODELO_VG=0,4V ID_MODELO_VG=0,5V
ID_MODELO_VG=0,6V ID_MODELO_VG=0,7V ID_MODELO_VG=0,8V
ID_MODELO_VG=0,9V ID_MODELO_VG=1V
A figura seguinte mostra uma tentativa de modelar o MAGFET (ID) com o modelo de nível 1
(ID_MODELO).
Como existe um offset nas correntes dos drains representou-se a corrente obtida experimentalmente
para o MAGFET (ID) como a média entre os correntes nos drains. Foi então feito um ajuste do valor das
variáveis k , 𝜆 e VT e obteve-se um modelo equivalente para a corrente média do MAGFET em função de
Vg e Vds. Salientar que não se introduziu as resistências no modelo isto porque não afeta significativamente
o funcionamento e as correntes do MAGFET.
Como se pode observar na zona de tríodo existe uma curvatura menor em relação ao comportamento
experimental do MAGFET. Isto acontece porque este modelo assume que os eletrões na zona de tríodo e
de saturação tem o mesmo valor de mobilidade dos eletrões (µ), e que por sua vez tem o mesmo valor de
k.
Decidiu-se então usar o modelo de nível 2 do um MOSFET, sendo que este modelo tem em
consideração a velocidade dos eletrões para cada modo de funcionamento do MAGFET (zona de tríodo e
de saturação).
• Zona de Corte, 𝑉𝐺𝑆 ≤ 𝑉𝑇
𝐼𝑑 = 0 ; (13)
• Zona de Funcionamento, 𝑉𝐺𝑆 > 𝑉𝑇
𝐼𝑑 = 𝛽 ∗ ( 𝑉𝑔𝑠 ∗ 𝑉𝑏𝑖−
𝜂∗𝑉𝑑𝑒2
) −2
3∗ 𝛶 ∗ [(𝑃𝐻𝐼 + 𝑉𝑑𝑒 + 𝑉𝑠𝑏)
3
2 − (𝑃𝐻𝐼 + 𝑉𝑠𝑏)3
2] ∗ 𝐼𝑑𝜆; (14)
26
Figura 22 – Modelo de nível 2 do MAGFET 1A (W=38µm e L= 50µm).
0,00E+00
2,00E-06
4,00E-06
6,00E-06
8,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I méd
io(A
)
Vds(V)
MAGFET 1A
ID_VG=0,4V ID_VG=0,5V ID_VG=0,6VID_VG=0,7V ID_VG=0,8V ID_VG=0,9V
ID_VG=1V ID_MODELO_VG=0,4V ID_MODELO_VG=0,5VID_MODELO_VG=0,6V ID_MODELO_VG=0,7V ID_MODELO_VG=0,8V
ID_MODELO_VG=0,9V ID_MODELOVG=1V
Sendo que:
𝑉𝑑𝑒 = min( 𝑉𝑑𝑠 , 𝑉𝑑𝑠𝑎𝑡); (15)
𝑉𝑏𝑖 = 𝑉𝑇 − 𝐺𝐴𝑀𝑀𝐴 ∗ (𝑃𝐻𝐼)1
2 + (𝜂 − 1) ∗ (𝑃𝐻𝐼 + 𝑉𝑠𝑏); (16)
𝑉𝑠𝑎𝑡 = 𝑉𝑔𝑠−𝑉𝑏𝑖
𝜂 +
1
2* (
𝛶
𝜂)2 *1 − [1 + 4 ∗ (
𝜂
𝛶)
2
∗ ( 𝑉𝑔𝑠−𝑉𝑏𝑖
𝜂+ 𝑃𝐻𝐼 + 𝑉𝑠𝑏)]
1
2 ; (17)
𝑉𝑑𝑠𝑎𝑡 = 𝑉𝑠𝑎𝑡 + 𝑉𝑐 − (𝑉𝑠𝑎𝑡2 + 𝑉𝑐
2)1
2 ; (18)
𝐼𝑑𝜆 =1
1−λ∗𝑉𝑑𝑠 ; (19)
Ao contrário do modelo anterior, este modelo só tem duas zonas de funcionamento. O transístor
ou está cortado ou está a conduzir. Quando está a conduzir a expressão Vdsat inclui a velocidade dos
eletrões na zona de saturação e a partir do mínimo de Vde permite alterar a corrente consoante o valor de
Vds e Vdsat . A variável 𝐼𝑑𝜆 permite melhorar a corrente na zona de saturação devido à modulação do
comprimento de canal, sendo este efeito comum nos transístores.
As figuras seguintes mostram as características experimentais (ID) e os resultados do modelo
equivalente para os MAGFET 1A e 1B (ID_MODELO). As variáveis do modelo 𝛽, 𝛶 , 𝑃𝐻𝐼 , 𝑉𝑠𝑏 , 𝜂 , 𝑉𝑐 𝑒 𝜆 são
obtidas pelo ajuste das curvas do modelo às experimentais.
27
0
0,000001
0,000002
0,000003
0,000004
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I dm
éd
io (
A)
Vds (V)
MAGFET2A
ID_VG=0,4V ID_VG=0,5V ID_VG=0,6V
ID_VG=0,7V ID_VG=0,8V ID_VG=0,9V
ID_VG=1V ID_MODELO_VG=0,4V ID_MODELO_VG=0,5V
ID_MODELO_VG=0,6V ID_MODELO_VG=0,7V ID_MODELO_VG=0,8V
ID_MODELO_VG=0,9V ID_MODELO_VG=1V
Figura 23 -Modelo de nível 2 do MAGFET1B (W=38µm e L= 90µm).
Figura 24 – Modelo de nível 2 para o MAGFET2A (W=20µm e L= 50µm).
0,00E+00
1,00E-06
2,00E-06
3,00E-06
4,00E-06
5,00E-06
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I mé
dio
(A)
Vds(V)
MAGFET 1B
ID_VG=0,4V ID_VG=0,5V ID_VG=0,6VID_VG=0,7V ID_VG=0,8V ID_VG=0,9VID_VG=1V ID_MODELO_VG=0,4V ID_MODELO_VG=0,5VID_MODELO_VG=0,6V ID_MODELO_VG=0,7V ID_MODELO_VG=0,8VID_MODELO_VG=0,9V ID_MODELO_VG=1V
Pelas figuras acima observa-se que a utilização deste modelo (nível 2) já permite modelar corretamente
a zona de tríodo do transístor MAGFET. As figuras seguintes mostram os resultados experimentais e as
curvas obtidas a partir do modelo equivalente para os MAGFET 2A e 2B (ID_MODELO).
28
0
0,0000005
0,000001
0,0000015
0,000002
0,0000025
0,000003
0
0,0
4
0,0
8
0,1
2
0,1
6
0,2
0,2
4
0,2
8
0,3
2
0,3
6
0,4
0,4
4
0,4
8
0,5
2
0,5
6
0,6
0,6
4
0,6
8
0,7
2
0,7
6
0,8
0,8
4
0,8
8
0,9
2
0,9
6 1
1,0
4
1,0
8
1,1
2
1,1
6
1,2
I dm
éd
io (
A)
Vds(V)
MAGFET 2B
ID_VG=0,4V ID_VG=0,5V ID_VG=0,6VID_VG=0,7V ID_VG=0,8V ID_VG=0,9VID_VG=1V ID_MODELO_VG=0,4V ID_MODELO_VG=0,5VID_MODELO_VG=0,6V ID_MODELO_VG=0,7V ID_MODELO_VG=0,8VID_MODELO_VG=0,9V ID_MODELO_VG=1V
Figura 25 – Modelo de nível 2 para o MAGFET 2B (W=20µm e L= 70µm).
Conclui-se mais uma vez que o modelo de nível 2 é o mais adequado para o transístor MAGFET.
Os modelos de nível 2 obtidos para cada MAGFET são implementados em VerilogA (Anexo A). A figura
seguinte representa o símbolo e o esquema equivalente do MAGFET.
Figura 26- Símbolo (a) e o esquema equivalente do MAGFET (b).
O esquema representado acima é semelhante a um par diferencial, sendo este muito usado como
andar de amplificação em microeletrónica. Sendo V a tensão de entrada em Vg , obtêm-se as equações
para as entradas na gate do transístor M1 e M2 (𝑉𝑔1 𝑒 𝑉𝑔2) .
𝑉𝑔1 = 𝑉 + 𝑉𝑜𝑠
2+ 𝐴𝑙𝑓𝑎 (20)
𝑉𝑔2 = 𝑉 − 𝑉𝑜𝑠
2− 𝐴𝑙𝑓𝑎 (21)
29
, sendo que Vos permite modelar o offset do MAGFET e Alfa irá permitir simular a variação da corrente
com o campo magnético.
Com a definição das entradas (Vg1 e Vg2) e a partir das equações do Nível 2 do MOSFET obtém-se
a equação para a corrente no drain1 (Id1) e drain2 (Id2) como mostra a equação 22 e 23. As expressões são
iguais para cada transístor MAGFET, sendo que a diferença está nos valores dos parâmetros de cada
equação.
𝐼𝑑1 = 0 , 𝑠𝑒 𝑉𝑔1 ≤ 𝑉𝑇
𝐼𝑑1 = 𝛽 ∗ ( 𝑉𝑔1 ∗ 𝑉𝑏𝑖−
𝜂∗𝑉𝑑𝑒12
) −2
3∗ 𝛶 ∗ [(𝑃𝐻𝐼 + 𝑉𝑑𝑒1 + 𝑉𝑠𝑏)
32 − (𝑃𝐻𝐼 + 𝑉𝑠𝑏)
32] ∗ 𝐼𝑑𝑠𝜆 , 𝑠𝑒 𝑉𝑔1 > 𝑉𝑇
(22)
𝐼𝑑2 = 0 , 𝑉𝑔2 ≤ 𝑉𝑇
𝐼𝑑2 = 𝛽 ∗ ( 𝑉𝑔2 ∗ 𝑉𝑏𝑖−
𝜂∗𝑉𝑑𝑒22
) −2
3∗ 𝛶 ∗ [(𝑃𝐻𝐼 + 𝑉𝑑𝑒2 + 𝑉𝑠𝑏)
32 − (𝑃𝐻𝐼 + 𝑉𝑠𝑏)
32] ∗ 𝐼𝑑𝑠𝜆 , 𝑉𝑔2 > 𝑉𝑇
(23)
30
Figura 27 – Implementação do sensor magnético com uma topologia singled-ended.
Figura 28- Implementação do sensor magnético com uma topologia
diferencial.
4. Análise dos circuitos para implementação
O estudo experimental do MAGFET permitiu desenvolver um modelo estático para cada MAGFET
valido na presença e ausência de campo magnético.
Neste capítulo apresentam-se e analisam-se os circuitos possíveis para a implementação do
sensor magnético integrado. Salienta-se que o objetivo principal é detetar o desequilíbrio das correntes
e converter esse desequilíbrio num sinal digital.
Porque o MAGFET possui dois drains, a implementação do sensor magnético pode ser realizado
usando uma topologia com um ADC single-ended ou diferencial como mostram as figuras 27 e 28.
Na topologia single-ended é necessário um circuito de condicionamento do sinal analógico,
sendo que este circuito permite obter uma saída proporcional ao desequilíbrio de correntes. No
condicionamento do sinal analógico é necessário um circuito que realiza a diferença das correntes. É de
referir que o circuito de condicionamento pode ter a sua saída em tensão ou em corrente (x), e em seguida
esta é convertida em uma palavra digital (y).
Na topologia diferencial também é necessário um circuito de condicionamento, sendo que as
suas saídas podem ser em tensão ou em corrente (x1 e x2). A utilização de uma topologia diferencial irá
permitir uma melhor rejeição das perturbações de modo comum e obter uma maior excursão do sinal de
saída em relação à topologia single-ended. No entanto esta topologia consume o dobro da potência e
ocupa uma maior área.
31
Sendo o objetivo realizar a conversão do sinal analógico para digital realiza-se uma comparação
dos ADCs mais utilizados. Tendo em conta as especificações do sensor magnético, escolheu-se o ADC mais
adequado para o seu funcionamento.
Existem inúmeros tipos de ADC, no entanto os mais comuns são o flash, SAR, dupla rampa e
sigma delta. A tabela seguinte compara os ADCs mais utilizados em relação à velocidade, resolução, área
e consumo energético [10].
Tabela 9 - Comparação entre os vários ADCs.
Tipo de ADC Velocidade Resolução típica
(bits)
Área Consumo
Flash Alta 12 Alta Alta
SAR Média - Alta 16 Baixa Baixa - Média
Dupla Rampa Baixa 18 Média Baixa - Média
Sigma Delta Baixa 24 Média Baixa
O foco principal do projeto baseou-se no estudo do MAGFET, no entanto decidiu-se desenvolver
um ADC simples para obter uma saída digital com baixa resolução.
O sistema em que o sensor magnético irá ser inserido tem uma frequência de clock igual a 31.25
kHz, sendo que a aquisição dos dados do Sensor não é realizada frequentemente e por isso não é
necessário ter uma grande velocidade de resposta do ADC. Assim a simplicidade de implementação e o
consumo será os fatores mais importantes para a escolha do ADC.
As topologias mais adequadas são o sigma delta e dupla rampa. Ambas têm o consumo baixo e
velocidade também baixas, no entanto devido à sua simplicidade de implementação escolheu-se o ADC
de dupla rampa. Referir que os de dupla rampa também podem ser designados por ADCs de integração,
e estes são muito utilizados em voltímetros digitais [10].
4.1. ADC de dupla rampa single-ended vs diferencial
Nesta secção faz-se uma análise das duas topologias possíveis para a implementação do ADC de
dupla rampa single-ended e diferencial. A topologia diferencial tem uma maior excursão de saída em
relação à single-ended. O aumento da excursão é muito importante em circuitos que tem uma fonte de
alimentação de baixo valor [11].
32
Figura 29- ADC de dupla rampa com uma topologia single-ended (a) e o funcionamento do integrador em função do
tempo (b).
O ruído de modo comum e outras não linearidades são canceladas no amplificador diferencial,
isto porque os circuitos diferenciais são balanceados (simétricos). Isto é, em modo diferencial as
componentes harmónicas pares em ambas as saídas são canceladas [12].
A topologia diferencial tem a desvantagem que o AMPOP diferencial necessita de realimentação
de modo comum (CMFB) para controlar e manter um valor correto para a tensão de modo comum na
saída [14]. Sem esta realimentação, o mais pequeno desequilíbrio nos transístores de saída pode fazer
com que o AMPOP deixe de funcionar como pretendido.
A figura 29 mostra o esquema de um ADC de dupla rampa com topologia single-ended (a) e o
seu funcionamento em função do tempo (b).
Durante o tempo T1 o condensador irá ser carregado pela tensão de entrada (Vin), em que T1 é o
tempo máximo do contador (volta completa). Em seguida pelo o bloco de controlo efetua-se o reset ao
contador e muda-se o switch para a tensão de referencia (Vr). A tensão Vr irá descarregar o condensador
até que a tensão Vx seja igual a zero e o comparador (AMPOP2) dá o sinal ao bloco de controlo para parar
o contador.
Assim o tempo de descarga (T2) é proporcional ao sinal de entrada (Vin) e o contador apresenta o resultado
em binário. É de salientar que o ADC apresentado na figura 29 tem uma entrada em tensão, no entanto
também podia ter uma entrada em corrente com a remoção da resistência R1.
Pelo esquemático da figura 29(a) obteve-se as equações das correntes i1 e i2 durante o tempo T1:
𝑖1 = 𝑉𝑖𝑛
𝑅1 (24)
𝑖2 = −𝐶 𝑑𝑉𝑖𝑛
𝑑𝑡 (25)
33
Ao igualar as correntes i1 e i2 obter-se a tensão de saída (v01) em função do tempo T1.
𝑣𝑜1(𝑡) = − 1
𝑅1𝐶1 ∫ 𝑉𝑖𝑛
𝑇1
0 𝑑𝑡 (26)
Assim na equação 26 têm-se a integração da tensão de entrada em função da resistência e do
condensador (RC). Este produto RC é designado constante de tempo de integração (τ), em que a partir de
τ permite regular o seu valor de saída(Vx) para um dado tempo T1.
Como o ADC de dupla rampa tem 2 fases para o condensador (carregar e descarregar), o valor de RC sofre
menos de dispersão de fabrico em relação a um ADC de rampa simples. O ADC de rampa simples demora
menos tempo, no entanto sofre mais da dispersão de fabrico isto porque este só tem 1 fase para o
condensador (fase de carregar).
O tempo de carga do condensador (T1) é igual ao número máximo de interações do contador (N).
E cada interação é obtida a partir de um período de relógio (Tclock). Salientar que o tempo máximo de T1
corresponde à máxima tensão de Vx.
𝑇1 = 𝑇𝑐𝑙𝑜𝑐𝑘 ∗ 𝑁 (27)
𝑇𝑐𝑙𝑜𝑐𝑘 =1
𝑓𝑐𝑙𝑜𝑐𝑘 (28)
N= 2𝑛 (29)
, sendo 𝑛 igual ao número de bits do contador.
Para o tempo de descarga do condensador (T2) o valor da tensão de saída(v02) é semelhante à da
equação 26 , sendo que na descarga é efetuada a partir de uma tensão de referência(VREF) .
𝑣𝑜2(𝑡) = −1
𝑅1𝐶1 ∫ 𝑉𝑅𝐸𝐹
𝑇2
0 𝑑𝑡 (30)
34
Figura 30 - ADC de dupla rampa com uma topologia diferencial (a) e o funcionamento do integrador em
função do tempo (b).
O tempo T2 depende da tensão de entrada (Vin) obtida durante o tempo T1 , em que quanto maior
a tensão de Vin maior será o tempo de descarga do condensador. Ao igualar as equações das tensões de
carga e descarga (v01 e v02 ) obtêm-se uma equação do tempo T2 em relação á tensão de entrada 𝑉𝑖𝑛 .
𝑣 = − 1
𝑅1𝐶1 ∫ 𝑉𝑖𝑛
𝑇1
0
𝑑𝑡 − (−1
𝑅1𝐶1 ∫ 𝑉𝑅𝐸𝐹
𝑇2
0
𝑑𝑡 ) = 0 (31)
−𝑉𝑖𝑛(𝑇1 − 0) + 𝑉𝑅𝐸𝐹 (𝑇2 − 0) = 0 (32)
𝑇2 = 𝑉𝑖𝑛 𝑇1
𝑉𝑅𝐸𝐹 (33)
O tempo máximo da conversão analógica-digital será igual à soma do tempo máximo da carga
(T1max) e da descarga do condensador (T2max).
𝑇2𝑚𝑎𝑥 = 𝑇1𝑚𝑎𝑥 (34)
𝑇𝑡𝑜𝑡𝑎𝑙𝑚𝑎𝑥 = 𝑇1𝑚𝑎𝑥 + 𝑇2𝑚𝑎𝑥 (35)
Outra alternativa para a implementação do ADC é usar o ADC de dupla rampa com topologia
diferencial em vez do single-ended. A figura seguinte apresenta o esquemático e o funcionamento do ADC
diferencial.
Durante o tempo T1,a corrente i2 (Vin1/R1) carrega o condensador C1 e a corrente i3 (Vin2/R3)
descarrega o condensador C2. Em seguida no tempo T2 realiza-se o processo contrário, em que a corrente
i2 descarrega o condensador C1 e a corrente i3 carrega o condensador C2 até que a tensão Vx1 e Vx2
igualarem-se. Quando esta situação acontece o comparador (AMPOP2) gera o sinal para o bloco de
controlo e o contador apresenta o resultado em binário. Sendo semelhante à topologia anterior, o tempo
T2 é proporcional ao sinal diferencial de entrada.
35
Figura 31 – Espelho de corrente simples(a) e espelho de cascode
(b).
4.2. Topologia Single-ended
Como referido anteriormente (figura 27), com a topologia single-ended é necessário a
implementação de um circuito para obter a diferença de correntes entre os drains (∆Id) e em seguida esta
diferença entra num ADC de dupla rampa, traduzindo em um sinal digital.
4.2.1. Circuito analógico
Neste subcapítulo analisa-se cada topologia e escolhe-se a mais adequada para realizar a
diferença de correntes. Toda a análise dos circuitos analógicos é realizada na tecnologia CMOS 0.13um da
UMC e utiliza-se correntes ideais para simular as correntes do MAGFET.
Para realizar a diferença das correntes apresentam-se 2 possibilidades:
• Circuito com espelhos de correntes
• Circuito com Amplificadores Operacionais (AMPOP) e espelhos de corrente.
A diferença de corrente entre os drains do MAGFET pode ser obtida através de espelhos de
corrente, os quais podem ser simples ou cascode. A figura seguinte representa ambos os tipos.
Por exemplo na figura 33(a), a corrente de referência do transístor Q1 (IREF) gera uma tensão Vgs
e essa tensão é aplicada no transístor Q2, permitindo que o transístor Q2 gere uma corrente igual a IREF.
Para que esta situação aconteça, os transístores Q1 e Q2 terem de ter o mesmo tamanho e VDS.
Idealmente pretende-se que o circuito espelhe uma corrente constante para diferentes tensões
de VDS no transístor Q2. O espelho de corrente cascode tem melhor desempenho relativamente a este
aspeto do que o espelho simples.
36
Figura 32 – circuito da diferença de correntes com espelhos cascode.
A figura 32 apresenta um circuito que realiza a diferença de correntes com espelhos cascode.
Nesta fase de análise utilizam-se fontes de correntes ideais para representar a corrente em cada drain do
MAGFET, sendo representada por Id1 e Id2.
O circuito acima espelha as correntes Id1 e Id2 através de cada cascode ligado a VDD, sendo
necessário espelhar mais uma vez Id2 com um espelho cascode ligado à massa e assim obter a diferença
de correntes no nó de saída (Isub).
É de referir que se utiliza uma fonte de tensão imposta na saída Vout, sendo conveniente que o seu valor
seja metade da fonte de alimentação VDD/2. Esta fonte simula a tensão de entrada de modo comum no
ADC.
O espelho cascode melhora significativamente a influência da modulação de comprimento do canal, mas
ainda assim existe um erro DC associado. Pelo estudo efetuado no artigo [13], a introdução de
Amplificadores Operacionais (AMPOP) em espelhos de corrente irá melhorar esse efeito.
37
Figura 33 - circuito da diferença de correntes com AMPOPs e espelho de correntes.
A figura 33 representa o circuito com AMPOPs e espelhos de corrente. A introdução do AMPOP
com realimentação negativa em espelhos de corrente cascode permite igualar as tensões VDS nos
transístores e assim obter na saída uma diferença de corrente mais exata [13]. Mais uma vez utiliza-se
uma fonte de tensão imposta na saída (Vout) para simular a entrada no ADC de dupla rampa.
A corrente do transístor Q1 e Q2 pode ser diferente devido à modulação do comprimento de
canal, para reduzir esse efeito o AMPOP1 permite igualar as tensões nos drains do transístor Q1 e Q2
através da realimentação negativa. A tensão aplicada na gate do transístor Q4 tem de ser a mesma tensão
aplicada em VB1, assim quando as tensões diferenciais forem iguais o AMPOP1 tem de apresentar uma
tensão de modo comum na saída igual a VB1 e assim garante que a corrente do transístor Q3 seja igual à
corrente do transístor Q4 [13].
Os AMPOP2 e AMPOP3 funcionam com o mesmo princípio, para igualar as tensões nos
transístores e garantir uma corrente exata em cada um deles. Assim o espelho de corrente ligado à massa
(Q9 e Q10) espelha a corrente Id1, e efetua-se a diferença de corrente (Isub) com a do transístor Q8 (corrente
Id2) [12].
Por simulação verificou-se que quanto maior for o ganho do AMPOP mais exato será o resultado
da diferença de correntes. O AMPOP 1 e 2 têm de possuir uma tensão de entrada diferencial igual a 1V,
enquanto que o AMPOP 3 têm de possuir uma tensão de entrada de 0.6V. Em relação à tensão de modo
comum na saída, os AMPOPs têm de possuir uma tensão de 0.6V.
38
Figura 34 – AMPOP de 1 andar com espelho de corrente em cada entrada.
A figura seguinte mostra o AMPOP desenvolvido e utilizado no circuito anterior para o AMPOP 1,
2 e 3. Devido ao ganho do AMPOP é possível utilizar este circuito para cada AMPOP, sendo que este obtém
a mesma saída de modo comum (0.6V) para uma tensão de entrada de 0.6V ou 1V.
O AMPOP tem um ganho linear de 1469 (63.34 dB) para frequências até 10 kHz. Sendo que o
interesse é obter a diferença das correntes, não é necessário o AMPOP ter uma grande largura de banda.
A tabela seguinte mostra as características do AMPOP desenvolvido.
Tabela 10- Características do AMPOP de 1 andar desenvolvido.
AMPOP de 1 andar
Parâmetros Valor / Unidade
Ganho
diferencial
63.34 dB
Ganho
comum
-41.24 dB
CMRR 104.58 dB
Consumo 4.52 uA
Largura de
banda
0 – 10 kHz
PSRR+ 67.654 dB
Tensão de
saída em
modo
comum
692.932 mV
39
Realizou-se uma comparação entre os dois circuitos em relação ao erro sistemático no resultado
da diferença de correntes, à variação da tensão de alimentação de ±10%, à dispersão do processo de
fabrico e ao consumo. A tabela seguinte mostra a comparação entre os dois circuitos com as correntes ID1
e ID2 iguais a 50 µA (sem desequilíbrio no resultado).
Tabela 11 – Comparação entre o espelho cascode e o circuito com os AMPOPs.
Erro sistemático
(µA)
Variação da
tensão de ±
10% (nA)
Dispersão do
processo de
fabrico(nA)
Consumo
(µA)
Espelhos
Cascode
± 0.02
7 10 200.00
Circuito com
AMPOPs e
espelhos de
corrente
± 0.01
0.1 2 213.56
Pela tabela anterior verifica-se que o circuito com os AMPOPs e espelhos de corrente têm um
menor erro sistemático no resultado e menor dispersão de fabrico. No entanto devido à introdução de
AMPOPs, este circuito tem um consumo ligeiramente maior.
Se a escolha para a implementação do sistema for a topologia single-ended, o circuito para realizar a
diferença de correntes será o circuito com AMPOPs e espelhos de corrente. Isto porque têm um melhor
desempenho no resultado, menor variação da tensão de alimentação e uma menor dispersão de fabrico.
40
Figura 35 – Esquemático da implementação do sensor magnético com topologia single-ended.
4.2.2. ADC single-ended
A figura seguinte representa a implementação do sensor magnético com topologia single-ended,
em que o desequilibro de correntes é traduzido em um sinal digital, sendo utilizado o ADC de dupla rampa.
Como estudado anteriormente, a corrente de diferença ∆Id é proporcional ao tempo de descarga
do condensador e o contador apresenta o resultado através do bloco de controlo. Pela análise efetuada
na tecnologia, para o funcionamento do esquemático da figura 36 é necessário impor uma tensão igual a
0.6 V à entrada dos AMPOPs (Vc) de modo a garantir o modo comum de entrada no integrador. É preferível
que o modo comum de entrada e de saída do integrador (AMPOP1) seja igual a metade da fonte de
alimentação (0.6V) pois o circuito é alimentado com 0 e 1.2 V.
41
Figura 36 – Funcionamento do ADC de dupla rampa single-ended.
A figura seguinte representa o funcionamento do integrador (AMPOP1) e do comparador
(AMPOP2) no ADC single-ended. Refira-se que ∆Id1 e ∆Id2 representam diferentes correntes do circuito da
diferença (∆Id).
Devido ao modo comum de saída do integrador, no instante inicial a tensão Vx está em 0.6 V.
Durante o período máximo do contador (Tc) a tensão Vx aumenta proporcionalmente à corrente de
entrada. Sendo que para um valor máximo da corrente de entrada (neste caso é ∆Id2), tem-se a tensão
máxima de Vx igual a 1.2V e consequentemente o tempo máximo de conversão do ADC.
Em seguida, o contador começa de novo a contagem e só para a contagem quando a tensão Vx
for igual a 0.6 V. Este sinal de paragem é dado pelo comparador (Vy), que muda de estado quando a tensão
Vx for igual a 0.6 V.
Conclui-se que o integrador single-ended funciona com uma excursão de saída entre 0.6 a 1.2 V.
É de referir que o ADC da figura 35 tem a sua entrada em corrente, no entanto uma alternativa podia ser
um outro circuito que realize a conversão de corrente para tensão.
42
Figura 37- Esquemático da implementação do sensor magnético em diferencial, com
entrada em corrente.
4.3. Topologia diferencial
Outra alternativa para a implementação do sensor magnético é o ADC diferencial, topologia esta
que irá permitir aumentar a excursão máxima de saída e ser imune a outros aspetos como, por exemplo,
a perturbações de modo comum.
A topologia diferencial permite obter a entrada do ADC em tensão ou em corrente. A figura
seguinte apresenta um ADC diferencial de dupla rampa com entrada em corrente. É salientar que os
condensadores do integrador (C1 e C2) têm de ser iguais para obter um desequilibro proporcional às
correntes de entrada do integrador.
O funcionamento é semelhante à topologia single-ended, em que inicialmente a corrente ∆I1
carrega o condensador C1 e a corrente ∆I2 descarrega o condensador C2. Em seguida realiza-se o processo
contrário, em que a corrente de referência (IREF) descarrega o condensador C1 e outra corrente igual
carrega o condensador C2. E o contador nesta fase realiza a contagem de números de períodos de relógio
até a tensão diferencial (Vy) ser igual a zero, o que acontece quando as tensões do integrador (Vxo+ e
Vxo-) se igualam.
43
Figura 38- Esquemático da implementação do sensor magnético em
diferencial, com entrada em tensão.
Para a topologia da figura 37, o MAGFET é polarizado com duas correntes iguais e constantes (I).
Na ausência de campo magnético não existe desequilíbrio de correntes nos drains e, idealmente, conclui-
se que:
• I= Id1 = Id2 ; Vxd = 0 ;
Quando aplicado um campo magnético irá existir um desequilíbrio de correntes nos drains e assim
uma corrente ∆I1 carrega o condensador C1, e outra corrente ∆I2 descarrega o condensador C2. As
correntes ∆I1 e ∆I2 são obtidas pela diferença entre a corrente constante (I) e a variação de corrente em
cada drain (Id1 e Id2). Por exemplo o aumento de Id1 resulta em uma diminuição de Id2 na mesma proporção
e consequentemente um desequilíbrio positivo no integrador diferencial (e vice-versa):
• Desequilíbrio positivo → Id1 >Id2; ∆I1 > ∆I2 ; ∆I >0 e Vxd >0 ;
• Desequilíbrio negativo →Id1 < Id2; ∆I1 < ∆I2 ; ∆I <0 e Vxd < 0;
Outra alternativa diferencial é a figura seguinte. Salientar que tem o mesmo funcionamento do ADC
diferencial anterior, só que tem entrada em tensão, que por sua vez é convertido para uma corrente que
entra ou sai do condensador. No entanto o sinal de referência é uma corrente isto porque é preferível
gerar uma corrente do que uma tensão.
Assim na ausência de campo magnético, idealmente não existe desequilibro de correntes e as tensões
V1 e V2 não variam.
• Id1 = Id2 e V1 = V2;
• Consequentemente I3 = I4 e Vxo+ = Vxo-, que por sua vez Vxd = Vxo+ – Vxo-= 0 e Vy = 0;
44
Figura 39 - Funcionamento de cada saída do integrador diferencial, com entrada em tensão ou em
corrente.
Quando existe campo magnético aplicado, as tensões V1 e V2 variam consoante o desequilibro
positivo ou negativo das correntes Id1 e Id2.
• Desequilíbrio positivo → Se Id1 > Id2; V1 > V2; Consequentemente I3 > I4 e Vxo+ > Vxo- ; Vxd > 0 e
Vy >0 ;
Desequilíbrio negativo → Se Id1 < Id2; V1 < V2; Consequentemente I3 < I4 e Vxo+< Vxo- ; Vxd < 0 e Vy < 0;
A figura seguinte apresenta o funcionamento de cada saída do integrador diferencial, quer para uma
entrada em tensão ou em corrente.
Como o integrador é diferencial permite que cada saída do integrador idealmente realize metade
da excursão máxima da alimentação (VDD/2). Assim Vxo+ aumenta de 0.6 V a VDD e Vxo- diminui de 0.6V até
zero durante o tempo Tc .Durante o tempo Td o contador realiza a contagem até as tensões Vxo+ e Vxo-
se igualarem (0.6 V). Como referido anteriormente, é preferível que o modo comum de entrada e de saída
do integrador seja igual a metade da fonte de alimentação (0.6V) pois o circuito será alimentado de 0 e
1.2 V.
45
Figura 40 - Funcionamento do ADC de dupla rampa diferencial, com entrada em
tensão ou em corrente.
A figura seguinte representa o funcionamento do integrador diferencial e do comparador (Vy),
quer para uma entrada em tensão ou em corrente. Salientar que a tensão diferencial (Vxd) é a diferença
entre as duas tensões de saída do integrador diferencial (Vxo+ - Vxo-).
Assim verifica-se que o integrador diferencial tem uma excursão de saída entre 0 a 1.2 V, sendo
o dobro da excursão em relação à topologia single-ended. Salienta-se que, idealmente, o integrador tem
uma excursão diferencial entre -1.2 a 1.2 V, no entanto como a alimentação do circuito é de 0 a VDD só é
possível aproveitar a parte positiva da excursão.
46
4.4. Comparação dos circuitos apresentados
Neste subcapítulo realiza-se uma comparação das topologias apresentadas e escolhe-se a
topologia adequada para detetar o desequilíbrio de correntes e obter um sinal digital proporcional ao
campo magnético. A tabela seguinte apresenta as vantagens e desvantagens entre as topologias single-
ended e diferencial [10].
Tabela 12 – Comparação entre a topologia single-ended e diferencial.
Topologia single-ended Topologia diferencial
Vantagens
- Menor consumo.
- Menor área.
- Maior simplicidade.
- Não é necessário CMFB.
- Maior excursão de saída.
- Menos sensível a perturbações
de modo comum.
- Não é necessário utilizar uma
fonte de referência Vc .
Desvantagens
- Menos excursão de saída.
- Mais sensível a perturbações
de modo comum.
- É necessário utilizar uma fonte
de referência Vc.
- Maior consumo.
- Maior área.
- Maior complexidade.
- É necessário CMFB.
Pela análise efetuada aos circuitos conclui-se que é preferível utilizar uma topologia diferencial
para a implementação do sensor magnético integrado. Em que a maior vantagem é a excursão de saída e
ser imune ao ruído e às perturbações de modo comum.
Sendo que a topologia diferencial será a utilizada para implementar o sensor magnético, no
subcapítulo anterior observou-se que a entrada no ADC diferencial pode ser em corrente ou tensão.
47
Sendo assim a tabela 13 apresenta as vantagens e desvantagens do ADC diferencial com entrada
em corrente e em tensão.
Tabela 13 – Comparação entre ADC diferencial de corrente e de tensão.
ADC diferencial de corrente ADC diferencial de tensão
Vantagens
- Não é necessária resistência
no integrador.
--Mais adequado para
frequências de clock mais
altas.
- Ocupam menos área.
- Permite o funcionamento
para qualquer frequência
devido à regulação do tempo
de integração (τ ).
- Mais adequado para
frequências de clock mais
baixas.
Desvantagens
- Não regula bem a constante
de tempo de integração (τ).
- Para frequências baixas e
correntes baixas, o integrador
satura-se rapidamente.
-Para frequências baixas é
necessário um valor de C
elevado.
- É necessária resistência no
integrador.
-Para frequências baixas é
necessário valor de R e C
elevados.
-Ocupam maior área.
Pela tabela anterior verifica-se se utilizamos uma frequência de clock mais baixa será preferível utilizar o
ADC com entrada em tensão isto porque permite regular a constante de tempo de integração (τ =RC). No
entanto tem a desvantagem que o valor de R e C podem ser muito elevados e assim ocupam uma grande
área no chip a desenvolver.
Como o clock do sistema é de baixa frequência e o MAGFET possui um desequilibro de correntes
pequenas (na ordem dos nano Amperes), escolheu-se usar o ADC de entrada em tensão e assim a partir
do RC regular o tempo de integração do ADC.
48
Figura 41 – Implementação do sensor magnético integrado na tecnologia 0.13 µm CMOS.
5. Sensor magnético integrado
Este capítulo apresenta todo o trabalho desenvolvido para a implementação do sensor
magnético integrado na tecnologia 0.13 µm CMOS. Através da análise efetuada anteriormente aos
circuitos conclui-se que é preferível utilizar uma topologia diferencial, em que um ADC de dupla rampa
com entrada em tensão será utilizado no sistema a implementar. Este ADC adequa-se melhor para a
frequência de clock (31.25 kHz) que será utilizada no sistema do sensor magnético.
A figura seguinte apresenta a implementação do sensor magnético, em que inclui o
condicionamento do sinal analógico e o ADC diferencial. É de salientar que se optou por utilizar 4 bits no
ADC, em que o objetivo deste primeiro protótipo é ter uma ideia aproximada da gama dinâmica do sensor.
A figura anterior mostra o esquema geral da implementação do sensor magnético integrado,
neste capítulo apresentam-se os circuitos utilizados em cada bloco e respetivas simulações de cada um. É
de salientar que só se realizou o layout dos MAGFETs, sendo que os restantes blocos não foi
implementado o layout.
O MAGFET irá funcionar na zona de saturação, sendo utilizada uma tensão na gate igual a 1V (Vg) e nos
drains igual a 0.6V (VD1 e VD2). Esta escolha de VD1 e VD2 permite ter o valor pretendido de modo comum
na entrada do ADC.
Como só se conseguiu realizar medições com o íman, escolheu-se utilizar o MAGFET 1A para
implementar e realizar simulações ao sistema. Esta escolha deve-se ao fato que este possui maiores
correntes nos drains em relação aos outros MAGFET`s, permitindo assim uma maior excursão de saída e
assim menores tamanhos nos condensadores e resistências a utilizar no integrador diferencial.
A tabela seguinte mostra os valores de funcionamento do MAGFET1A na ausência e com campo
magnético. É de salientar que os desequilíbrios do campo (positivo e negativo) não são simétricos, sendo
49
que esta assimetria pode ser explicada pelo o fato do MAGFET possuir um offset inicialmente e também
pode estar relacionada com o método de realização das medições.
Tabela 14 – Funcionamento do MAGFET1A no sistema.
MAGFET 1A Sem campo
(µA)
Com campo
máximo positivo
(µA)
Com campo
máximo negativo
(µA)
ID1 6,92 6,95 6,89
ID2 6,90 6,88 6,93
Total 0,02 0,07 -0,04
O condicionamento do sinal analógico é implementado com MOSFEET ligados como cargas
resistivas (M1 e M2). Esta ligação permite obter uma corrente (Id1 e Id2) em cada drain do MAGFET.
Dimensionou-se os transístores M1 e M2 para obter uma tensão de modo comum igual a 0.6V, em que
ambos têm um L=1.4 µm e w=780.0 nm.
Neste capítulo realizam-se simulações relativamente á dispersão do processo de fabrico
(corners). A tabela seguinte mostra os corners de fabrico realizados para os circuitos implementados. Estas
simulações são obtidas com o software Cadence com a tecnologia CMOS 0.13um da UMC.
Tabela 15 – Corners de fabrico realizados para os circuitos implementados.
Corner Descrição
Nominal Funcionamento típico dos componentes com 25°C de temperatura.
ff (fast-fast) Ambos os transístores n e p têm Vth menor e por isso são mais rápidos.
ss (slow-slow) Ambos os transístores n e p têm Vth maior e por isso são mais lentos.
fnsp (fast n – slow p) Os transístores n são rápidos e os p são lentos.
snfp (slow n- fast p) Os transístores n são lentos e os p são rápidos.
MC Os transístores/condensadores/resistências têm tamanhos aleatórios
e diferentes.
50
Figura 42- OTA com topologia cascode telescópico.
5.1. Integrador diferencial
Como referido no capítulo anterior, os circuitos diferenciais tem inúmeras vantagens em relação
aos single-ended e por isso são muito utilizados em circuitos integrados. O desenvolvimento do integrador
em modo diferencial irá permitir ter o dobro da excursão de saída e melhorar a influência das
perturbações de modo comum.
Para o funcionamento do integrador diferencial é necessário um AMPOP pelo menos com um
ganho de 60 dB e uma excursão de entrada e saída de modo comum igual a 0.6V. Realizou-se um estudo
das várias topologias diferenciais dos AMPOPs.
5.1.1. Topologias do AMPOP diferencial
Vão ser estudadas quatro topologias de amplificadores, em que normalmente os amplificadores
mais comuns são com entrada em tensão (impedância de entrada alta) e a saída em tensão (impedância
de saída baixa) ou em corrente (impedância de saída alta) [11].
Para aplicações com cargas de impedância elevado, o amplificador mais utilizado é o de transcondutância-
OTA. O amplificador OTA permite obter uma alta impedância de entrada e de saída, e tem a vantagem de
controlar externamente o parâmetro da condutância através de uma polarização em corrente ou tensão
[12].
A figura seguinte apresenta o amplificador diferencial OTA de 1 andar, sendo este designado por
cascode telescópico (telescopic-cascode OTA) [13].
51
Figura 44 – OTA com topologia espelhado.
É de referir que enquanto os amplificadores single-ended por causa da realimentação negativa
externa conseguem estabilizar o PFR de saída, nos amplificadores diferenciais como a realimentação é
diferencial estes necessitam de uma realimentação extra para controlar e estabilizar o modo comum nas
saídas. Assim utiliza-se um circuito designado por CMFB, que permite controlar a tensão de saída de modo
comum (Vctrl).
Esta topologia é muito utilizada em aplicações de alta frequência, em que tem um ganho elevado
e baixo consumo. No entanto tem limitações na excursão de entrada e saída do AMPOP [13].
Outra alternativa possível é o Cascode dobrado (Folded-Cascode OTA) representado na figura 43.
Esta topologia é uma modificação da topologia anterior (telescópico), em que melhora um pouco a
excursão de entrada e saída, no entanto este consume mais e tem um ganho ligeiramente menor em
relação á topologia telescópico [13]. Assim existe um trade-off entre o ganho e a excursão de saída.
Figura 43 – OTA com topologia cascode dobrado.
A figura seguinte representa outra alternativa, sendo esta designada por OTA espelhado (Current-mirror
OTA).
52
Figura 45 – AMPOP diferencial de dois andares com compensação de miller (condensador e resistência).
Figura 46 - AMPOP diferencial com topologia de dois andares, em que inclui o circuito de realimentação de modo comum (CMFB).
Esta topologia é obtida a partir de espelhos de corrente em cada entrada do AMPOP e com isso
permite obter o ganho pretendido, mas a sua excursão de saída é limitada pela introdução do CMFB
(Vctrl).
Os AMPOPs de 1 andar tem um trade-off entre o ganho e a excursão de saída, mas a sua grande
vantagem em relação aos AMPOPs de 2 ou mais andares é que tem um menor consumo. No entanto
devido as limitações dos AMPOPs anteriores optou-se por utilizar uma topologia com dois andares como
mostra a figura seguinte.
Esta topologia permite um ganho elevado e obter a excursão de entrada e de saída pretendida.
Devido ao seu elevado ganho o AMPOP pode tornar-se instável, sendo assim este necessita de uma
compensação de Miller nos andares de saída (R e C). Como referido anteriormente o AMPOP necessita de
um circuito de controlo para garantir a tensão de modo comum pretendida na saída (circuito CMFB).
5.1.2. Implementação AMPOP diferencial
A figura seguinte mostra o AMPOP diferencial de baixo consumo utilizado no integrador. Este
permite obter um ganho diferencial de 84.672 dB com uma tensão de modo comum igual a 0.6 V. Sendo
o principal objetivo um AMPOP de baixo consumo utilizou-se uma corrente de polarização (Ibias) igual a
100nA.
53
O circuito CMFB funciona como uma realimentação negativa, em que o valor de saída é ajustado
até obter o valor igual ao de referência (Vref). A deteção do valor médio de saída (Vocm) tem de ser
realizada com impedâncias elevadas para não afetar o ganho do AMPOP e por isso utiliza-se os
transístores Q11 e Q12 na zona de corte e condensadores em paralelo. A comparação realizada entre o
Vocm e Vref permite reajustar o valor da corrente no 1 andar (transístor Q7 e Q8) e consequentemente
reajustar e obter o valor desejado para cada saída (Vo+ e Vo-).
A introdução do circuito CMFB permite garantir o modo comum nas saídas do AMPOP, no
entanto a introdução de uma realimentação negativa (que também tem ganho) pode provocar a
instabilidade do AMPOP. Por isso é necessário uma compensação de miller ( R1,R2,C1 e C2) para realizar
a compensação de fase e garantir a estabilidade do AMPOP. Os condensadores têm um valor igual a 203
fF e as resistências são de 100 kΩ.
A tabela 16 mostra as caraterísticas do AMPOP diferencial desenvolvido.
Tabela 16 – Características do AMPOP diferencial de 2 andares.
Características do AMPOP desenvolvido (VDD= 1.2V, VSS = 0, TA = 25° C)
Valor / Unidade
Ganho diferencial 84.67 dB
Ganho de modo comum - 37.8 dB
CMRR 122.47 dB
Margem de fase 70°
Tensão de offset máxima na entrada (|Vos|) 4 mV
Consumo de corrente 2.7 uA
Largura de banda 100 Hz
Tensão comum de saída 600 mV
PSRR+ 96.27 dB
Excursão de saída (Vo+ e Vo-) 0,086 a 1 V
Densidade espetral de ruido 248.144 µV / √𝐻𝑧 @1 kHz
12.57 µV / √𝐻𝑧 @10 kHz
Slew rate 0.590 V/µs
Uma característica importante nos AMPOPs é a sua capacidade de atenuar perturbações na saída
provenientes das linhas de alimentação. Esta propriedade é quantificada pela análise do PSRR, para este
AMPOP obteve-se um valor para o PSRR igual a 96,27 dB, e por isso pode-se concluir que o AMPOP
diferencial tem uma boa atenuação do ruido vindo da alimentação.
54
Figura 47 - Ganho do AMPOP diferencial para cada caso de dispersão de fabrico.
A figura seguinte representa o ganho diferencial para cada caso de dispersão de fabrico. Verifica-
se que o ganho mínimo para o funcionamento do amplificador diferencial é cumprido. É de referir que
para o caso MC o ganho mínimo também é cumprido.
A figura seguinte mostra o módulo e fase do ganho de tensão diferencial do AMPOP. Verificou-
se que o AMPOP tem uma margem de fase igual a 70° e que a malha de CMFB também é estável.
Figura 48 – Ganho e fase do AMPOP diferencial em malha aberta.
55
Figura 50 – Excursão de saída diferencial do amplificador para o caso nominal.
Figura 49 – Variação com a temperatura do ganho diferencial de baixa frequência.
A figura seguinte mostra o funcionamento do AMPOP em termos de ganho com a variação da
temperatura.
Pela figura anterior verifica-se uma queda do ganho com o aumento da temperatura, no entanto
esta queda não é muito significativa entre -40° a 110°.
A figura seguinte mostra a excursão de saída diferencial do AMPOP no caso nominal. É de
salientar que o AMPOP tem uma excursão diferencial de -0,85 a 0,85 V.
O fato de o AMPOP ser diferencial obteve-se um offset de entrada na ordem do nano Volts (-83.97 nV),
sendo este resultado muito baixo e ideal. É de referir que para os restantes casos de dispersão
(ff,ss,snfp,fnsp) também se obteve resultados muito baixos, na ordem dos micro Volts.
Para obter um resultado mais realista é necessário realizar simulações MC (Monte carlo), sendo
que o MC simula tamanhos aleatórios e diferentes dos transístores emparelhados no circuito. A figura
56
Figura 51 - Excursão de saída diferencial do integrador diferencial para o caso MC.
Figura 52- Saída diferencial do AMPOP (curva verde) e o slew rate do AMPOP (curva vermelha).
seguinte representa a excursão de saída para o caso MC. Esta simulação já apresenta um resultado mais
realista com um valor máximo de offset de entrada igual a 4 mV.
O slew rate (SR) do AMPOP diferencial pode ser simulando aplicando um escalão de tensão
diferencial na entrada, e observando a variação temporal da saída diferencial. A figura seguinte mostra a
saída diferencial do AMPOP com uma variação de entrada diferencial de 0.2V e a taxa de variação da
tensão de saída (SR =max( 𝑑(𝑣𝑜)
𝑡).
Pela figura anterior verifica-se que existe um segmento de reta durante a transição na saída para
outro valor, sendo que esta reta evidencia o fenómeno de slew rate. Assim obteve-se um slew rate igual
a 0.590 V /µs, sendo este valor bastante aceitável para o AMPOP diferencial.
57
A tabela seguinte mostra as dimensões dos transístores usados na implementação do AMPOP
diferencial.
Tabela 17 – Dimensões dos transístores utilizados no AMPOP diferencial de dois andares.
Transístores Comprimento (L) Largura (W)
PMOS Q1 20 µm 1 µm
PMOS Q2 1 µm 500 nm
PMOS Q3 20 µm 1.92 µm
PMOS Q4 1 µm 500 nm
PMOS Q5, Q6 1 µm 600 nm
NMOS Q7, Q8 10 µm 500 nm
NMOS Q9, Q10 1 µm 900 nm
PMOS Q11, Q12 120 nm 320 nm
PMOS Q13 20 µm 3.48 µm
PMOS Q14, Q15 10 µm 8 µm
NMOS Q16, Q17 10 µm 900 nm
58
Figura 53- Implementação do integrador diferencial com entrada em tensão.
5.1.3. Implementação do integrador diferencial
A figura seguinte mostra a implementação do integrador diferencial com entrada em tensão.
Utilizou-se VREF para garantir o modo comum na fonte de corrente de referência IREF.
Utiliza-se transístores NMOS para funcionar como switch`s, em que a ativação de cada transístor
(INT1, INT2, INT3 ou INTR) é realizada pelo bloco de controlo. No entanto nesta fase do projeto gerou-se
os sinais de controlo dos interruptores com fontes vpulse. A ativação do INTR nos transístores M9 e M10
permite o reset do integrador diferencial, forçando os condensadores a ter a tensão diferencial igual a 0.
É de referir que quando o integrador tem uma excursão positiva é ativado o switch INT2 e quando
tem uma excursão negativa é ativado o switch INT3. O bloco de controlo ativa o switch consoante o valor
de saída diferencial, em que a deteção do desequilíbrio positivo e negativo é realizada através de um
comparador.
59
Figura 54 – Funcionamento do integrador diferencial para um desequilíbrio máximo negativo no
sensor MAGFET.
Figura 55 - Funcionamento do integrador diferencial para um desequilíbrio máximo positivo no sensor
MAGFET.
A figura seguinte representa o funcionamento do integrador para um desequilíbrio máximo
negativo no sensor MAGFET.
Pela figura anterior verifica-se que a excursão diferencial consegue obter na saída aproxidamente 1V de
pico no entanto como os desequilibrios magnéticos (positivo e negativo) obtidos com o íman não são
simetricos, o desequilibrio positivo só consegue obter metade da excursão de VDD como mostra a figura
seguinte.
60
Figura 56- Saída diferencial positiva e negativa do AMPOP em relação ao
corners de fabrico nos transístores
Figura 57 - Saída diferencial positiva e negativa do AMPOP em relação à
simulação MC com transístores, condensadores e resistências.
A figura seguinte mostra a saída diferencial do AMPOP (desequilíbrio positivo e negativo) para
corners de fabrico nos transístores. Verifica-se que não existe muita discrepância do integrador para cada
um dos corners.
A figura seguinte mostra a mesma saída diferencial, mas com simulação MC. Esta simulação
verifica a hipótese de os transístores, condensadores e resistências emparelhados não o estarem
simétricos. Verifica-se que existe alguma discrepância durante a primeira fase de integração, sendo esta
fase onde as correntes do MAGFET entram no integrador diferencial.
61
Figura 58 - Saída diferencial positiva e negativa do AMPOP com variação da fonte de alimentação de ± 5%.
A figura seguinte mostra a saída diferencial do AMPOP (desequilíbrio positivo e negativo) com
variação da fonte de alimentação de ± 5%. Com a fonte de alimentação abaixo de 5% verifica-se que atinge
um valor superior em relação ao valor típico, no entanto não existe muita discrepância entre os três casos.
A tabela seguinte mostra os valores dos componentes utilizados no integrador diferencial.
Tabela 18 – Valores dos componentes utilizados para o integrador diferencial
Componentes Valor
R1 30 kΩ
R2 20 kΩ
C 12 pF
IREF 35 nA
VREF 0.6 V
PMOS M1 e M2 W= 1.1 µm; L=740 nm;
NMOS M3, M4, M5, M6, M7 e M8 W= 5 µm; L=10 µm;
62
Figura 59 – Sinais enviados para o bloco de controlo.
Figura 60 – Comparador de 2 andares.
5.2. Comparador
Para o sistema são necessários 2 comparadores para gerar os sinais para o bloco de controlo
(Controlo_ADC e Controlo_S). O sinal Controlo_ADC permite controlar o contador e a mudança dos
interruptores no circuito, enquanto que o Controlo_S permite detetar se o desequilibro do campo é
positivo ou negativo. Este controlo de sinal permite variar o sentido (carga ou descarga) da corrente de
referência em cada entrada, tendo em conta o valor diferencial de saída do integrador.
A figura seguinte mostra os dois comparadores, em que estes sinais são enviados para o bloco
de controlo. É de referir que VREF é igual VDD/2 e que se implementou o mesmo comparador para ambos
os sinais de controlo.
A figura seguinte mostra o circuito dos comparadores implementados. É de referir que se utilizou
uma corrente de polarização (Ibias) igual a 50nA.
63
Figura 61 – Ganho diferencial do comparador para cada caso de dispersão de fabrico.
Para o funcionamento dos comparadores é necessário o desenvolvimento de um AMPOP com
um ganho mínimo de 60 dB, no entanto com a utilização de um AMPOP de 2 andares tem-se um ganho
mais elevado. A tabela seguinte mostra as características do comparador desenvolvido.
Tabela 19 – Características do comparador de 2 andares.
Comparador de 2 andares
Características do AMPOP desenvolvido (VDD= 1.2V, VSS = 0) Valor / Unidade
Ganho diferencial (malha aberta) 91.27 dB
Ganho comum -5.273 dB
Tensão de offset de entrada (Vos) 5 mV
CMRR 96.543 dB
Consumo de corrente 614.874nA
Largura de banda 0- 16 kHz
Tensão comum de saída 603.19 mV
PSRR+ 134.56 dB
Densidade espetral de ruido 381.37 mV / √𝐻𝑧 @1 kHz
5.18 mV / √𝐻𝑧 @10
kHz
Slew rate 0.47 V/µs
A figura seguinte representa o ganho diferencial para cada caso de dispersão de fabrico. Verifica-
se que não existe uma grande diminuição do ganho e o ganho mínimo para o funcionamento do
comparador é cumprido. É de referir que para o caso MC o ganho mínimo também é cumprido.
64
Figura 62 – Excursão de saída do comparador em relação á dispersão de fabrico.
Figura 63 - Excursão de saída do comparador para o caso MC.
A figura seguinte representa a excursão de saída do AMPOP para cada caso de dispersão de
fabrico, não se notando uma variação significativa.
A figura seguinte representa a excursão de saída para a simulação MC. Note-se que a tensão de
offset máxima do comparador é igual a 5 mV.
65
Figura 64 – Ganho diferencial do comparador com variação da temperatura.
Figura 65 – Saída do comparador (curva verde) e o slew rate do comparador (curva vermelha).
A figura seguinte mostra o funcionamento do comparador em termos de ganho com variação de
temperatura.
Devido ao elevado ganho do comparador, este também varia significativamente com a variação
da temperatura. No entanto mesmo para o pior caso com um ganho de 77 dB a uma temperatura de 120°,
o comparador ainda tem o ganho necessário (ganho mínimo de 60dB) para o seu funcionamento. Assim
pode-se concluir que o comparador funciona corretamente entre -40 a 120°.
A figura seguinte mostra o slew rate do comparador. Este foi obtido da mesma forma que o
AMPOP diferencial. Aplicou-se um escalão na entrada de 0 para 1.2V e obteve-se um slew rate igual 0,47
V /µs.
66
Figura 66 –Esquema do Latch SR (a) e a sua tabela de verdade (b).
A tabela seguinte mostra as dimensões dos componentes utilizados no comparador.
Tabela 20 – Dimensões dos componentes utilizados no comparador.
Transístores Comprimento
(L)
Largura (W)
PMOS Q1 10 µm 0.5 µm
PMOS Q2 10 µm 1.62 µm
PMOS Q3 2 µm 0.9 µm
PMOS Q4 2 µm 0.5 µm
PMOS Q5 2 µm 0.5 µm
NMOS Q6 10 µm 0.5 µm
NMOS Q7 10 µm 0.5 µm
NMOS Q8 2.16 µm 0.8 µm
5.3. Contador
A implementação do contador é realizada com flip-flops (portas lógicas), em que os flip-flops são
muito utilizados na eletrónica digital e estes podem ser flip-flop SR, flip-flop D, flip-flop T e flip-flop JK,
este com diferentes opções.
A figura seguinte mostra o Latch SR com portas lógicas NAND. Este tem a desvantagem de ter
uma condição ambígua quando o Set e Reset está a high. É de referir que o circuito da figura 64(a) só
reage quando o enable está a 1.
67
Figura 68 – Flip-flop JK mestre-escravo implementado para o desenvolvimento do contador.
Figura 67 - Flip-flop SR mestre-escravo.
Os latchs variam a saída de uma forma assíncrona com a entrada, enquanto que a utilização de
flip-flops essa variação é síncrona com um pulso de entrada (clock). A figura seguinte representa um flip-
flop SR mestre-escravo, em que a mudança de estado ocorre de maneira sincronizada com o sinal do
clock.
O flip-flop JK é outra alternativa para a implementação sendo este muito semelhante ao flip-flop
SR, em que a principal diferença é que o JK não tem a condição ambígua do flip-flop SR. Isto é quando as
entradas J e K estão a high existe uma comutação nas saídas (Q e ).
A figura seguinte representa o flip-flop JK mestre-escravo implementado no projeto, em que esta
topologia tem um feedback para a entrada.
A figura anterior é constituída por dois flip-flops JK, em que o flip-flop “escravo” tem uma entrada
de clock inversa do flip-flop “mestre” para permitir que as saídas Q e mudem só quando o clk muda de
low para high (flanco ascendente).
68
Figura 69 – Contador de 4 bits desenvolvido com flip-flops JK.
Figura 70 – Funcionamento do contador de 4 bits.
A figura seguinte representa o contador implementado no sistema. É de salientar que o flip-flop
funciona na condição de comutação, pois as duas entradas do primeiro flip-flop estão a high.
Como verifica-se na figura anterior é necessário portas lógicas AND para o funcionamento
correto do contador. Por exemplo a transição do estado Q2 para high só é realizada quando os dois
estados (Q0 e Q1) anteriores estão a high.
A figura seguinte apresenta uma simulação do funcionamento do contador de 4 bits.
69
Figura 71 – Integrador diferencial com as diferentes fases do bloco de controlo
5.4. Controlador
O bloco de controlo é uma das partes mais importantes do sistema pois controla os switch’s do
ADC, o contador e mostra o valor obtido em binário. Este é inicialmente desenvolvido em código verilog
e após a compilação com portas da tecnologia, obtém-se o esquemático final.
A figura seguinte mostra um exemplo dos diferentes estados do bloco de controlo no integrador
diferencial.
Numa análise diferencial a fase de controlo T1 representa o carregamento do condensador,
sendo esta fase igual quer para um resultado positivo (Vxd+) ou negativo (Vxd-). A Fase T2 acontece
quando o contador tem o valor máximo, em que o swtich ativo é desligado e o contador faz reset. A fase
T3 ou T4 depende do resultado da fase T2, em que o switch é ativado para descarregar o condensador
consoante o valor do resultado diferencial de entrada.
70
Figura 72 – Fluxograma do código efetuado para o bloco de controlo.
A figura seguinte representa o fluxograma do código efetuado em verilog para o bloco de
controlo.
Pelo fluxograma anterior verifica-se que o controlador é desenvolvido a partir de 4 variáveis de
controlo (T1, T2, T3 e T4), em que cada uma é ativada de forma sequencial permitindo ativar/desligar
Switch, realizar reset ao contador e manipular as variáveis de saída do controlador.
Durante uma leitura no bloco de controlo é necessário ativar a entrada read, e de forma
sequencial as variáveis de controlo (e internas) são ativadas permitindo manipular o funcionamento do
controlador. Quando tiver a leitura realizada o bloco de controlo ativa a saída ready e mostra o valor
binário obtido (R0, R1, R2 e R3). Para realizar outra leitura é necessário desligar e em seguida ativar outra
vez a entrada read.
71
A figura seguinte representa o esquemático do bloco de controlo após realizada a compilação do
código verilog.
Figura 73 – Esquema com portas lógicas do bloco de controlo.
A figura seguinte mostra as características do controlador em relação ao tipo e número de gates,
a área de todas as gates desse tipo e a potência total do controlador, inclui a potência dinâmica e a de
fuga.
Figura 74 – Report do controlador em relação à área representada e à potencia.
72
Figura 75 – Report do controlador em relação aos tempos de propagação nas
gates.
A figura seguinte representa o caminho com mais atraso desde o flanco ascendente do clock até
à saída onde se dá a última transição de sinal do controlador.
O circuito reage a um dado flanco ascendente do clock, muda as portas lógicas necessárias e fica
a espera do próximo clock ascendente. O timing slack é o tempo restante sem mudanças das portas logicas
até ao próximo flanco ascendente.
Sendo o tempo de clock igual a 32 µs podemos concluir que o circuito demora 2 µs a mudar as
portas lógicas necessárias e fica a espera 30 µs do próximo flanco ascendente do clock.
73
Figura 76 – Bloco com as entradas e saídas do sensor magnético integrado.
5.5. Simulações finais ao sistema
A figura seguinte representa o bloco com as entradas e saídas do sensor magnético integrado.
Como referido anteriormente, o sistema é constituído pelo o integrador, 2 comparadores, contador e o
controlador. É de salientar que só o bloco de controlo foi implementado de forma digital, os restantes
foram implementados de forma analógica.
Como o modelo do MAGFET para simulação é semelhante a um par diferencial, este tem duas
entradas de gate para o MAGFET (MAGFET_G1 e MAGFET_G2), no entanto na realidade o MAGFET só
possui uma gate para a sua polarização. As duas entradas do MAGFET (G1 e G2) são polarizadas com 1V
de entrada.
Para efetuar a leitura de um campo é necessário ativar a entrada read e que por sua vez a saída
ready é ativada quando o sistema realiza essa leitura, apresentado o resultado obtido (R<0:3>), o sentido
do desequilíbrio (BIT_SIGNAL) e no caso de overflow ativa a flag correspondente (BIT_OVERFLOW).
74
Figura 77 – Simulação mix signal do sistema implementado, sem a presença de campo magnético no MAGFET.
A figura seguinte representa uma simulação mix signal para o sensor magnético integrado. Esta
simulação é realizada com os valores obtidos pelo MAGFET 1A na ausência de campo magnético.
Como referido anteriormente escolheu-se o MAGFET 1A para realizar as simulações porque este possui
maiores correntes nos drains em relação aos outros MAGFET`s permitindo uma maior excursão de saída
e assim menores tamanhos nos condensadores e resistências utilizadas no integrador diferencial.
Note-se que como a integração da figura anterior é negativa o BIT_SIGNAL é ativado para 1. Se a
integração fosse positiva o BIT_SIGNAL seria 0. Também se o contador na 2 fase ultrapassar o máximo da
contagem possível (15), o sistema ativa o BIT_OVERFLOW para 1.
Idealmente na ausência de campo magnético a leitura do campo deveria ser zero, no entanto o
MAGFET possui um offset e por isso sem campo obteve-se a leitura do campo com um valor decimal igual
a 3 (1100). Este erro é devido ao offset do MAGFET, no entanto o AMPOP diferencial também possui um
offset, que também pode contribuir para o erro da leitura do campo magnético.
75
Figura 78 - Simulação mix signal do sistema implementado, com um desequilíbrio negativo máximo no
MAGFET.
Figura 79 - Simulação mix signal do sistema implementado, com um desequilíbrio positivo
máximo no MAGFET.
A figura seguinte mostra uma simulação mix signal para um desequilíbrio máximo negativo do campo no
MAGFET 1A. É de salientar que integrador consegue atingir 1V de tensão diferencial na sua saída.
A figura seguinte mostra a simulação mix signal para um desequilíbrio máximo positivo do campo
no MAGFET 1A. Já esta integração só permite atingir 0.6V de tensão diferencial na saída, isto porque como
referido anteriormente os desequilíbrios do MAGFET não são simétricos.
76
A tabela seguinte mostra a leitura efetuada pelo o sistema implementado, tendo em conta os
erros de offset do MAGFET e do AMPOP diferencial.
Tabela 21 – Leitura tendo em conta os erros de offset do sistema.
Offset/ Desequilíbrio máximo do campo Leitura (valor decimal)
Offset MAGFET (Sem campo) 3
Offset AMPOP 0
MAGFET (desequilíbrio máximo positivo) 7
MAGFET (desequilíbrio máximo negativo) 13
MAGFET (desequilíbrio máximo positivo)
+ offset AMPOP
7
MAGFET (desequilíbrio negativo) + offset
AMPOP
13
Como o integrador é diferencial, o offset do AMPOP não influencia a leitura do campo magnético,
assim podemos concluir que o erro da leitura é unicamente provocado pelo erro do MAGFET que possuí
inicialmente.
A leitura do campo quer para o desequilíbrio positivo quer para o desequilíbrio negativo inclui o
erro de offset do MAGFET, por isso ao valor obtido na leitura é necessário retirar o erro inicialmente do
sistema (1100). Assim têm se um desequilíbrio máximo positivo e negativo igual a 4(0010) e 10 (0101),
respetivamente. A tabela seguinte mostra a leitura obtida pelo sistema em relação aos corners de fabrico
para os transístores da tecnologia utilizada.
Tabela 22 – Leitura obtida pelo sistema em relação ao corners para os transístores.
Corners transístores Leitura sem campo
magnético (valor
decimal)
Leitura do
campo com
desequilíbrio
máximo positivo
(valor decimal)
Leitura do campo
magnético com
desequilíbrio
máximo negativo
(valor decimal)
Nominal 3 7 13
ff 3 6 12
ss 3 8 15
snfp 3 7 13
fnsp 3 7 14
77
Figura 80 – Simulação mix signal para o pior caso dos corners para um desequilíbrio máximo negativo.
A tabela seguinte mostra a leitura obtida pelo sistema em relação aos corners de fabrico para os
condensadores e resistências. Para os condensadores e a resistências os corners são relacionados com um
valor típico, valor máximo e valor mínimo. É de salientar que existe uma variação decimal igual a 2 para
os 3 casos referidos na tabela abaixo.
Tabela 23 - Leitura obtida pelo sistema em relação ao corners para os condensadores e resistências.
Corners condensadores/
Resistências
Leitura sem
campo magnético
(valor decimal)
Leitura do campo com
desequilíbrio máximo
positivo (valor
decimal)
Leitura do campo
magnético com
desequilíbrio máximo
negativo (valor
decimal)
Tipico/Tipico 3 7 13
Tipico/Max 2 6 12
Tipico/Min 4 8 14
Max/Tipico 3 7 14
Min/Tipico 3 7 13
No entanto relacionado os três resultados, para o pior caso dos corners (transístores ss,
condensadores típicos e resistências mínimas) no desequilíbrio negativo acontece o overflow do sistema
como mostra a figura seguinte.
78
Figura 81 - Simulação mix signal para o pior caso dos corners para um desequilíbrio máximo
positivo.
A figura seguinte mostra o pior caso dos corners para o desequilíbrio máximo positivo. Para este
caso não acontece overflow no entanto tem uma variação decimal igual a 2 em relação ao típico.
Conclui-se que os corners para os transístores, condensadores e resistências tem no máximo uma
variação decimal de 2 (0100) em relação ao valor nominal/típico. No entanto no caso do desequilíbrio
máximo negativo pode acontecer overflow no pior caso possível, sendo que isto deve ser ao fato que se
dimensionou o sistema para a máxima excursão possível.
A variação da fonte de alimentação de ±5% pode afetar ligeiramente o integrador, mas a
contagem final do sistema não é afetado pela essa variação como mostra a tabela seguinte.
Tabela 24 - Leitura obtida pelo sistema com variação da fonte de alimentação.
Dispersão da fonte de
alimentação
Leitura sem campo
magnético (valor
decimal)
Leitura do campo com
desequilíbrio máximo
positivo (valor decimal)
Leitura do campo
magnético com
desequilíbrio máximo
negativo (valor decimal)
Típico 3 7 13
+5% 3 7 13
-5% 3 7 13
79
A tabela seguinte mostra a potência e energia consumidas pelo sistema implementado para a
leitura do campo magnético do MAGFET. É de salientar que o principal objetivo é implementar o sensor
magnético integrado essencialmente de baixo consumo.
Tabela 25 – Consumo, potência e energia do sensor magnético implementado
Bloco do
sensor
magnético
integrado
Consumo
de
corrente
(µA)
Potência
(µW)
Energia
máxima
(nJ)
MAGFET 13,82 16,5 16,89
AMPOP
diferencial 2.695 3,234 3,31
Comparador 0,614 0,73 0,74
Contador 0,009 0,01 0,001
Controlador 1,76 2,1 2,15
Total do
Sistema
implementado
18,898 22,57 23,09
Pela tabela anterior verifica-se que o sistema tem um consumo de corrente igual a 18,898 µA,
sendo que uma grande percentagem deste consumo é devido à polarização das correntes nos drains do
MAGFET.
80
6. Conclusão
O estudo teórico do sensor MAGFET permitiu fabricar quatro MAGFETs em tecnologia CMOS e
realizar uma caracterização experimental de cada um deles, verificando o seu comportamento na
ausência e na presença de campo magnético. A ideia inicial para o estudo experimental dos MAGFET’s foi
desenvolver bobinas com núcleo de acrílico para produzir campos magnéticos, no entanto o campo
gerado por estas não teve intensidade suficiente para influenciar o funcionamento dos MAGFET.
A solução alternativa encontrada foi utilizar um íman permanente de neodímio (intensidade do
campo igual 1,22T), o qual consegui criar pequenas alterações nas correntes de cada MAGFET (na ordem
do nano Amperes), conduzindo a uma sensibilidade relativa inferior a 1%. O resultado obtido com o íman
não permitiu caracterizar os MAGFETs para diferentes intensidades do campo magnético, e só apenas nas
situações de ausência ou presença deste.
Para realizar o estudo experimental dos MAGFET’s implementou-se um sensor magnético
completamente integrado. Utilizou-se um ADC de dupla rampa diferencial de baixa resolução (4bits),
sendo o objetivo principal deste primeiro protótipo verificar a sensibilidade do sensor MAGFET.
A limitação obtida no estudo experimental dos MAGFET’S teve influência na implementação do sistema,
em que este tem um erro inicial (sem campo) e o desequilíbrio dos campos não são simétricos. No entanto
o sistema implementado tem um consumo de corrente baixo (18,898µA), uma variação da leitura digital
motivada pela dispersão de fabrico igual de 2 (0100) e não é afetado com a dispersão da fonte de
alimentação de ±5%.
6.1. Recomendações para trabalhos futuros
A principal limitação que se verificou neste trabalho foi a baixa sensibilidade dos MAGFETs
motivada pelas suas dimensões reduzidas. Deste modo, sugere-se que em futuros protótipos seja
considerado o aumento das dimensões dos MAGFETs, nomeadamente os seus comprimentos de canal, L,
e assim aumentar a sensibilidade relativa destes dispositivos.
Outra recomendação é a utilização de bobinas com núcleo ferromagnético (em vez do núcleo de acrílico)
de modo a se gerarem campos magnéticos de maior intensidade (na ordem de Tesla). A utilização destas
bobinas permitirá variar a intensidade do campo e assim obter uma melhor caracterização dos
dispositivos, quer em regime estático, como em regime dinâmico.
.
81
7. Bibliografia
[1] Joseph R.Stetter, Peter J. Hesketh, G.W. Hunter, “ Sensors: Enginnering scturures and Materials from
Micro to Nano”, The electrochemical Society Interface, Spring, 2006.
[2] James Lenz and Alan S. Edelstein ,“Magnetic Sensors and Their Applications",IEEE Sensors journal, p.
631-649, 2006.
[3] R.S.Popovic, Z.Randjelovic, D. Manic “Integrated Hall- effect magnetic sensors”, Department of
Microenginneering,2001.
[4] Janusz Bryzek ,“The impact of MEMS technology on society “, Intelligent MicroSensor Tecnology, 1996.
[5] Martin Darícek, Martin Donoval, Alexander Šatka, Tomáš Košík,“Characterization of MagFET
structures” , IEEE International Conference on, pp. 1233-1236,2008.
[6] Michael J. Haji-Sheikh, “Commercial Magnetic Sensors (Hall and Anisotropic Magnetoresistors)”, In
Sensors , pp. 23-43,2008.
[7] Rodrigo Rodríguez-Torres, Edmundo A. Gutiérrez-Domínguez ,“Analysis of Split-Drain MAGFETs”, IEEE
Transactions on electron devices 51.12 p. 2237-2245, IEEE,2005.
[8] Laurent Osberger, Vincent Frick , “2D MAGFET-type sensors modeling: application to a new device
design, the CHOPFET”, ICube laboratory, University of Strasbourg – CNRS, IEEE.
[9] Martin Darícek, Martin Donoval, Alexander Šatka, Tomáš Košík,“Characterization of MagFET
structures” , IEEE International Conference on, pp. 1233-1236,2008.
[10] Rudy Van de Plassehe, “CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters”, 2nd
Edition, 2003.
[11] James M.Fioere, “Operational Amplifiers & Linear Integrated Circuits: Theory and Application / 3E”,
Electrical Engineering Technology,2016
[12] Krister Berglund, Oskar Matteusson, “On the realization of switched-capacitor integrators for
sigma-delta modulators”,2007.
[13] Michael H. Perrott, “Advanced Opamp Topologies”, Analysis and Design of Analog Integrated Circuits
lecture 19,2012.
[14] Tony Chan Carusone.David A. Johns and Kenneth W. Martin “ANALOG INTEGRATED CIRCUIT DESIGN”
, John Wiley & Sons, Inc,2012.
82
Figura 82 – Layout da PCB desenvolvida para introduzir o chip dos MAGFETs.
Figura 83 – Chip MAGFET na placa desenvolvida.
Anexo A
Encontra-se disponível o link para os datasheet dos fabricantes dos sensores DRV5013 e
SM351RT, respetivamente:
-Sensor DRV5013 da texas instruments: http://www.ti.com/lit/ds/symlink/drv5013.pdf.
-Sensor SM351RT da honeywell:http://sensing.honeywell.com/honeywell-sensing-magnetoresistive-
standard-power-series-datasheet-32304118-c-en.pdf.
A figura seguinte representa o layout da PCB desenvolvida para introduzir o chip dos MAGFETs.
A figura seguinte mostra uma imagem no osciloscópio do chip dos MAGFETs na placa
desenvolvida.
O código seguinte representa o código realizado em Verilog A para o modelo MAGFET 1A.
// VerilogA for MagfetVerilogA, model1, veriloga
`include "constants.vams"
83
`include "disciplines.vams"
/////////MAGFET 1A////////////////////////////////////////////
module model1(D1, D2, G1, G2, S);
inout D1;
electrical D1;
inout D2;
electrical D2;
inout G1;
electrical G1;
inout G2;
electrical G2;
inout S;
electrical S;
////// definitions////////////////////
parameter real Vt=0.41133, B=0.00005905, Gamma=0.5193, Phi=0.576, Vsb=0.1071, n=1.283,Y=0.2571, Vcarr=20.0, Vos=0.00,Lamb=0.012;
real Vd,Vc,Vgs1,Vgs2,Vde1,Vde2;
real Vsat1, Vsat2, Vbi, Vdsat1,Vdsat2;
parameter real Ios1 = 20e-9,Ios2 = -40e-9; // offset current
analog begin
///////////////////////////////////////
////////equations
//Inputs
Vd = V(G1,S) - V(G2,S);
Vc = (V(G1,S)+V(G2,S))/2;
Vgs1 =(Vd/2)+ Vc-(Vos/2);
Vgs2 =(-Vd/2)+ Vc+(Vos/2);
// Variables
Vbi = Vt- Gamma*pow(Phi,0.5)+(n-1.0)*(Phi+ Vsb);
Vsat1=(Vgs1-Vbi)/n+(0.5)*pow((Y/n),2.0)*(1-pow(1.0+4.0*pow((n/Y),2.0)*((Vgs1-Vbi)/n + Phi+Vsb),0.5));
Vsat2=(Vgs2-Vbi)/n+(0.5)*pow((Y/n),2.0)*(1-pow(1.0+4.0*pow((n/Y),2.0)*((Vgs2-Vbi)/n + Phi+Vsb),0.5));
Vdsat1 = Vsat1 + Vcarr - pow(pow(Vsat1,2.0) + pow(Vcarr,2.0),0.5);
Vdsat2 = Vsat2 + Vcarr - pow(pow(Vsat2,2.0) + pow(Vcarr,2.0),0.5);
//////////////////////////////
////// comparator vde= min(Vds,Vdsat)
84
Vde1 = min(V(D1,S),Vdsat1);
Vde2 = min(V(D2,S),Vdsat2);
//////////////////////////////
/////Model MAGFET1A ///////
if( Vgs1 <= Vt)
I(D1,S) <+ 0 ; // Cutoof Region, Vgs <= Vth CURRENT D1
else
I(D1,S)<+(B*((Vgs1-Vbi-(n*Vde1)/2.0)*Vde1-(0.6666)*Y*(pow(Phi+Vde1+Vsb,1.5)-pow(Phi+Vsb,1.5))))/(1-(Lamb*V(D1,S))) ; //On Region, Vgs> Vth CURRENT D1
if( Vgs2 <= Vt)
I(D2,S) <+ 0 ; // Cutoof Region, Vgs <= Vth CURRENT D2
else
I(D2,S)<+(B*((Vgs2-Vbi-(n*Vde2)/2.0)*Vde2-(0.6666)*Y*(pow(Phi+Vde2+Vsb,1.5)-pow(Phi+Vsb,1.5))))/(1-(Lamb*V(D2,S))) ; //On Region, Vgs> Vth CURRENT D2
end
endmodule
Anexo B
Nesta secção apresenta-se o código realizado em verilog para o bloco do controlador.
module Controller(
input Clk,
input ControlADC,
input ControlSignal,
input read,
input Q0,
input Q1,
input Q2,
input Q3,
output reg ready,
output reg Switch1,
output reg Switch2,
output reg SwitchR,
output reg Switch3,
output reg [0:3] R,
output reg FlagSignal,
85
output reg FlagOverflow,
output reg ResetClock);
// registos
reg varControlT1;
reg varControlT2;
reg varControlT3;
reg varControlT4;
reg varT1;
reg varT2;
reg varOver;
///////////
always @ (posedge Clk) begin
if (read==0) begin
varControlT1 <= 1'b1;
varControlT2 <= 1'b0;
varControlT3 <= 1'b0;
varControlT4 <= 1'b0;
varT1 <= 1'b0;
varT2 <= 1'b0;
Switch1 <= 1'b0; // switch 1 desligado
Switch2 <= 1'b0; // switch 2 desligado
Switch3 <= 1'b0; // switch 2 desligado
SwitchR <= 1'b0; // switch reset desligado
R[0] <= 0; // guarda o valor do contador no registo
R[1] <= 0; // guarda o valor do contador no registo
R[2] <= 0; // guardr o valor do contador no registo
R[3] <= 0; // guarda o valor do contador no registo
ResetClock <= 1'b1; // Reset de clock
ready <= 1'b0;
varOver <= 1'b0;
FlagOverflow <= 1'b0;
FlagOverflow <= 1'b0;
FlagSignal <= 1'b0;
end
86
else if(varControlT1==1) begin // power==1 Inicio
SwitchR <= 1'b1; // reset on
ResetClock <= 1'b0; // Reset de clock
varT1 <= 1'b1;
varT2 <= 1'b0;
varControlT1 <= 1'b0;
end
else if(varT1==1) begin //Inicio T1
ResetClock <= 1'b1; // Clock ligado
Switch1 <= 1'b1; // switch 1 ligado
SwitchR <= 1'b0; // Reset off
varT1 <= 1'b0;
varControlT2 <= 1'b1;
end
else if(varT2==1)begin //inicio T2
if(ControlSignal == 0)begin // Inicio T3
ResetClock <= 1'b1; // Clock ligado
Switch2 <= 1'b1; // switch 2 ligado
varControlT3 <= 1'b1;
varT2 <= 1'b0;
end
if(ControlSignal == 1) begin // Inicio T4
ResetClock <= 1'b1; // Clock ligado
Switch3 <= 1'b1; // switch 3 ligado
varControlT4 <= 1'b1;
varT2 <= 1'b0;
end
end
else if(ControlADC == 1 & varControlT3== 1) begin // FIM T3
FlagSignal <= 1'b0; // bit de sinal
FlagOverflow <= 1'b0; //flag de overflow
R[0] <= Q0; // guardar o valor do contador no registo
R[1] <= Q1; // guardar o valor do contador no registo
R[2] <= Q2; // guardar o valor do contador no registo
R[3] <= Q3; // guardar o valor do contador no registo
87
Switch3 <= 1'b0; // abre o switch 3
Switch2 <= 1'b0; // abre o switch 2
ResetClock <= 1'b0; // Reset de clock
varControlT3 <= 1'b0;
ready <= 1'b1;
end
else if(ControlADC == 0 & varControlT4==1) begin // FIM T4
FlagSignal <= 1'b1; // bit de sinal
FlagOverflow <= 1'b0; //flag de overflow
R[0] <= Q0; // guardar o valor do contador no registo
R[1] <= Q1; // guarda o valor do contador no registo
R[2] <= Q2; // guarda o valor do contador no registo
R[3] <= Q3; // guarda o valor do contador no registo
Switch3 <= 1'b0; // abre o switch 3
Switch2 <= 1'b0; // abre o switch 2
ResetClock <= 1'b0; // Reset de clock
varControlT4 <= 1'b0;
ready <= 1'b1;
end
else if(Q0==1 & Q1==1 & Q2==1 & Q3==1) begin
if(varControlT2 == 1) begin // Inicio T2
Switch1 <= 1'b0;
ResetClock <= 1'b0; // Reset de clock
varControlT2 <= 1'b0;
varT2 <= 1'b1;
end
if( varControlT3 ==1 ||varControlT4 ==1 )begin
varOver <= 1'b1;
end
end
else if(varControlT3 ==1 & varOver == 1) begin // Overflow da parte T3
varOver <= 1'b0;
FlagSignal <= 1'b0; // bit de sinal
FlagOverflow <= 1'b1; //flag de overflow
R[0] <= Q0; // guarda o valor do contador no registo
88
R[1] <= Q1; // guarda o valor do contador no registo
R[2] <= Q2; // guarda o valor do contador no registo
R[3] <= Q3; // guarda o valor do contador no registo
Switch2 <= 1'b0; // abre o switch 2
Switch3 <= 1'b0; // abre o switch 3
varControlT3 <= 1'b0;
ready <= 1'b1;
end
else if(varControlT4==1 & varOver == 1) begin // Overflow da parte T4
varOver <= 1'b0;
FlagSignal <= 1'b1; // bit de sinal
FlagOverflow <= 1'b1; //flag de overflow
R[0] <= Q0; // guarda o valor do contador no registo
R[1] <= Q1; // guarda o valor do contador no registo
R[2] <= Q2; // guarda o valor do contador no registo
R[3] <= Q3; // guarda o valor do contador no registo
Switch3 <= 1'b0; // abre o switch 3
Switch2 <= 1'b0; // abre o switch 3
varControlT4 <= 1'b0;
ready <= 1'b1;
end
end
endmodule