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1

Circuitos Lógicos e Organização de Computadores

Capítulo 3 – Tecnologia de Implementação

Ricardo [email protected]

http://docentes.puc-campinas.edu.br/ceatec/pannain/

Capítulo 3 - Tecnologia de Implementação

2

Logic value 1

Undefined

Logic value 0

Voltage

V DD

V 1,min

V 0,max

V SS (Gnd)

Tensão relativas aos níveis lógicos

Níveis Lógicos

0 – low – baixo Lógica

1 – high – alto Positiva

0 – high – alto Lógica1 – low – baixo Negativa

Valores Típicos:

VDD = 5 V ou 3.3 V e VSS = 0 V

V1,min = 40% VDD

V0,max = 60% VDD

Tensão de Threshold (tensão de limiar) – Qualquer tensão acima da Tensão de Threshold define um valor lógico, qualquer tensão abaixo da Tensão de Thresholddefine um valor lógico.

2


3

Transistor NMOS como uma chave

(a) Uma chave controlada por uma entrada x

x = "low" x = "high"

Gate

Drain Source

(b) Transistor NMOS

Substrate (Body)

MOS – Metal Oxide Silicon

NMOS – MOS tipo N (canal N – Substrato P)

Gate - Porta

Source – Fonte

Drain - Dreno

Susbstrate (body) –substrato

Se VG é baixo, não há formação de canal entre fonte e dreno ? transistor não conduz ? transistor aberto (turned off)

Se VG é alto, há formação de canal entre fonte e dreno ? transistor conduz ? transistor fechado (turned on)

V D V S

(c) Símbolo simplificado de um transistor NMOS

V G


4

x = "high" x = "low"

(a) Uma chave com comportamento oposto ao do slide anterior

Gate

(b) Transistor PMOS

V DD

Drain Source

Substrate (Body)

Transistor PMOS como uma chave

PMOS – MOS tipo P (canal P – Substrato N)

Gate - Porta

Source – Fonte

Drain - Dreno

Susbstrate (body) –substrato

Se VG é baixo, há formação de canal entre fonte e dreno ? transistor não conduz ? transistor fechado (turned on)

Se VG é alto, não há formação de canal entre fonte e dreno ? transistor não conduz ? transistor aberto (turned off)

V G

V D V S

(c) Símbolo simplificado de um transistor PMOS

3


5

Transistores NMOS e PMOS em circuitos lógicos

V = V V V S DD

V D

V G

Chave Abertaquando V G = V DD

V D

DD

Chave fechadaquando V G = 0 V

V D = V DD

DD

(b) Transistor PMOS

(a) Transistor NMOS

V G

V D

V S = 0 V

Chave fechadaquando V G = V DD

V D = 0 V

Chave abertaquando V G = 0 V

V D


6

x f

(c) Símbolos Gráficos

x f

Uma Porta Inversora – NOT - construída com tecnologiaNMOS

(b) Diagrama simplificado

V x

V f

V DD

R

V x

V f

R +

-

(a) Diagrama do Circuito

5 V

Vf = 0,2 V quando Vx = 5 V

O resistor é um limitador de corrente (na prática, outro transistor)

4


7

Porta NAND com tecnologia NMOS

V f

V DD

(a) Circuito

(b) Tabela Verdade

x x

0 0 1 1

0 1 0 1

1 1 1 0

1 2 f

V x 2

V x 1

(c) Símbolo Gráfico

f f x 1

x 2

x 1

x 2


8

V x 1 V x 2

V f

V DD

(a) Circuit

(c) Graphical symbols

(b) Truth table

f

0 0 1 1

0 1 0 1

1 0 0 0

x 1 x 2 f

f x 1

x 2

x 1

x 2

Porta NOR com tecnologia NMOS

5


9

(c) Símbolos Gráficos

(a) Circuito

f f

(b) Tabela Verdade

0 0 1 1

0 1 0 1

0 0 0 1

x 1 x 2 f V f

V DD

A V x 1

V x 2

x 1 x 2

x 1 x 2

V DDPorta AND com tecnologia NMOS


10

(a) Circuit

(c) Graphical symbols

(b) Truth table

f

0 0 1 1

0 1 0 1

0 1 1 1

x 1 x 2 f

f

V f

V DD

V x 2 V x 1

x 1 x 2

x 1 x 2

V DD

Porta OR com tecnologia NMOS

6


11

Estrutura de uma Porta NMOS

V f

V DD

Pull-down network V x 1

V x n

(PDN)


12

V f

V DD

Pull-down network

Pull-up network

V x 1

V x n

(PUN)

(PDN)

Estrutura de uma Porta CMOS

CMOS – Complementary MOS –resistor referente à porta NOMS é substituído por uma rede Pull-up(PUN)

PDN e PUN são duais, se o PDN tiver transistores NMOS em série, PUN terá transistores PMOS em paralelo, e vice-versa.

7


13

(a) Circuito

V f

V DD

V x

(b) Tabela verdade e estados dos transistores

onoff

off on

1 0

0 1

f x

T 1

T 2

T 1 T 2

Estrutura de uma Porta NOT CMOS


14

(a) Circuit

V f

V DD

(b) Truth table and transistor states

onon

onoff

0 1

0 0 1 1

0 1

off

off

on

off

off on

f

off

on

1 1 1 0

off off onon

V x 1

V x 2

T 1 T 2

T 3

T 4

x 1 x 2 T 1 T 2 T 3 T 4

Estrutura de uma Porta NAND CMOS

Para f = 1 ? f = x1x2 = x1 + x2 ? PUN = 2 transistores PMOS em paralelo

Para f = 0 ? f = x1x2 ? PDN = 2 transistores NMOS em paralelo

8


15

(a) Circuit

V f

V DD

(b) Truth table and transistor states

onon

onoff

0 1

0 0 1 1

0 1

off

off

on

off

off on

f

off

on

1 0 0 0

off off on

on

V x 1

V x 2

T 1

T 2

T 3 T 4

x 1 x 2 T 1 T 2 T 3 T 4

Estrutura de uma Porta NOR CMOS

Para f = 1 ? f = x1 + x2 = x1 . x2 ? PUN = 2 transistores PMOS em série

Para f = 0 ? f = x1 + x2 ? PDN = 2 transistores NMOS em paralelo


16

V f

V DD

V x 1

V x 2

V DD

Estrutura de uma Porta AND CMOS

NAND + NOT

9


17

Estrutura de uma Porta CMOS

Exercício 1

Considere a função: f = x1 + x2 x3Ache o circuito CMOS equivalente

Exercício 2

Considere a função: f = x1 + (x2 + x3) x4Ache o circuito CMOS equivalente


18

V f

V DD

V x 1

V x 2

V x 3

Estrutura de uma Porta CMOS – Exercício 1

f = x1 + x2 x3 = x1 (x2 + x3)

10


19

V f

V DD

V x 1

V x 2

V x 3

V x 4

Estrutura de uma Porta CMOS – Exercício 2

f = x1 ( x2 x3 + x4)


20

(a) Circuit

V f

V DD

(b) Voltage levels

L H

L L H H

L H

H H H L

V x 1

V x 2

V x 1 V x 2

V f

Níveis de Tensão em uma Porta Lógica

11


21

Interpretação dos Níveis de Tensão – Lógica Positiva e Negativa

(b) Tabela Verdade – Lógica Positiva e Símbolo

f 0 0 1 1

0 1 0 1

1 1 1 0

x 1 x 2 f

x 1 x 2 V V V

(a) Níveis de Tensão

L H

L L H H

L H

H H H L

x 1 x 2 f

1 1 0 0

1 0 1 0

0 0 0 1

x 1 x 2 f

f x 1 x 2

(c) Tabela Verdade – Lógica Negativa e Símbolo


22

(a) Níveis de Tensão

L H

L L H H

L H

L L L H

V x 1 V x 2

V f

(c) Lógica Negativa

1 1 0 0

1 0 1 0

1 1 1 0

x 1 x 2 f

f x 1

x 2

(b) Lógica Positiva

f 0 0 1 1

0 1 0 1

0 0 0 1

x 1 x 2 f

x 1

x 2

Interpretação dos Níveis de Tensão – Lógica Positiva e Negativa

12


23

Circuito Integrado Padrão – Série 7400

(b) Estrutura de um Circuito Integrado 7404

(a) Encapsulamento Dual-Line – DIP (Dual-Line Package)

V DD

Gnd


24

Implementação de f = x1x2 + x2x3

V DD

x 1 x 2 x 3

f

7404

7408 7432

13


25

Circuito Integrado 74244 - 8 Buffers tri-states

Pin

2

Pin

4

Pin

6

Pin

8

Pin

1 Pi

n 12

Pin

14

Pin

16

Pin

18

Pin

11

Pin

13

Pin

15

Pin

17

Pin

19

Pin

3

Pin

5

Pin

7

Pin

9


26

Dispositivos Lógicos Programáveis como umaCaixa Preta

Porta Lógicas

e

chaves

programáveis

Entradas

(variáveis lógicas) Saídas

(funções lógicas)

14


27

Estrutura geral de uma PLA – Programmable Logic Array

f 1

AND plane OR plane

Input buffers

inverters and

P 1

P k

f m

x 1 x 2 x n

x 1 x 1 x n x n

Baseado na idéia que as funções lógicas podem ser representadas como uma soma de produtos ? plano de ANDs e plano de ORs


28

Diagrama, em nível de portas lógicas, de uma PLA

f 1

P1

P2

f 2

x1 x2 x3

Plano OR

Conexões

Plano AND

programáveis

P3

P4

Exercício – Dizer quais são as respectivas funções f1 e f2.

15


29

Desenho esquemático de uma PLAx x x

f 1

P 1

P 2

f 2

1 2 3

Plano OR

Plano AND

P 3

P 4


30

Exemplo de uma PAL – Programmable Array Logic

f 1

P 1

P 2

f 2

x 1 x 2 x 3

Plano AND

P 3

P 4

PAL – O plano AND é programável e o Plano OR é fixo

16


31

Circuito extra de saída de uma PAL

f1

Para o plano AND

D Q

Clock

SelectEnable

Flip-flop


32

Unidade de Programação de um PLD

17


33

UM PLCC – Plastic-Leaded Chip Carrier com soquete

Printed circuit board


34

Estrutura de CPLD – Complex Programmable Logic Device

PAL-likeblock I/O

blo

ck

PAL-likeblock

I/O block

PAL-likeblock I/O

blo

ck

PAL-likeblock

I/O block

Interconnection wires

18


35

Detalhe de um CPLD

D Q

D Q

D Q

PAL-like block (details not shown)

PAL-like block


36

Encapsulamento de um CPLD e sua programação

(a) CPLD in a Quad Flat Pack (QFP) package

Printed circuit board

To computer

(b) JTAG programming

19


37

Estrutura de uma FPGA – Field Programmable Gate Array

Logic block Interconnection switches

I/O block

I/O block

I/O block I/O

blo

ck


38

FPGA - lookup table (LUT) de duas entradas

(a) Circuit for a two-input LUT

x 1

x 2

f

0/1

0/1

0/1

0/1

0 0 1 1

0 1 0 1

1 0 0 1

x 1 x 2

(b) f 1 x 1 x 2 x 1 x 2 + =

(c) Storage cell contents in the LUT

x 1

x 2

1

0

0

1

f 1

f 1

LUT ? contém células que armazenam, São usadas para implementar uma função lógica

20


39

FPGA - lookup table (LUT) de três entradas

f

0/1

0/1

0/1

0/1

0/1

0/1

0/1

0/1

x 2

x 3

x 1


40

FPGA - lookup table (LUT) + Flip Flop

Out

D Q

Clock

Select

Flip-flop In1

In2

In3

LUT

21


41

FPGA Programada

0 1 0 0

0 1 1 1

0 0 0 1

x 1

x 2

x 2

x 3

f 1

f 2

f 1 f 2

f

x 1

x 2

x 3 f

Exercício: Dê as funções f, f1 e f2


42

Duas linhas de um circuito com tecnologia standard-cell chip

f 1

f 2 x 1

x 3

x 2

22


43

Um gate array - sea-of-gates


44

Exemplo de uma função lógica em um gate array

f 1

x 1

x 3

x 2

23


45

Comportamento de um transistor MOS - NMOS

++++++ ++++ ++++++ +++ ++++++++++++ ++++++ ++++++

+++++++++ +++++++++ +++++++++++ +++++++++++

Drain (type n)Source (type n)

Substrate (type p)

SiO2

(a) Quando V GS

= 0 V, o transistor está off

V S 0 V =

V G 0 V =

V D

++++++

++++++++++++++


46

Comportamento de um transistor MOS - NMOS

V

++++++ ++++ +++ ++++++++++++ ++++++

+++++++++ +++++++++++++++++++++ +++++++++++++++++

Channel (type n)

SiO2

V DD

(b) Quando V GS

= 5 V, o transistor está on

++ +++++++

V D 0 =

V G 5 V =

V S 0 V =

> VV GS T? há a formação do canal

24


47

Comportamento de um transistor MOS – NMOSComprimento e Largura de Canal

Exercício: Assumir k’n = 60 u A/V2, W/L = 2,0 um / 0,5 um, VS = 0. Se VD = 2,5, qual a corrente ID na região de triodo e na região de saturação.

OBS – A análise para o PMOS é semelhante, só que teremos VS com a maior tensão e VT negativo e K’p ~ 0,4 K’n

ID = k’nW / L [ ( VGS – VT ) VDS – ½ V2DS ]; (gráfico no próximo slide)

onde k’n é a transcondutância (parâmetro de processo – unidade A / V2

quando VDS = VGS – VT , a corrente atinge a máximo (saturação) e

ID = k’nW / L [ ( VGS – VT )2] ? independe de VDS

ON – Resistence em um MOSFET

RDS = VDS / ID ? RDS = 1/[k’n W/L (VGS – VT)]

Exercício: Assumir k’n = 60 u A/V2, W/L = 2,0 um / 0,5 um, VGS = 5V. Calcular RDS.


48

Relação tensão-corrente em um transistor NMOS

DS

I

0

Triode

V

Saturação

V GS V T –

I D

+

+

(a) Small transistor

L

W 1

L

W 2

(b) Larger transistor

25


49

Níveis de tensão em um inversor NMOS inverter

V V DD

V(b) x = 5 V

Istat

R

R DS

V f V OL=

(a) NMOS NOT gate

V f

DD

V x

VX = 0 ? NMOS aberto, sem fluxo de corrente ? Vf = 5V

VX = VDD ? Vf = VDD (RDS /(RDS + R))

Exercício: R = 25 KW e RDS -= 1KW. Calcular Isat e Vf

OBS: Nos inversores NMOS, geralmente o resistor é um transistor PMOS ? pseudo PMOS ? compatível com CMOS


50

Curva de transferência de um inversor CMOS

2

V f

V x

V OL 0 V =

V OH V DD=

V T V IL V IH V DD

V T

–?? ??V DDV DD—

Slope = -1

VX = 0 ? NMOS off Sem

fluxo de

VX = VDD ? PMOS off corrente

Na realidade existe uma pequena corrente ? leakage current ? V0L = 0,1 mV

V0L, V1L, V0H e V1H ? quantifica a robustez de uma família lógica

26


51

Margem de Ruído

x f A

Dois inversores em cascata

N 1 N 2

Ruído ? pertubações randômicas que podem alterar um sinal.

Por exemplo, a saída de N1 pode ser alterada por uma pertubação externa (ruído).

Se este ruído alterar V1L de N1, este nível deve se manter abaixo de V1L, para ser interpretado corretamente por N2.

A capacidade para tolerar ruídos sem afetar a operação correta ? margem de ruído

NML = V1L – V0L

NMH = V0H – V1H


52

V V

Carga capacitiva no ponto A

V f

DD

V x

DD

C

V A

27


53

Figure 3.48 Voltage waveforms for logic gates

Propagation delay

V DD

V DD

Gnd

Gnd

V x

V A

50% 50%

90%

Propagation delay

10%

t r

50%

90%

50%

10%

t f


54

Figure 3.49 Transistor sizes

+

+

(a) Small transistor

L

W 1

L

W 2

(b) Larger transistor

28


55

Figure 3.50 Dynamic current flow in CMOS circuits

VDD

Vf

Vx

IDVx

Vf

ID

(a) Current flow when input Vxchanges from 0 V to 5 V

(b) Current flow when input Vxchanges from 5 V to 0 V


56

Figure 3.51 Poor use of NMOS and PMOS transistors

(a) NMOS transistor

V DD

(b) PMOS transistor

V DD

A B

29


57

Figure 3.52 Poor implementation of a CMOS AND gate

(a) An AND gate circuit

V f

V DD

(b) Truth table and voltage levels

1.5 V 1.5 V

0 1

0 0 1 1

0 1

1.5 V 3.5 V

f

0 0 0 1

V x 1

V x 2

x 1 x 2 V f

Voltage Logic value

Logic value


58

Figure 3.53 High fan-in NMOS NAND gate

V f

V DD

V x 2

V x 1

V x 3

V x k

30


59

Figure 3.54 High fan-in NMOS NOR gate

x k

V f

V DD

V x 1 V x 2 V


60

Figure 3.55 The effect of fan-out on propagation delay

(b) Equivalent circuit for timing purposes

x f

(a) Inverter that drives n other inverters

To inputs ofn other inverters

To inputs ofn other inverters

C n

x V f

for n = 1 V f

for n = 4 V f

V DD

Gnd

Time0

(c) Propagation times for different values of n

N 1

31


61

Figure 3.56 A noninverting buffer

(a) Implementation of a buffer

V f

V DD

V x

x f

(b) Graphical symbol


62

Figure 3.57 Tri-state buffer

(b) Equivalent circuit

(c) Truth table

x f

e

(a) A tri-state buffer

0 0 1 1

0 1 0 1

Z Z 0 1

f e x

x f

e = 0

e = 1x f

f x

e

(d) Implementation

32


63

Figure 3.58 Four types of tri-state buffers

x f

e

(b)

x f

e

(a)

x f

e

(c)

x f

e

(d)


64

Figure 3.59 An application of tri-state buffers

f x 1

x 2

s

33


65

Figure 3.60 A transmission gate

(a) Circuit

f x

(b) Truth table

Z x

0 1

f s

s

s

s 0 =

s 1 =

x

x

f = Z

f = x

(c) Equivalent circuit (d) Graphical symbol

f x

s

s


66

Figure 3.61 a Exclusive-OR gate

(b) Graphical symbol(a) Truth table

0 0 1 1

0 1 0 1

0 1 1 0

x 1 x 2

x 1

x 2

f x 1 x 2 ? ?=

f x 1 x 2 ? ?=

(c) Sum-of-products implementation

f x 1 x 2 ? ?=

x 1

x 2

34


67

(d) CMOS implementation

x 1

x 2

f x 1 x 2 ? ?=

Figure 3.61 b CMOS Exclusive-OR gate


68

Figure 3.62 A 2-to-1 multiplexer built using transmission gates

x 1

x 2 f

s

35


69

Figure 3.63 An example of a NOR-NOR PLA

VDD

VDD

VDD VDD VDD

S1

S2

S3

NOR plane

NOR plane

f1 f2

x1 x2 x3


70

Figure 3.64 A programmable NOR plane

V DD

V DD

V DD

S 1

S 2

S k

x 1 x 2 x n

(a) Programmable NOR-plane

= V e

(b) A programmable switch

V e

+++++++++ + ++++++++++++++ +

(c) EEPROM transistor

36


71

Figure 3.65 A programmable version of a NOR-NOR PLA

f1

S1

S2

f2

x 1 x 2 x 3 NOR plane

NOR plane

S3

S4

x 4

S5

S6

V DD

V DD


72

Figure 3.66 A NOR-NOR PLA used for sum-of-products

f1

P1

P2

f2

x1 x2 x3 NOR plane

NOR plane

P3

P4

x4

P5

P6

VDD

VDD

37


73

Figure 3.67 PAL programmed to implement two functions

f 2

P 1

P 2

x 1 x 2 x 3

NOR plane

P 3

P 4

x 4

P 5

P 6

V DD

f 1


74

Figure 3.68 Pass-transistor switches in FPGAs

1 0

V f 1

V A

0

0 0 0 1

x 1

x 2

f 1

SRAM SRAM SRAM

(to other wires)

38


75

Figure 3.69 Restoring a high voltage level

VDD

To logic block

1 SRAM

V A

V B


76

x x x

V DD

V DD

V DD

S 1

S 2

S k

1 2 n

(a) Plano Nor programável

= V e

(b) Chave programável

V e

+++++++++ + ++++++++++++++ +

(c) Transistor EEPROM

Plano NOR programável

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