circuitos digitais explicados +- cefet-pb

T�cnicasT�cnicasDigitais paraDigitais paraComputa��oComputa��o

INF01 118

Fam�liasFam�lias L�gicas L�gicas

Aula 9

T�cnicas DigitaisInform�tica

UFRGS

Qualquer entrada HIGH => transistor correspondente conduz => Vout = LOWTodas entradas LOW => nenhum T conduz => Vout = HIGH

A B C OUTL L L H L L H LL H L L: : : :H H H L

NOR ( OR + NOT )

ABC

OUT

1. Resistor - Transistor Logic ( RTL )

1.1 Porta B�sica

Q1 Q3Q2R2

R1

R0

Vcc

CB

A R3


UFRGS

¥ Outro modo de encarar a porta:

ABC

OUT

A

CWIRED - AND

A + B + C = A . B . C ( DeMorgan)

1.2. FAN-IN e FAN-OUT

¥ NOR tem 3 entradas.¥ Pode-se fazer NOR com 10 entradas ? Quando Qi est� cortado => R CE(OFF) @ 20 K Com 10 transistores em paralelo => RCE (OFF) Equiv = 20 K = 2K 10

+ 5

R0 = 2K

R CE (OFF) EQUIV = 2K

Vout = 2,5 V se n�o houver carga

B

OUT


UFRGS

¥ Conectando sa�da a 2 entradas+ 5

2K

2K

5,6 K

5,6 K

+ 5

2K

2K5,6K = 2,8 K

2 +0,6

Vout cai p/ 2,0 V

Ligando a mais entradas => Vout cai abaixo do valor m�nimo para HIGH

Conclus�o:

- Aumento no nro. de entradas diminui fan-out

Defini��o:

- FAN-IN � o nro. m�ximo de entradas que uma porta pode ter.


UFRGS

2.DIODE - TRANSISTOR LOGIC

¥ D1,D2,R1 funcionam como uma porta AND

¥ R2,Q1,R3 funcionam como um inversor

ZX

Y

X

YZ NAND

R32KVx

Vy

D1

D2 D3 D4

R12K

R220K

Q1

Vz

Vcc


UFRGS

Quando Vx e Vy = HIGH¥ D1 e D2, polarizados inversamente, n�o conduzem¥ Corrente flui atrav�s de R1 e R2 // Q1

IR2 = 0,6 = 30 mA 20K

IR1 = 5 - 3 x 0,6 = 5 - 1,8 = 1,6 mA 2K 2K

I b Q1 = IR1 - IR2 @ 1,6 mA Garante Q1 saturado poisI C Q1 = 5 - 0,2 = 2,4 mA 2K

D3 e D4 servem para aumentar valor LOWVx e Vy podem ir at� 1,2V sem que Q1 conduza=> vantagem sobre RTL, onde LOW s� vai at� 0,6 V

FANOUT - mostra-se que o fan-out � bem melhor do que a l�gicaRTL nos casos de sa�da LOW e HIGH.


UFRGS

3. Transistor - Transistor Logic (TTL)3.1. Porta B�sica - NAND

Q1

Vcc

R14K

R21,6K

R3130W

Q4

Q3R41K

D1

Q2VB

VA

X

Y

HIGH : 2,0 a 5,0 VLOW : 0 a 0,8 V

ZVD

VC


UFRGS

Comparando com a L�gica DTL:

¥ diodos D1 e D2 substitu�dos por Q1, um T com m�ltiplos emissores, que implementa o AND.

¥ diodos polarizados inversamente entre as entradas e AND , para melhorar qualidade do sinal.

¥ diodos D3 e D4 substitu�dos por Q2 Q2 aumenta Ib para Q3 quando Vz = LOW aumenta Ic para Q3 aumenta fan - out quando Vz = LOW

¥ resistor pull -up de 2K do DTL substitu�do por Q4, D1 e pull-up de 130 W Quando Vz = HIGH a corrente fornecida na sa�da � maior do que no DTL

fan -out maior quando Vz = HIGH


UFRGS

- Fun��o B-C de Q1 est� polarizada diretamente ( ! )¥ Corrente flui Vcc => R1 => B-C de Q1 => B de Q2¥ Q2 conduz¥ Ie de Q2 providencia Ib de Q3¥ Q3 conduz => Vz = LOW = 0,2 V

- VD = 0.6 => VB = 1.2 => VA = 1.8¥ Se Vx = Vy > 2V , ent�o B-E de Q1 est�o de fato polarizadas inversamente

Caso 1 : Todas as entradas HIGH

- N�o flui corrente em nenhuma fun��o B-E de Q1 (exceto I leakage)

3.2 Funcionamento da Porta

- Q2 e Q3 saturados¥ VD = 0,6 => Vc = 0,6 + V CE (SAT) Q2 = 0,8 V¥ Para que Q4 conduzisse, Vc deveria ser Vc > V CE(SAT )Q3 + VD1 + V BE (Q4) = 1,4 V¥Como Vc < 1,4V Q4 est� cortado

- Q3 conduzindo, Q4 cortado corrente entra pela sa�da quando Vz = LOW


UFRGS

Caso 2 : Uma entrada LOW

- Correspondente � jun��o B-E estar polarizada diretamente- Corrente flui Vcc => R1 => B-E de Q1 => entrada

Portanto: Corrente sai pela entrada, e uma porta ligada nesta entradadeve consumir corrente- Q1 saturado VB = VIN + V CE(SAT) Q1

Pior caso para VIN = 0.8 V VB =1,0 V

- Como seria necess�rio VB > 1.2 para ligar Q2 e Q3¥ Q2 e Q3 cortados¥ R2 puxa Vc para cima¥ Q4 conduz¥ Vz = HIGH

- Q3 cortado, Q4 conduzindo corrente sai pela sa�da porta ligada nesta sa�da deve consumir corrente

¥I leakage de Q1


UFRGS

3.3 FANOUTSa�da = LOW

I ENTRADA < -1,6 mA (sinal indica corrente saindo)I SAIDA pode ir at� 16 mA garantindo LOW v�lido(valor maior de I aumenta queda de tens�o sobre R CE (SAT)Q3 )

Fan - out Fan - out LOWLOW = = 1616 mA mA = 10 = 10 1,6 1,6 mA mA

S��da = HIGHI ENTRADA < + 40 mA ( I LEAKAGE de Q1)I SAêDA pode ir at� - 400 mA garantindo HIGH v�lido

(valor maior aumenta queda de tens�o sobre R3, Q4)

Fan-out Fan-out HIGHHIGH = = 400 400 mms s = 10= 10 40 40mmss

50W x 16mA = 800mV = 0,8


UFRGS

3.4 Fam�lias TTL74 TRADICIONAL

74 H HIGH-SPEED - diminuindo valores de resist�ncias, diminui t74 L LOW-POWER - aumenta valores de resist�ncias, diminui corrente74 S SCHOTTKY - usa T n�o saturados, diminui tempos de chaveamento74 LS LOW-POWER SCHOTTKY74 AS ADVANCED SCHOTTKY - ainda mais r�pidos74 ALSADVANCED LOW-POWER SCHOTTKY

Tabela para NAND 2 entradas

atraso propaga��o (ns)

pot�ncia consumida(mW)

7474 L74 H74 S74 LS74 AS74 ALS

9336391,65

10122202201,3


UFRGS

4. Outras Fam�lias

ECL - EMITTER-COUPLED LOGICdelays de propaga��o » 1 nsmaior pot�ncia consumidaOBS: usado nos CRAY

MOS - METAL-OXIDO SEMICONDUTORmenor pot�ncia consumidamaior integra��o (portas menores)apropriada p/ circuitos integrados VLSIdelays de propaga��o maiores devido a maiores capacit�ncia

e resist�ncia quando conduzindo


UFRGS

5. Inversor NMOS

¥ Equa��o: S = E

E S

¥ Esquema El�trico: NMOS

Transistor de Deple��o

Transistor N

Terra

DV

E

Vcc

S

01

10

¥Esquema L�gico

sempre ativoresist�ncia variavel


UFRGS

6. Porta NAND NMOS

¥ Equa��o L�gica:A

BS = A . B

¥ Esquema L�gico :

¥ Esquema El�trico:

S

Vcc

Terra

A

B

S


UFRGS

7. Porta NOR NMOS

¥ Equa��o:

S = A + B

¥ Esquema L�gico:

A

B

S

¥ Esquema El�trico NMOS

S

terra

A B

VCC


UFRGS

8. Inversor CMOS

¥ Equa��o: S = E

E S

¥ Esquema El�trico CMOS

Transistor P

Transistor N

Terra

DV

DV

E

Vcc

S

01

10

¥ Esquema L�gico


UFRGS

9. Porta NAND CMOS

¥ Equa��o L�gica:A

BS = A . B

¥ Esquema L�gico :

¥ Esquema El�trico:

S

Vcc

Terra

A

B

S

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