Circuitos digitais explicados +- CEFET-PB

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  • TcnicasTcnicasDigitais paraDigitais paraComputaoComputao

    INF01 118

    FamliasFamlias Lgicas Lgicas

    Aula 9

  • Tcnicas DigitaisInformtica

    UFRGS

    Qualquer entrada HIGH => transistor correspondente conduz => Vout = LOWTodas entradas LOW => nenhum T conduz => Vout = HIGH

    A B C OUTL L L H L L H LL H L L: : : :H H H L

    NOR ( OR + NOT )

    ABC

    OUT

    1. Resistor - Transistor Logic ( RTL )

    1.1 Porta Bsica

    Q1 Q3Q2R2R1

    R0

    Vcc

    CB

    A R3

  • Tcnicas DigitaisInformtica

    UFRGS

    Outro modo de encarar a porta:

    ABC

    OUT

    A

    CWIRED - AND

    A + B + C = A . B . C ( DeMorgan)

    1.2. FAN-IN e FAN-OUT

    NOR tem 3 entradas. Pode-se fazer NOR com 10 entradas ? Quando Qi est cortado => R CE(OFF) @ 20 K Com 10 transistores em paralelo => RCE (OFF) Equiv = 20 K = 2K 10

    + 5

    R0 = 2K

    R CE (OFF) EQUIV = 2K

    Vout = 2,5 V se no houver carga

    B

    OUT

  • Tcnicas DigitaisInformtica

    UFRGS

    Conectando sada a 2 entradas+ 5

    2K

    2K

    5,6 K

    5,6 K

    + 5

    2K

    2K5,6K = 2,8 K

    2 +0,6

    Vout cai p/ 2,0 V

    Ligando a mais entradas => Vout cai abaixo do valor mnimo para HIGH

    Concluso:

    - Aumento no nro. de entradas diminui fan-out

    Definio:

    - FAN-IN o nro. mximo de entradas que uma porta pode ter.

  • Tcnicas DigitaisInformtica

    UFRGS

    2.DIODE - TRANSISTOR LOGIC

    D1,D2,R1 funcionam como uma porta AND R2,Q1,R3 funcionam como um inversor

    ZX

    Y

    X

    YZ NAND

    R32KVx

    Vy

    D1

    D2 D3 D4

    R12K

    R220K

    Q1

    Vz

    Vcc

  • Tcnicas DigitaisInformtica

    UFRGS

    Quando Vx e Vy = HIGH D1 e D2, polarizados inversamente, no conduzem Corrente flui atravs de R1 e R2 // Q1

    IR2 = 0,6 = 30 mA 20K

    IR1 = 5 - 3 x 0,6 = 5 - 1,8 = 1,6 mA 2K 2K

    I b Q1 = IR1 - IR2 @ 1,6 mA Garante Q1 saturado poisI C Q1 = 5 - 0,2 = 2,4 mA 2K

    D3 e D4 servem para aumentar valor LOWVx e Vy podem ir at 1,2V sem que Q1 conduza=> vantagem sobre RTL, onde LOW s vai at 0,6 V

    FANOUT - mostra-se que o fan-out bem melhor do que a lgicaRTL nos casos de sada LOW e HIGH.

  • Tcnicas DigitaisInformtica

    UFRGS

    3. Transistor - Transistor Logic (TTL)3.1. Porta Bsica - NAND

    Q1

    Vcc

    R14K

    R21,6K

    R3130W

    Q4

    Q3R41K

    D1

    Q2VB

    VA

    X

    Y

    HIGH : 2,0 a 5,0 VLOW : 0 a 0,8 V

    ZVD

    VC

  • Tcnicas DigitaisInformtica

    UFRGS

    Comparando com a Lgica DTL:

    diodos D1 e D2 substitudos por Q1, um T com mltiplos emissores, que implementa o AND.

    diodos polarizados inversamente entre as entradas e AND , para melhorar qualidade do sinal.

    diodos D3 e D4 substitudos por Q2 Q2 aumenta Ib para Q3 quando Vz = LOW aumenta Ic para Q3 aumenta fan - out quando Vz = LOW

    resistor pull -up de 2K do DTL substitudo por Q4, D1 e pull-up de 130 W Quando Vz = HIGH a corrente fornecida na sada maior do que no DTL

    fan -out maior quando Vz = HIGH

  • Tcnicas DigitaisInformtica

    UFRGS

    - Funo B-C de Q1 est polarizada diretamente ( ! ) Corrente flui Vcc => R1 => B-C de Q1 => B de Q2 Q2 conduz Ie de Q2 providencia Ib de Q3 Q3 conduz => Vz = LOW = 0,2 V

    - VD = 0.6 => VB = 1.2 => VA = 1.8 Se Vx = Vy > 2V , ento B-E de Q1 esto de fato polarizadas inversamente

    Caso 1 : Todas as entradas HIGH

    - No flui corrente em nenhuma funo B-E de Q1 (exceto I leakage)

    3.2 Funcionamento da Porta

    - Q2 e Q3 saturados VD = 0,6 => Vc = 0,6 + V CE (SAT) Q2 = 0,8 V Para que Q4 conduzisse, Vc deveria ser Vc > V CE(SAT )Q3 + VD1 + V BE (Q4) = 1,4 VComo Vc < 1,4V Q4 est cortado

    - Q3 conduzindo, Q4 cortado corrente entra pela sada quando Vz = LOW

  • Tcnicas DigitaisInformtica

    UFRGS

    Caso 2 : Uma entrada LOW

    - Correspondente juno B-E estar polarizada diretamente- Corrente flui Vcc => R1 => B-E de Q1 => entrada

    Portanto: Corrente sai pela entrada, e uma porta ligada nesta entradadeve consumir corrente- Q1 saturado VB = VIN + V CE(SAT) Q1

    Pior caso para VIN = 0.8 V VB =1,0 V

    - Como seria necessrio VB > 1.2 para ligar Q2 e Q3 Q2 e Q3 cortados R2 puxa Vc para cima Q4 conduz Vz = HIGH

    - Q3 cortado, Q4 conduzindo corrente sai pela sada porta ligada nesta sada deve consumir corrente

    I leakage de Q1

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    UFRGS

    3.3 FANOUTSada = LOW

    I ENTRADA < -1,6 mA (sinal indica corrente saindo)I SAIDA pode ir at 16 mA garantindo LOW vlido(valor maior de I aumenta queda de tenso sobre R CE (SAT)Q3 )

    Fan - out Fan - out LOWLOW = = 1616 mA mA = 10 = 10 1,6 1,6 mA mA

    Sda = HIGHI ENTRADA < + 40 mA ( I LEAKAGE de Q1)I SADA pode ir at - 400 mA garantindo HIGH vlido

    (valor maior aumenta queda de tenso sobre R3, Q4)

    Fan-out Fan-out HIGHHIGH = = 400 400 mms s = 10= 10 40 40mmss

    50W x 16mA = 800mV = 0,8

  • Tcnicas DigitaisInformtica

    UFRGS

    3.4 Famlias TTL74 TRADICIONAL

    74 H HIGH-SPEED - diminuindo valores de resistncias, diminui t74 L LOW-POWER - aumenta valores de resistncias, diminui corrente74 S SCHOTTKY - usa T no saturados, diminui tempos de chaveamento74 LS LOW-POWER SCHOTTKY74 AS ADVANCED SCHOTTKY - ainda mais rpidos74 ALSADVANCED LOW-POWER SCHOTTKY

    Tabela para NAND 2 entradas

    atraso propagao (ns)

    potncia consumida(mW)

    7474 L74 H74 S74 LS74 AS74 ALS

    9336391,65

    10122202201,3

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    UFRGS

    4. Outras Famlias

    ECL - EMITTER-COUPLED LOGICdelays de propagao 1 nsmaior potncia consumidaOBS: usado nos CRAY

    MOS - METAL-OXIDO SEMICONDUTORmenor potncia consumidamaior integrao (portas menores)apropriada p/ circuitos integrados VLSIdelays de propagao maiores devido a maiores capacitncia

    e resistncia quando conduzindo

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    UFRGS

    5. Inversor NMOS

    Equao: S = E

    E S

    Esquema Eltrico: NMOS

    Transistor de Depleo

    Transistor N

    Terra

    DV

    E

    Vcc

    S

    01

    10

    Esquema Lgico

    sempre ativoresistncia variavel

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    UFRGS

    6. Porta NAND NMOS

    Equao Lgica:A

    BS = A . B

    Esquema Lgico :

    Esquema Eltrico:

    S

    Vcc

    Terra

    A

    B

    S

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    UFRGS

    7. Porta NOR NMOS

    Equao:

    S = A + B

    Esquema Lgico:

    A

    B

    S

    Esquema Eltrico NMOS

    S

    terra

    A B

    VCC

  • Tcnicas DigitaisInformtica

    UFRGS

    8. Inversor CMOS

    Equao: S = E

    E S

    Esquema Eltrico CMOS

    Transistor P

    Transistor N

    Terra

    DV

    DV

    E

    Vcc

    S

    01

    10

    Esquema Lgico

  • Tcnicas DigitaisInformtica

    UFRGS

    9. Porta NAND CMOS

    Equao Lgica:A

    BS = A . B

    Esquema Lgico :

    Esquema Eltrico:

    S

    Vcc

    Terra

    A

    B

    S

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