FACULDADE ANHANGUERA DE CAMPINAS – UNIDADE 2CIÊNCIA DA COMPUTAÇÃO

EXT915 – CIRCUITOS DIGITAIS

AULA 12

Controle e Temporização em Flip-Flops

1. Flip-Flops com clock

Os sistemas digitais podem operar tanto no modo assíncrono quanto no modo síncrono.

Nos sistemas assíncronos, as saídas de circuitos lógicos podem mudar de estado aqualquer momento em que uma ou mais entradas mudarem de estado.

Em sistemas síncronos, os momentos exatos em que uma saída qualquer pode mudar deestado são determinados normalmente pelo sinal de clock.

A sincronização com sinal de clock é obtida o uso de flip-flops com clock que sãoprojetados para mudarem de estado em uma das transições do sinal de clock.

2. Tempos de SETUP (preparação) e HOLD (manutenção)

O tempo de setup (Ts) é o intervalo de tempo mínimo, antes da transição do sinal declock, durante o qual as entradas devem permanecer estáveis.

O tempo de hold (Th) é o intervalo de tempo mínimo, após a transição do sinal de clock,durante o qual as entradas devem permanecer estáveis.

Assim para garantir que um FF com clock responda adequadamente quando ocorrer atransição do clock, as entradas têm de estar estáveis (não mudar de estado) por, pelo menos,um intervalo de tempo igual a Ts antes da transição do clock; e um, igual a Th após a transiçãodo clock.

Flip-flops têm valores mínimos de Ts e Th na faixa de nanossegundos. Os tempos desetup estão situados normalmente na faixa de 5 a 50 ns, enquanto os tempos de hold estãona faixa de 0 a 10 ns. Observe que esses tempos são medidos entre os instantes em que astransições estão em 50%.

Esses parâmetros de temporização são muito importantes em sistemas síncronos, porqueexistem muitas situações em que as entradas síncronas de um FF mudam de estadoaproximadamente ao mesmo tempo em que a entrada CLK.

3. Atrasos de propagação (Delay)

Sempre que um sinal muda de estado na saída dos FFs, existe um atraso de tempo apartir do instante em que o sinal é aplicado até o instante em que a saída muda de estado. Afigura abaixo ilustra os atrasos propagação que ocorrem em resposta a uma transição positivana entrada CLK. Observe que esses atrasos são medidos entre os pontos de 50% daamplitude das formas de onda de entrada e saída. Os mesmos tipos de atrasos ocorrem emresposta a sinais nas entradas assíncronas dos FFs (PRESET e CLEAR).

Os fabricantes normalmente especificam os atrasos de propagação em resposta a todasas entradas e estipulam valores máximos para TPLH (atraso de propagação de baixo para alto) eTPHL (atraso de propagação de alto para baixo).

Os circuitos integrados (CI) modernos com flip-flops têm atrasos de propagação quevariam desde alguns nanossegundos até valores em torno de 100ns. Os valores de TPLH e TPHL

geralmente não são os mesmos; eles aumentam de forma diretamente proporcional ao númerode cargas acionadas pela saída Q. Os atrasos de propagação de FFs têm um significadoimportante em determinadas situações.

4. Frequência Máxima de Clock

Essa é a maior frequência que pode ser aplicada na entrada CLK de um FF mantendoainda um funcionamento confiável. A FMáx varia de um FF para outro.

Por exemplo: o fabricante do CI 7470, que é um flip-flop JK, especifica uma FMáx de20 MHz, acima disto o funcionamento do circuito não é garantido pelo fabricante.

5. Tempos de duração do pulso de clock nos níveis ALTO e BAIXO

Também existe um tempo mínimo de duração que o sinal de CLK tem que permanecer nonível BAIXO antes de ir para o nível ALTO, denominado Tw(L), e o tempo mínimo que o sinalde CLK tem que ser mantido no nível ALTO antes de retomar para o nível BAIXO, denominadoTw(H) (vide figura 5.34a).

Desconsiderar esses parâmetros de tempo mínimos pode resultar em funcionamento nãoconfiável. Observe que esses valores de tempo são medidos entre os pontos médios do sinalde transição.

6. Largura de pulsos assíncronos ativos

Outra especificação é o tempo mínimo de duração que a entrada CLEAR ou PRESET temque ser mantida no estado ativo de forma a setar ou resetar o FF de modo confiável. A figura5.34b mostra o tempo Tw(L) para uma entrada assíncrona ativar em nível BAIXO.

7. Tempos de transição do clock

Para garantir um funcionamento confiável, os tempos de transição da forma de onda doclock (tempos de subida e descida) devem ser mantidos muito pequenos. Se a transição nosinal de clock demorar muito tempo para ir de um nível para outro, o FF pode funcionar deforma instável ou nem funcionar.

Os fabricantes normalmente não relacionam o parâmetro de tempo máximo de transiçãopara cada CI de FF, em vez disso, é fornecido um parâmetro geral para todos os CIs de umafamília lógica. Por exemplo, o tempo de transição deve ser geralmente ≤50ns para dispositivosTTL e ≤200ns para CMOS.

8. Exemplo

A tabela a seguir apresenta uma lista com os diversos valores dos parâmetros detemporização para cada um dos FF na forma como eles aparecem nos manuais dosfabricantes. Todos os dados apresentados são valores mínimos, exceto os valores para osatrasos de propagação, que são valores máximos.

9. Problemas potenciais de temporização em circuitos com flip-flops

Em muitos circuitos digitais, a saída de um FF é conectada, diretamente ou por meio deportas lógicas, à entrada de outro FF, e ambos são disparados pelo mesmo sinal de clock. Issorepresenta um problema potencial de temporização.

Uma situação típica é ilustrada na figura abaixo, na qual a saída Q1 está conectada àentrada J2 de Q2 e os dois FFs são gatilhados pelo mesmo sinal de clock.

O problema potencial de temporização é que como Q1 muda de estado na descida doclock, a entrada J2 de Q2 estará mudando de estado quando receber a mesma descida doclock. Isto pode conduzir a uma resposta imprevisível de Q2.

Nesta situação, Q2 somente responderá adequadamente ao nível lógico presente em Q1

antes da descida do clock, se o tempo de hold de Q2 (Th) for menor que o atraso depropagação de alto para baixo de Q1(TPHL).

10. Exercícios

1) Consultando a tabela 5-2 do item 8. determine:

a) Quanto tempo leva para a saída Q ir para nível ALTO quando uma subida ocorrer na

entrada CLK de um CI 7474?

b) Quanto tempo leva para a saída Q ir para nível BAIXO em resposta a entrada CLR

de um CI 74HC112?

c) Qual é a duração do pulso mais estreito que deve ser aplicado na entrada CLR de

um CI 74LS112 para resetar a saída Q de forma confiável?

d) Qual CI requer que a entrada de controle permaneça estável após a ocorrência da

transição do clock?

e) Para quais CIs as entradas têm de ser mantidas estáveis por um tempo mínimo

antes da transição do clock?

2) Desenhar as formas de onda em Q0 e Q1 e se a frequência do clock for 100Khz, quais

serão as frequências em Q0 e Q1?

3) Teste seus conhecimentos em flip-flops, respondendo ao questionário de múltipla

escolha em http://wps.prenhall.com/br_tocci_sistedigi_8/17/4424/1132720.cw/

Bibliografia

TOCCI, Ronald J.; WIDMER, Neal S.. Sistemas Digitais: princípios e aplicações. 11ª ed. São

Paulo: Pearson - Prentice Hall, 2011 (http://wps.prenhall.com/br_tocci_sistedigi_8/).